TWI621217B - 電阻式隨機存取記憶體 - Google Patents

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Abstract

本發明提供一種電阻式隨機存取記憶體，包括：一底電極；複數個記憶體堆疊，分別形成於底電極上；一第三氧氣擴散阻隔層，形成於這些記憶體堆疊之間；以及一頂電極，形成於這些記憶體堆疊和第三氧氣擴散阻隔層上。其中，每一個這些記憶體堆疊包括：一電阻轉換層，形成於底電極上；一第一氧氣擴散阻隔層，形成於電阻轉換層上；一導電氧氣儲存層，形成於第一氧氣擴散阻隔層上；以及一第二氧氣擴散阻隔層，形成於導電氧氣儲存層上。

Description

電阻式隨機存取記憶體
本發明係關於電阻式隨機存取記憶體(resistive random access memory；RRAM)裝置，特別係關於具有複數個圖案化記憶體堆疊的電阻式隨機存取記憶體裝置及其製造方法。
電阻式隨機存取記憶體具有低功率消耗、低操作電壓、寫入及擦除時間短、持久性長、數據保留時間長、非破壞性讀取操作、多重狀態(multi-state)、製造簡單、及可擴充(scalable)性質的優點，因而成為新發展之非揮發性記憶體的主流。RRAM裝置的基本結構包括一底電極、一電阻轉換層(resistive switching layer)、及一頂電極的一金屬-絕緣體-金屬(MIM)堆疊。其中，藉由電阻轉換層，當對RRAM裝置施以一寫入電壓(包括起始電壓；turn-on voltage)，電阻轉換層中的氧原子可遷移至頂電極以從高電阻狀態轉變為低電阻狀態。然而，氧原子可能擴散回電阻轉換層，或甚至從頂電極逸散出來而導致RRAM裝置難以維持在低電阻狀態。
因此，需要一種新穎的RRAM裝置及其製造方法來克服上述缺點。
根據一實施例，本發明提供一種電阻式隨機存取 記憶體，包括：一底電極；複數個記憶體堆疊，分別形成於底電極上；一第三氧氣擴散阻隔層，形成於這些記憶體堆疊之間；以及一頂電極，形成於這些記憶體堆疊和第三氧氣擴散阻隔層上。其中，每一個這些記憶體堆疊包括：一電阻轉換層，形成於底電極上；一第一氧氣擴散阻隔層，形成於電阻轉換層上；一導電氧氣儲存層，形成於第一氧氣擴散阻隔層上；以及一第二氧氣擴散阻隔層，形成於導電氧氣儲存層上。
為讓本發明之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下：
100‧‧‧底電極
102‧‧‧電阻轉換層
102a‧‧‧圖案化電阻轉換層
104‧‧‧第一氧氣擴散阻隔層
104a‧‧‧圖案化第一氧氣擴散阻隔層
106‧‧‧導電氧氣儲存層
106a‧‧‧圖案化導電氧氣儲存層
108‧‧‧第二氧氣擴散阻隔層
108a‧‧‧圖案化第二氧氣擴散阻隔層
110‧‧‧第三氧氣擴散阻隔層
110a‧‧‧圖案化第三氧氣擴散阻隔層
120‧‧‧頂電極
200‧‧‧記憶體堆疊
300‧‧‧電晶體
302‧‧‧半導體基板
304‧‧‧閘極結構
306‧‧‧汲極區
308‧‧‧源極區
310、400、502、600‧‧‧介電層
312、402、504、602‧‧‧導電接觸
404、500、604‧‧‧導線
700‧‧‧偏壓路徑
800‧‧‧電阻圖案
802‧‧‧第一硬罩幕圖案
804‧‧‧間隔子
806‧‧‧額外的間隔子
808‧‧‧間隙
810‧‧‧第二硬罩幕圖案
C‧‧‧間隔
P‧‧‧寬度
W、W’‧‧‧寬度
第1圖為一剖面示意圖，其根據本發明一實施例顯示一電阻式隨機存取記憶體裝置；第2A~2F圖為剖面示意圖，其根據本發明一實施例顯示形成記憶體堆疊的圖案化製程；第3圖為一剖面示意圖，其根據本發明一實施例顯示一電阻式隨機存取記憶體裝置的製造方法；第4圖為一剖面示意圖，其根據本發明一實施例顯示一電阻式隨機存取記憶體裝置的製造方法；第5圖為一剖面示意圖，其根據本發明一實施例顯示一電阻式隨機存取記憶體裝置的製造方法；第6圖為根據本發明一實施例之第4圖所示電阻式隨機存取記憶體裝置的俯視示意圖； 第7圖為根據本發明一實施例之電阻式隨機存取記憶體裝置的俯視示意圖；第8圖為根據本發明另一實施例之第4圖所示電阻式隨機存取記憶體裝置的俯視示意圖；第9圖為根據本發明一實施例之電阻式隨機存取記憶體裝置的俯視示意圖；第10圖為根據本發明一實施例之一電阻式隨機存取記憶體裝置的俯視剖面圖；第11圖為根據本發明另一實施例之電阻式隨機存取記憶體裝置的俯視剖面圖；以及第12圖為一俯視剖面圖，其根據本發明一實施例顯示一電阻式隨機存取記憶體裝置的偏壓路徑(biasing path)。
第1、3~5圖為剖面示意圖，其顯示形成一示例電阻式隨機存取記憶體(RRAM)裝置的方法。
於第1圖中，形成底電極100於半導體結構(未顯示)上。半導體結構可包括半導體基板(未顯示)，例如矽晶圓，及一記憶體控制元件(未顯示)，例如形成於半導體基板之上的一主動控制元件(例如電晶體)或一被動控制元件(例如導線)。本實施例中，底電極100可為一圖案化導電層，形成於一絕緣層(未顯示)的一部分中。接下來，形成電阻轉換層102於底電極100上，且接著形成第一氧氣擴散阻隔層104於電阻轉換層102上。接下來，形成導電氧氣儲存層106於第一氧氣擴散阻隔層104上，且接著形成第二氧氣擴散阻隔層108於導電氧氣儲存層106 上。即，電阻轉換層102、第一氧氣擴散阻隔層104、導電氧氣儲存層106、及第二氧氣擴散阻隔層108依序並覆蓋式地(blanketly)形成於底電極100和半導體結構上。
於一實施例中，底電極100可包括鎢(W)、鉑(Pt)、鋁(Al)、鈦(Ti)、氮化鈦(TiN)、或前述之組合，且厚度可約為10至100nm。於另一實施例中，電阻轉換層102可包括氧化鉿、氧化鈦、氧化鎢、氧化鉭、氧化鋯、或前述之組合，且厚度可約為3nm至10nm。又於另一實施例中，第一氧氣擴散阻隔層104可包括氧化鋁，且厚度可約為0.3nm至1nm。於另一實施例中，導電氧氣儲存層106可包括鋁、鈦、或前述之組合，且厚度可約為5nm至40nm。又於另一實施例中，第二氧氣擴散阻隔層108可包括氧化鋁，且厚度可約為0.3nm至1nm，或可包括氮氧化鈦(TiON)，且厚度可約為3nm至10nm。於本實施例中，可藉由電子束蒸發(E-beam evaporation)、濺鍍、或物理氣相沉積(PVD)形成底電極100、電阻轉換層102、第一氧氣擴散阻隔層104、導電氧氣儲存層106、及第二氧氣擴散阻隔層108。
接下來，利用合適的罩幕圖案(未顯示)實施一圖案化製程以圖案化第二氧氣擴散阻隔層108、導電氧氣儲存層106、第一氧氣擴散阻隔層104、及電阻轉換層102，以使得複數個記憶體堆疊200分別形成於底電極100上(如第3圖所示)。以下說明圖案化製程以形成對應於一個電極的多個記憶體堆疊200的一示範例。於第2A圖中，複數個電阻圖案800形成於第二氧氣擴散阻隔層108之上。電阻圖案800可用來定義記憶體堆疊 200於俯視圖中的形狀。然而，若在底電極100和頂電極120(第10圖所示)之間形成的記憶體堆疊200的密度太低，可能導致導電絲(filament)的形成較少，進而需要較高的形成電壓(forming voltage)或較長的形成時間來補償。因此，在底電極100和頂電極120之間較佳具有更多記憶體堆疊200。第2B圖顯示第一硬罩幕圖案802形成於光阻圖案800之間，且由間隔子804隔離。間隔子804可包括化學氣相沉積(CVD)形成之非晶碳(amorphous carbon)或氧化物。第一硬罩幕圖案802可包括化學氣相沉積製程形成之氮化物。接著，於第2C圖中移除間隔子804。於第2D圖中，一額外的間隔子806形成於光阻圖案800和第一硬罩幕圖案802周圍。額外的間隔子806之中包括間隙808，其中間隙808配置於光阻圖案800和第一硬罩幕圖案802之間。額外的間隔子806可包括化學氣相沉積形成之材料(包括非晶碳或氧化物)、或是多晶矽。於第2E圖中，複數個第二硬罩幕圖案810至少沉積至間隙808中。第二硬罩幕圖案810可包括化學氣相沉積製程形成之材料(包括氮化物)、非晶碳或氮化鈦。最後，於第2F圖中，移除額外的間隔子806，進而留下用以定義記憶體堆疊200於俯視圖中的形狀的一圖案。
如第3圖所示，每兩個相鄰的記憶體堆疊200之間具有間隔C，以曝露出一部份的底電極100。間隔C的寬度P約為10nm~40nm，寬度P可與記憶體堆疊200的寬度相同。於此實施例中，每一個這些記憶體堆疊200包括一圖案化電阻轉換層102a、一圖案化第一氧氣擴散阻隔層104a、一圖案化導電氧化儲存層106a、及一圖案化第二氧氣擴散阻隔層108a依序地堆 疊於底電極100上。
於第4圖中，第三氧氣擴散阻隔層110形成於複數個記憶體堆疊200和底電極100上，並填充相鄰記憶體堆疊200之間的間隔C。於一實施例中，第三氧氣擴散阻隔層110可包括氧化鋁，且厚度可約為1nm至10nm。可藉由電子束蒸發、濺鍍、或物理氣相沉積形成第三氧氣擴散阻隔層110。
於第5圖中，實施一平坦化製程(未顯示)，例如一化學機械平坦化或是一回蝕刻製程，以移除位於記憶體堆疊200上方的部分第三氧氣擴散阻隔層110，進而留下一圖案化第三氧氣擴散阻隔層110a於記憶體堆疊200之間的間隔C中。接下來，頂電極120形成於記憶體堆疊200和圖案化第三氧氣擴散阻隔層110a上，進而形成電阻式隨機存取記憶體(RRAM)裝置的一單元單位(cell unit)。頂電極120可包括鎢(W)、鉑(Pt)、鋁(Al)、鈦(Ti)、氮化鈦(TiN)、或前述之組合，且厚度可約為30nm至80nm。可藉由電子束蒸發、濺鍍、或物理氣相沉積形成頂電極120。
如第6圖所示，提供電阻式隨機存取記憶體裝置的一俯視示意圖，且第5圖所示的電阻式隨機存取記憶體裝置可為沿著第6圖的剖線4-4所繪製的剖面示意圖。於一實施例中，記憶體堆疊200為隔離的條狀，其從俯視圖來看，其形成為條狀(strip-like)構造。於另一實施例中，這些條狀可彎曲，因而從俯視圖來看，其具有彎曲的條狀構造，如第7圖所示。
如第8圖所示，提供電阻式隨機存取記憶體裝置的另一俯視示意圖，且第5圖所示的電阻式隨機存取記憶體裝置 可為沿著第8圖的線4-4所繪製的剖面示意圖。於此實施例中，記憶體堆疊200為隔離的柱狀，其從俯視圖來看，形成為圓形(circle-like)構造。於另一實施例中(未顯示)，記憶體堆疊200為隔離的柱狀，其從俯視圖來看，其形成為方形(square-like)構造。但本發明並不限於此，記憶體堆疊可為對稱地且等距隔開形成的任何圖案。於另一實施例中，從俯視圖來看，記憶體堆疊200可形成為環狀(ring-like)構造，如第9圖所示。
第10圖為另一電阻式隨機存取記憶體(RRAM)裝置的一剖面示意圖。第10圖所示的RRAM裝置是由第5圖所示的RRAM裝置修飾而得，且相同的參考數字代表相同的元件。第5圖和第10圖所示RRAM裝置的差異說明如下。
如第10圖所示，提供電晶體300於第5圖所示的RRAM裝置之下以做為RRAM裝置的主動控制元件。於此實施例中，電晶體300包括一半導體基板302，例如一矽晶圓及形成於半導體基板302之上的一閘極結構304。於一實施例中，閘極結構304可包括一閘極電極(未顯示)及介於閘極電極和半導體基板302之間的一閘極介電層(未顯示)。此外，電晶體300更包括一汲極區306和一源極區308，形成於一部分的半導體基板302中，鄰近於閘極結構304的相對側。此外，介電層310形成於電晶體300之上且位於半導體基板302和底電極100之間，且一導電接觸312形成於汲極區306上方的一部份介電層310中，以物理性地接觸電晶體300及底電極100，進而使電晶體300的汲極區306與底電極100的一端(例如：左端)電性連接。此外，另一介電層400形成於頂電極120上方，且另一導電接觸402形 成於頂電極120的一端上方的一部份介電層400中，其對角相對於底電極100物理性連接導電接觸312的一端。此外，導線404形成於介電層400和導電接觸402之上。於此實施例中，導線404可做為位元線(bit-line)，且閘極結構304的閘極電極(未顯示)可做為字線(word-line)，且RRAM裝置的單元(cell)寬度可與電晶體300的寬度W相匹配，如此一來，允許更大的面積用來製造RRAM裝置，進而降低RRAM裝置中的形成電壓和雜訊。
第11圖又是另一個電阻式隨機存取記憶體裝置的一剖面示意圖。第11圖所示的RRAM裝置是由第5圖所示的RRAM裝置修飾而得，且相同的參考數字代表相同的元件。第5圖和第11圖所示RRAM裝置的差異說明如下。
如第11圖所示，提供導線500於第5圖所示的RRAM裝置之下以做為RRAM裝置的被動控制元件。於此實施例中，導線500形成於一介電層(未顯示)中，且可提供複數個半導體元件(未顯示)於導線500之下。導線500可為一導線，且介電層可為一金屬間介電(inter-metal dielectric；IMD)層，形成於後端線路(back-end-of-line；BEOL)製程中。
此外，一介電層502形成於導線500之上，且一導電接觸504形成於導線500的一端(例如：左端)上方的一部分介電層502中以物理性接觸導線500和底電極100，進而使RRAM裝置和導線500電性連接。此外，另一介電層600形成於頂電極120之上，且另一導電接觸602形成於頂電極120的一端(例如：右端)上方的一部分介電層600中，其對角相對於底電極100連接導電接觸504的一端。此外，導線604形成於介電層600和導 電接觸602之上。於此實施例中，位於記憶體堆疊200之上的導線604可做為位元線，且位於記憶體堆疊200之下的導線500可做為字線，且RRAM裝置的單元寬度可與導線500/604的寬度W’相同，如此一來，允許更大的面積用來製造RRAM裝置，進而降低RRAM裝置中的形成電壓及雜訊。因此，第11圖所示的RRAM裝置的製造可與現今半導體製造的後端線路製程整合。
第12圖為一俯視示意圖，顯示第5圖及第10~11圖所示的電阻式隨機存取記憶體裝置的操作。在操作過程中，一旦施加偏壓(bias)於RRAM裝置中的導電接觸402/602和導電接觸312/504之間，RRAM裝置的複數個記憶體堆疊200可經由複數個偏壓路徑700設定(set)或重置(reset)，偏壓路徑700在RRAM裝置中的頂電極120和底電極100之間分別地被形成，沿著導電接觸402/602和導電接觸312/504之間形成，參照第12圖。
第5、10、11圖所示的RRAM裝置可適用於解決具有形成於底電極和頂電極之間的平面電阻轉換層的傳統RRAM裝置的氧氣擴散問題。形成於頂電極120和底電極100之間的每一個記憶體堆疊200的圖案化電阻轉換層102a、圖案化第一氧氣擴散阻隔層104a、圖案化導電氧氣儲存層106a、及圖案化第二氧氣擴散阻隔層108a允許緻密的局部細絲，如此一來，更容易將氧氣空缺限制於每一個記憶體堆疊200的導電氧氣儲存層106a中，並允許更多穩定的細絲形成於記憶體堆疊中及RRAM裝置更好的細絲再現率。此外，由於第三氧氣擴散阻隔層110a形成於每兩個相鄰的記憶體堆疊200之間，如此一來，可將氧氣擴散限制於獨立的記憶體堆疊200中，且兩相鄰的記憶體堆 疊200之間沒有氧氣擴散，進而避免相鄰的記憶體堆疊200干擾彼此，確保RRAM裝置的功能性。
雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

Claims (10)

  1. 一種電阻式隨機存取記憶體，包括：一底電極；複數個記憶體堆疊，分別形成於該底電極上，其中每一個該些記憶體堆疊包括：一電阻轉換層，形成於該底電極上；一第一氧氣擴散阻隔層，形成於該電阻轉換層上；一導電氧氣儲存層，形成於該第一氧氣擴散阻隔層上；以及一第二氧氣擴散阻隔層，形成於該導電氧氣儲存層上；一第三氧氣擴散阻隔層，形成於該些記憶體堆疊之間；以及一頂電極，形成於該些記憶體堆疊和該第三氧氣擴散阻隔層上。
  2. 如申請專利範圍第1項所述之電阻式隨機存取記憶體，其中該電阻轉換層包括氧化鉿、氧化鈦、氧化鎢、氧化鉭、氧化鋯、或前述之組合，且該電阻轉換層的厚度為3nm至10nm。
  3. 如申請專利範圍第1項所述之電阻式隨機存取記憶體，其中該第一氧氣擴散阻隔層包括氧化鋁，且該第一氧氣擴散阻隔層的厚度為0.3nm至1nm。
  4. 如申請專利範圍第1項所述之電阻式隨機存取記憶體，其中該導電氧氣儲存層包括鋁、鈦、或前述之組合，且該導電氧氣儲存層的厚度為5nm至40nm。
  5. 如申請專利範圍第1項所述之電阻式隨機存取記憶體，其中該第二氧氣擴散阻隔層包括氧化鋁，且該第二氧氣擴散阻隔層的厚度為0.3nm至1nm。
  6. 如申請專利範圍第1項所述之電阻式隨機存取記憶體，其中該第二氧氣擴散阻隔層包括氮氧化鈦，且該第二氧氣擴散阻隔層的厚度為3nm至10nm。
  7. 如申請專利範圍第1項所述之電阻式隨機存取記憶體，其中該第三氧氣擴散阻隔層包括氧化鋁，且該第三氧氣擴散阻隔層的厚度為1nm至10nm。
  8. 如申請專利範圍第1項所述之電阻式隨機存取記憶體，其中該些記憶體堆疊之間相距10nm至40nm。
  9. 如申請專利範圍第1項所述之電阻式隨機存取記憶體，更包括：一第一導電接觸，形成於一第一介電層中，其中該底電極形成於該第一介電層和該第一導電接觸上，且該第一導電接觸物理性地接觸該底電極；一第二介電層，形成於該頂電極上；以及一第二導電接觸，形成於該第二介電層中；其中該第二導電接觸物理性地接觸該頂電極；其中，從一俯視圖來看，該第一導電接觸和該第二導電接觸係對角設置。
  10. 如申請專利範圍第1項所述之電阻式隨機存取記憶體，其中，從一俯視圖來看，該些記憶體堆疊形成為條狀、方形、圓形、環狀、彎曲條狀構造，或對稱地且等距隔開形成的任何圖案。
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