TWI620308B - 半導體結構及其製造方法 - Google Patents

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蔡敏瑛
杜友倫
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台灣積體電路製造股份有限公司
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Abstract

本揭露提供一半導體結構，其包含一第一半導體裝置，其具有一第一表面與一第二表面，該第二表面係與該第一表面對立、位於該第一半導體裝置之第一表面上方的一半導體基板、以及一III-V蝕刻停止層，其接觸該第一半導體裝置的該第二表面。本揭露亦提供半導體結構的製造方法，其包含提供具有第一表面的一暫時基板、形成III-V蝕刻停止層於該第一表面上方、形成一第一半導體裝置於該III-V蝕刻停止層上方、以及藉由蝕刻操作移除該暫時基板並且暴露該III-V蝕刻停止層的一表面。

Description

半導體結構及其製造方法
本揭露係關於具有絕緣體上矽結構之半導體結構及其製造方法。
絕緣體上矽(SOI)可由厚的完整基底層組成，典型但非必須係由矽所製程的，其提供機械穩定性、電絕緣中間層，典型但非必須係由二氧化矽(SiO2)製成、以及高品質單晶矽之薄的頂層，其包含藉由例如光微影蝕刻手段而圖案化之微電子裝置。有許多厚的與薄的薄膜厚度成為適當的幾何圖形。
已發現SOI基板缺法某些方面。通常，至今所提出的一些方法會產生相對低產量與相對高成本的厚度SOI晶圓。至今已提出的其他方法會產生具有裝置層的SOI晶圓，其具有不被接受的變異或是其包含缺陷。
雖然已提出不同的方法製造具有相對低變異之無缺陷裝置層的SOI晶圓，這些方法典型會以相對高產量且有利的成本產生SOI晶圓，但這些方法典型產生厚度變異或是含有缺陷。
本揭露的一些實施例係提供一種半導體結構，其包括一第一半導體裝置，其包括一第一表面與一第二表面，該第二表面係 與該第一表面對立；一半導體基板，其係位於該第一半導體裝置的該第一表面上方；一III-V蝕刻停止層，其係接觸該第一半導體裝置的該第二表面。
本揭露的一些實施例係提供一種半導體結構的製造方法，其包括提供一暫時基板，其具有一第一表面；形成一III-V蝕刻停止層於該第一表面上方；形成一第一半導體裝置於該III-V蝕刻停止層；以及藉由一蝕刻操作移除該暫時基板，並且暴露該III-V蝕刻停止層的一表面。
本揭露的一些實施例係提供一種半導體結構的製造方法，其包括形成一絕緣體上矽(SOI)結構，其具有接近一絕緣體層的一第一表面，其中該SOI結構包括一第一半導體裝置，其接近該第一表面；以及自一第二表面薄化該SOI結構，該第二表面係與該第一表面對立，其中薄化該SOI結構包括藉由一鹼性蝕刻而暴露該SOI結構的該絕緣體層，並且得到該暴露的絕緣體層的一總厚度變異小於約1nm。
10‧‧‧主要基板
10’‧‧‧背面
10”‧‧‧正面
20‧‧‧蝕刻停止層
30‧‧‧第一裝置
30’‧‧‧裝置層
30”‧‧‧第二裝置
40‧‧‧半導體基板
100‧‧‧半導體結構
101‧‧‧低溫氧化物層
103‧‧‧P+矽層
105‧‧‧P-矽磊晶層
121‧‧‧彩色濾片
123‧‧‧透鏡
150‧‧‧介電層
150’‧‧‧最頂部表面
180‧‧‧介電層
185‧‧‧介電層
190‧‧‧貫穿孔
200‧‧‧半導體結構
201‧‧‧貫穿矽通路
230‧‧‧傳導跡線圖案
230’‧‧‧傳導跡線圖案
231‧‧‧介電層
240‧‧‧基板部
300‧‧‧半導體結構
301‧‧‧第一表面
301’‧‧‧正面
302‧‧‧第二表面
303’‧‧‧背面
305’‧‧‧第一表面
307’‧‧‧第三表面
309’‧‧‧第四表面
403‧‧‧第三表面
404‧‧‧第四表面
801‧‧‧隔離結構
803‧‧‧隔離感測區
805‧‧‧釘紮層
807‧‧‧轉移閘極
901‧‧‧重設閘極
903‧‧‧多層互連
903’‧‧‧多層互連
905‧‧‧層間介電層
905’‧‧‧層間介電層
為協助讀者達到最佳理解效果，建議在閱讀本揭露時同時參考附件圖示及其詳細文字敘述說明。請注意為遵循業界標準作法，本專利說明書中的圖式不一定按照正確的比例繪製。在某些圖式中，尺寸可能刻意放大或縮小，以協助讀者清楚了解其中的討論內容。
圖1至圖5係根據本揭露的一些實施例說明半導體結構且描述製造半導體結構之操作順序的概示剖面圖。
圖6至圖12係根據本揭露的一些實施例說明半導體結構且描述製造半導體結構之操作順序的概示剖面圖。
圖13至圖20係根據本揭露的一些實施例說明半導體結構且描述製造半導體結構之操作順序的概示剖面圖。
圖21至圖25係根據本揭露的一些實施例說明半導體結構且描述製造半導體結構之操作順序的概示剖面圖。
在圖式中，相同的元件符號係用以表示在不同圖式與本揭露之說明實施例中相同或類似的元件。圖示不需要依比例會示，並且在一些例子中，圖式被誇大且/或簡化僅作為說明之目的，該技藝中具有通常技術者可理解基於以下之本發明的說明實施例，有許多可能的本發明之應用與變異。
另外，本揭露在使用與空間相關的敘述詞彙，如“在...之下”，“低”，“下”，“上方”，“之上”，“下”，“頂”，“底”和類似詞彙時，為便於敘述，其用法均在於描述圖示中一個元件或特徵與另一個(或多個)元件或特徵的相對關係。除了圖示中所顯示的角度方向外，這些空間相對詞彙也用來描述該裝置在使用中以及操作時的可能角度和方向。該裝置的角度方向可能不同(旋轉90度或其它方位)，而在本揭露所使用的這些空間相關敘述可以同樣方式加以解釋。
儘管本揭露之廣範圍所主張的數值範圍與參數係約略植，在特定範例中所闡述的數值係盡可能精準。然而，任何數值本質上含有在個別測試量測中得到之標準偏差所必然造成的一些誤差。再者，在本文中，「約」通常係指在給定值或範圍的10%、5%、1%或0.5%內。或者，「約」係指在該技藝中具有通常技術者可接受之平均的標準偏差內。在操作/工作範例之外，除非特別指名，否則本文所揭露之所有的數值範圍、數量、值、與比例，例如材料的量、時間期間、溫度、操作條件、數量的比例、及其類似者應被理解為受到「約」字修飾。據此，除非有相反的指示，本揭露以及所附隨之申請專利範圍所闡述的數值參數係約略數，其可視需要而變化。至少，應 根據所報導之有意義的位數數目並且使用通常的進偽技術，解讀各個數值參數。本文中，範圍可表示為從一端點至另一端點，或是在兩個端點之間。除非特別聲明，否則本文揭露的所有範圍皆包含端點。
先前技術中，達到厚度等於或小於500nm的蝕刻停止之範例已提供藉由擴散或植入中所配置之重摻雜硼區。藉由研磨與拋光，移除在硼摻雜蝕刻停止區下方的大部分矽基板，以及使用由乙二胺與鄰苯二酚(pyrocatechol)組成的蝕刻劑選擇性蝕刻剩餘部分。用此蝕刻劑，相較於非常重摻雜的硼蝕刻停止區的蝕刻速度，未摻雜的矽之蝕刻速度的名義選擇性(nominal selectivity)比例為100：1。可進一步提供第二修整(trimming)以微調蝕刻表面的粗糙度。由於已經實質消耗重摻雜的蝕刻停止層，因而可使用第二修整，移除矽薄膜的薄層。例如，在蝕刻之後，進行平坦化操作，而後相較於前述蝕刻劑，使用較低蝕刻速度的另一蝕刻劑至粗糙表面以達到所欲之表面粗糙度。
然而，使用重摻雜硼區的缺點在於在矽中，硼係p-型摻質。此外，硼的植入與擴散皆造成矽薄膜殘留p-型摻雜。例如，當進行熱製程時，重摻雜硼區中的硼原子互相擴散至上方的矽薄膜，在重摻雜蝕刻停止層與矽之間的界面處造成不均勻的硼摻雜。因此，選擇性蝕刻劑必將移除與重摻雜蝕刻停止層交界之部分的矽薄膜，並且產生過度的表面粗糙度。上述第二修整無法緩和該大的表面粗糙度。因此，接觸選擇性蝕刻劑的矽薄膜之總厚度變異(total thickness variation，TTV)是大的。
再者，藉由離子植入與退火所併入的硼造成在裝置區中產生線差排(threading dislocation)。由整個矽晶圓不薄也不均勻的這些基板所製成的裝置之效能係受到損害。
本揭露提供半導體結構，其具有一薄化基板於該半導 體裝置之至少其一中。取代採用重摻雜蝕刻停止層用於控制移除操作，提供未摻雜的III-V蝕刻停止層以接觸矽薄膜，其為製造主動元件之處。在一些實施例中，半導體結構包含第一半導體裝置，其具有第一表面與第二表面，該第二表面係與第一表面對立、位於第一半導體裝置之第一表面上方的半導體基板、以及與第一半導體裝置之第二表面接觸的III-V蝕刻停止層。
本揭露提供絕緣體上矽(SOI)結構，其具有未摻雜的III-V蝕刻停止層作為絕緣體層。相對於在目前背面互補金屬氧化物半導體影像感測器應用中的TTV為0.15μm以及在目前晶圓上晶圓堆疊操作中的TTV為1μm，由於矽與III-V材料(或甚至非故意摻雜的III-V材料)之間的高選擇性，可達成在蝕刻表面上小於約1nm的TTV。
本揭露亦提供本文所述之半導體結構的製造方法。該方法包含提供具有第一表面的暫時基板，形成III-V蝕刻停止層於該第一表面上方，形成第一半導體裝置於該III-V蝕刻停止層上方，以及藉由蝕刻操作與暴露該III-V蝕刻停止層的表面而移除該暫時基板。
參閱圖1至5，圖1至圖5係根據本揭露的一些實施例，說明具有薄化基板的半導體結構並且描述製造該半導體結構的操作順序。在圖1中，提供主要基板10。主要基板10可包括例如P-或N-5吋直徑矽基板。此商業可獲得之基板具有所需要的10至20μm之厚度不均勻耐受性。換言之，厚度不均勻為10至20μm。在一些實施例中，主要基板可超過700μm厚。在一些實施例中，由於在後續操作中，主要基板10被薄化至小於約5μm，因而主要基板10在本揭露中稱為暫時基板。在一些實施例中，主要基板10係P+晶圓，其具有硼濃度為約1E18與約5E20硼原子/cm3之間，較佳為約1E18與約3E20硼原子/cm3之間，電阻率(resistivity)為約0.01至約0.02ohm-cm，電阻率較佳為約0.01至約0.015ohm-cm，厚度約300μm至800μm，以及直徑可為例如 100、125、150、200mm或更大。
在圖2中在主要基板10上方形成III-V蝕刻停止層20。蝕刻停止層20包括一驟然、明確定義的蝕刻停止層，其係由該技藝中已知的低溫技術磊晶成長，例如氣體來源分子束磊晶(MBE)、超高真空化學氣相沉積(UHVCVD)、或低溫氣壓(AP)CVD、或其他氣相沉積。器裡沉積方法的範例包含熱絲CVD、rf-CVD、雷射CVD(LCVD)、共形鑽石塗覆操作(conformal diamond coating operations)、金屬有機CVD(MOCVD)、熱蒸鍍PVD、離子化金屬PVD(IMPVD)、電子束PVD(EBPVD)、反應PVD、原子層沉積(ALD)、電漿強化CVD(PECVD)、高密度電漿CVD(HDPCVD)、低壓CVD(LPCVD)、以及類似方法。使用電化學反應之沉積的範例包含電鍍、無電鍍、以及類似方法。沉積的其他範例包含脈衝雷射沉積(PLD)、以及原子層沉積(ALD)。
在一些實施例中，III-V蝕刻停止層20包括III-V材料，其晶格常數類似於主要基板10的材料。例如，若主要基板10係由矽組成，由於Si與GaP之間的晶格差異(lattice mismatch)係約0.36%，因而III-V蝕刻停止層20可由磷化鎵(GaP)組成。在一些實施例中，可在具有RMS表面粗糙度為0.5nm的p+矽基板上方沉積約40nm的GaP層。如圖2所述，沉積的III-V蝕刻停止層30具有小於40nm的厚度T1。關於下方模板材料，可基於沉積材料的臨界厚度，決定III-V蝕刻停止層30的厚度T1。換言之，厚度T1不應超過所沉積材料的臨界厚度。例如，當主要基板10係由矽組成時，以及III-V蝕刻停止層20係由GaP組成時，可決定III-V蝕刻停止層20的厚度T1小於40nm。在一些實施例中，III-V蝕刻停止層20係成長為未摻雜的。然而，後續熱操作可在接近與相鄰摻雜層交界之III-V蝕刻停止層20的表面造成非故意的摻雜分布圖譜(doped profile)。
在圖3中，在III-V蝕刻停止層20上方形成介電層30。在一些實施例中，磊晶成長裝置層30，而後藉由各種操作形成例如第一半導體裝置的主動區或感測區。裝置層30的厚度T2較佳係約1.5μm至5μm以及具有傳導型與電阻型(例如n或p-)而允許使用本文所述之優先蝕刻劑。藉由該技藝中已知的磊晶技術，例如氣體來源分子束磊晶(MBE)、超高真空氣相沉積(UHCVD)或氣壓化學氣相沉積(APCVD)，在III-V蝕刻停止層20上方形成裝置層30。可任選使用標準預磊晶清理步驟，例如高溫(例如至少約900℃)氫氣預烘烤。此外，在裝置層30上，可任選形成氧化物層。如圖3所示，裝置層30包含第一表面301與第二表面302。在目前的操作中，裝置層30的第二表面302係與III-V蝕刻停止層20接觸。
在一些實施例中，當第一半導體裝置係CMOS影像感測器時，第一半導體裝置可包含光感測區。在其他實施例中，第一半導體裝置可包含至少一邏輯結構，其具有電晶體區與金屬結構層。
在圖4中，分別製備半導體基板40，以及半導體基板40的第三表面403係接合至裝置層30的第一表面301。半導體基板40包含與第三表面403對立的第四表面。在一些實施例中，第四表面404係半導體基板40的背面。在一些實施例中，半導體基板40的第三表面403可包含其他層，例如介電層或包含介電材料與金屬跡線的混合層。同樣地，裝置層30的第一表面301可包含非磊晶層的層，例如界電層或包含介電質與金屬跡線的混合層，以便於例如接合操作。
在一些實施例中，半導體基板40可為載體基板，其對於後續處理具有足夠的機械強度。半導體基板40可包括原始矽基板，其類似於主要基板10，例如P-或N-矽基板，其直徑對應於裝置層30的直徑以及具有所欲之厚度均勻耐受性為10至20μm。在一些實施例中，由於半導體基板40僅作為處理主要基板10與其上之磊晶層的工 具，因而半導體基板40的傳導型與電阻型不是關鍵。因此，有利的是，半導體基板40可由非常低成本的矽形成。
參閱圖5，主要基板10上方的半導體基板40與裝置層30係接合在一起，而後移除主要基板10，暴露III-V蝕刻停止層20的表面201。晶圓接合係該技藝中已知的，僅於本文中簡述。半導體基板40較佳係包括矽基板，如前所述，並取進一步具有氧化物層形成於矽基板的頂部表面上。在裝置層30上方形成的介電層或金屬結構層係被放置接觸半導體基板40，因而裝置層30的介電層或金屬結構層係與半導體基板40上方的氧化物層緊密接觸。而後，主要基板10與半導體基板40進行熱處理達預定的時間期間，直到氧化物層與介電層或金屬結構層接合在一起。溫度可為約700℃至約800℃。所得到的接合晶圓對之TTV係主要基板10與半導體基板40之個別TTV的總和，該接合的晶圓對係包括主要晶圓10與半導體基板40。
在接合主要基板10至半導體基板40之後，移除主要基板10。較佳係以兩步驟完成主要基板10的移除，亦即研磨約80至90百分比的主要基板10，而後選擇性蝕刻主要基板10的剩餘部分。相較於研磨、研光(lapping)、濕式蝕刻、與/或化學機械拋光的習知順序實質減少主要基板10的厚度，本揭露提供可藉由僅對於結構進行研磨與濕式蝕刻操作而完成移除主要基板10的顯著部分。由於主要基板10與III-V蝕刻停止層20之間的高選擇性，在濕式蝕刻操作之後，可暴露驟然III-V蝕刻停止層(abrupt III-V etch stop layer)20。
本揭露的研磨操作可包含粗鹽魔與細微研磨。以習知的研磨器，其使用粗研磨輪，例如D46研磨輪或是320砂粒研磨輪，研磨圖4所示之主要基板10的背面10’，以薄化主要基板10。在此粗研磨步驟中，移除主要基板10之顯著部分而不是整個厚度。在粗研磨與排除粗研磨步驟中產生的粗糙度與破壞所需之其他製程步驟之後，部 分藉由矽表面之總粗糙度而判定在此粗研磨步驟中所移除的材料量。較佳地，在粗研磨步驟之後，平均表面粗糙度係小於約0.5μm，更佳為小於約0.3μm，以及在粗研磨步驟之後，總表面粗糙度係小於約5μm，更佳為小於3μm。可使用表面形貌測定儀(profilemeter)與一平方公分面積上所量測之平均粗糙度，判定粗研磨表面的平均粗糙度與總表面粗糙度。
為了移除粗研磨步驟中產生的粗糙度與破壞，較佳係對於裝置晶圓的表面進行第二研磨步驟，亦即係為研磨步驟。關於細微研磨，可使用1200網孔完成研磨輪。在細微研磨步驟中移除的材料量係至少約三倍，較佳為至少約五倍之粗研磨步驟後的矽表面之總表面粗糙度值。然而，細微研磨給予其自身的粗糙度與破壞至矽表面，並且典型地，在細微研磨步驟之後，矽表面將具有小於0.1μm的平均表面粗糙度，更佳為小於約0.02μm，以及小於約0.75μm的總表面粗糙度。可使用表面形貌測定儀，判定細微研磨表面之平均粗糙度與總表面粗糙度RT，該表面形貌測定儀可量測奈米或更小的粗糙度值，並且平均粗糙度係於一平方公分面積上量測。
在研磨之後，薄化的主要基板10具有暴露的表面以及約20至約35微米的厚度，更佳為約25至約30微米的厚度。此外，應控制研磨製程以最小化穿過研磨晶圓的TTV。例如，關於200毫米直徑晶圓，TTV應小於2微米，更佳為小於8微米，再更佳為不超過約5微米。
雖然可藉由選擇性蝕刻移除主要基板10的剩餘厚度，然而選擇性蝕刻劑以相對低速移除矽。因此，為了改良生產量，較佳係藉由研磨而機械移除主要基板10的塊狀，並且在濕式蝕刻之前，移除研磨製程中產生的粗糙度與破壞。本揭露的濕式化學蝕刻劑可包含以下蝕刻化學物質至少其中之一：HF：HNO3：CH3COOH(HNA)以 及四甲基氫氧化銨(TMAH)。
蝕刻劑包括氫氟酸、硝酸、以及醋酸，其重量比例為3：5：3(HF：HNO3：CH3COOH)，其通常稱為HNA。在獲取P+矽基板與覆蓋的輕摻雜的P磊晶層的條件下，在形成III-V蝕刻停止層20與裝置層30於主要基板10的正面10”之後，在溫度為約20℃至約30℃，HNA以每分鐘約80微米的速度自主要基板10的背面10’蝕刻P+矽，並且在P+矽層與P磊晶矽層之間具有選擇性為100。或者說，HNA移除P+矽層比移除P磊晶矽層快100倍。而後，藉由平滑研磨、拋光或是上述平滑研磨與拋光的組合，可移除主要基板10的剩餘部分。可使用四甲基氫氧化銨(TMAH)以每分鐘約0.2微米的速度平滑研磨，以微調輕摻雜的P磊晶矽層之厚度。或者，在粗與細微研磨操作之後，可付出較長的蝕刻時間，使用TMAH以移除P+矽層與P磊晶矽層二者。關於此濕式蝕刻操作之更詳細說明可參閱圖6至圖12。
在獲取P+或P-矽基板的條件下，在主要基板10的正片10”上方形成III-V蝕刻停止層20與裝置層30之後，在粗與細微研磨之後，TMAH以每分鐘約0.2微米的速度自主要基板10的背面10’蝕刻P+或P-矽基板。
無論使用HNA用於快速地一蝕刻而後使用TMAH用於細微調整或是僅使用TMAH達到所欲之厚度降低，關於鹼性蝕刻劑，例如TMAH，由於矽與III-V材料之間的選擇性幾乎是無限大，因而濕式蝕刻操作停止於III-V蝕刻停止層20。連結到這個事實，可使用蝕刻矽的其他鹼性蝕刻劑以取代TMAH，其亦包含於本揭露的範圍內。
圖6至圖12係根據本揭露的一些實施例說明半導體結構100(請見圖12)且描述製造半導體結構100的操作順序之概示剖面圖。與圖1至圖5中相同的數字標示係指相同的元件或均等物，並且不再重複說明。在圖6中，所提供的主要基板10係三層形式，包含低溫 氧化物層101、P+矽層103、以及P-矽磊晶層105。在一些實施例中，圖6的主要基板10可商業上取得。參閱圖7，在P-矽磊晶層105上方沉積III-V蝕刻停止層20。在一些實施例中，III-V蝕刻停止層20係由未摻雜的GaP組成，因而實質為絕緣體。在矽磊晶層105上的GaP形成與尺寸細節係如上關於圖2所述。
參閱圖8，在III-V蝕刻停止層20上方形成裝置層30’的一部分。當裝置層30’的該部分係由矽組成時，矽-絕緣體-矽結構之形成係如圖8所示。注意，矽磊晶層105、III-V蝕刻停止層10、以及裝置層30’的該部分之間的晶格常數差異係可忽略，因而可避免晶格應變。
注意，裝置層30’的該部分包含正面301’與背面303’。裝置層30’的該部分具有厚度T2，其係定義為正面301’與背面303’之間。在一範例中，裝置層30’的該部分之厚度係約1.5μm至約5μm。裝置層30’的該部分包含位於正面301’的各種特徵。例如，裝置層30’的該部分包含隔離結構801，其隔離感測區803與相鄰的感測器元件。例如，裝置層30’的該部分包含光感測區(light-sensing region或photo-sensing region)、釘紮層(pinned layer)805、以及各種電晶體，例如與轉移閘極807相關的轉移電晶體以及與重設閘極901相關的重設電晶體，如圖9所示。
參閱圖9，裝置層30進一步包含位於裝置層30’之該部分上方，的多層互連(MLI)903，位於裝置層30’之該部分上方包含在感測區801上方。MLI 903係耦合至BSI影像感測器裝置之各種元件，例如感測區801，因而可操作BSI影像感測器裝置之各種元件以適當回應所發出的光(成像輻射)。MLI 903包含各種傳導特徵，其可為垂直互連，例如接點與/或通路，以及/或水平互連，例如傳導線。各種傳導特徵包含傳導材料，例如金屬。在一範例中，可使用包含鋁、鋁/ 係/銅合金、鈦、氮化鈦、鎢、多晶矽、金屬矽化物、或其組合的金屬，以及各種傳導特徵可稱為鋁互連。可藉由包含物理氣相沉積(PVD)、化學氣相沉積(CVD)、或其組合的製程，形成鋁互連。形成各種傳導特徵的其他製造技術可包含光微影蝕刻處理與蝕刻，圖案化傳導材料以形成垂直與水平連接。可實施其他製造製程以形成MLI 903，例如熱退火形成金屬矽化物。用於多層互連中的金屬矽化物可包含矽化鎳、矽化鈷、矽化鎢、矽化鉭、矽化鈦、矽化鉑、矽化鉺、矽化鈀、或其組合。或者，各種傳導特徵可為銅多層互連，其包含銅、銅合金、鈦、氮化鈦、鉭、氮化鉭、鎢、多晶矽、金屬矽化物、或其組合。可藉由包含PVD、CVD、或其組合的製程，形成銅互連。MLI 903未受限於所描述之傳導特徵的數目、材料、大小、與/或尺寸，因此依照裝置層30的設計需求，MLI 903可包含傳導特徵的任何數目、材料、大小以及尺寸。
MLI 903的各種傳導特徵係位於層間(或層之間)介電(ILD)層905中。ILD層905可包含二氧化矽、氮化矽、氮氧化矽、TEOS氧化物、磷矽酸鹽玻璃(PSG)、硼磷矽酸鹽玻璃(BPSG)、氟化二氧化矽玻璃(FSG)、硼摻雜的氧化矽、黑鑽石d®(Applied Materials of Santa Clara,Calif.)、Xerogel、Aerogel、無定形氟化碳、Parylene、BCB(雙-苯并環丁烯)、SiLK(Dow Chemical,Midland,Mich.)、聚亞醯胺、其他合適的材料、或其組合。ILD層95可具有多層結構。可藉由包含旋塗、CVD、濺鍍、或其他合適的製程，形成ILD層905。在一範例中，在包含鑲嵌製程的整合製程中，可形成MLI 903與ILD層905，鑲嵌製程例如雙鑲嵌製程或單一鑲嵌製程。
參閱圖10，半導體基板40係分別製備並且位於裝置層30的正面301上方。在所述之實施例中，半導體基板40接合至ILD層905。半導體基板40可為包含矽的載體晶圓。或者，半導體基板40包 含另一合適的材料，例如玻璃。半導體基板40可對於裝置層30’之該部分的正面301’上形成的各種特徵(例如感測區803)提供保護，並且對於處理裝置層30’的該部分的背面303’，亦可提供機械強度與支撐。
參閱圖11，在半導體基板40接合至裝置層30之後，主要基板10係自其背面10’薄化。進行基板厚度縮小製程(亦稱為薄化製程)，將主要基板10的厚度自約厚度T3(例如775μm)降低至約厚度T4(例如5μm)。在一範例中，在主要基板10的背面10’進行基板厚度縮小製程，直到到達輕摻雜的P磊晶層105。在一些實施例中，對於主要基板10施用粗研磨與細微研磨，而後進行HNA蝕刻，直到蝕刻劑到達P+/P界面(103，105)。而後，在蝕刻劑到達III-V蝕刻停止層20下，施用TMAH蝕刻以微調輕摻雜的P磊晶層105。或者，在粗研磨與細微研磨之後立即施用TMAH，直到暴露III-V蝕刻停止層20。關於粗研磨、細微研磨、HNA蝕刻以及TMAH蝕刻的細節係如以上圖5所述，並且可參照上述關於圖5的說明。主要基板10厚度縮小製程可實施多重步驟製程，例如，包含研磨、拋光、以及蝕刻(乾式蝕刻、濕式蝕刻、或其組合)的多重步驟製程。例如，在HNA蝕刻之後與TMAH蝕刻之前，可任選實施包含化學機械拋光的拋光操作。
參閱圖12，形成半導體結構100，例如背面影像感測器。半導體結構100進一步包含位於裝置層30之背面303’上方的特徵。例如，III-V蝕刻停止層20可作為抗反射層，彩色濾片121與透鏡123係位於裝置層30的背面303’上方。在所述之實施例中，III-V蝕刻停止層20係位於裝置層30的背面303’與彩色濾片121之間。在一些實施例中，III-V蝕刻停止層20包含GaP，其折射率(RI)大於矽，波長範圍在400nm至700nm之間。RI較大使得在感測區803收集到更多入射光，因此GaP可作為矽為基底的背面影像感測器中的抗反射層。
彩色濾片121係位於裝置層30的背面303’上方，並且 對齊光感測區803。彩色濾片121的設計使得預定波長的光通過過濾。例如，彩色濾片121可過濾通過紅色波長、綠色波長、或是藍色波長的可見光至感測區803。彩色濾片121包含任何合適的材料。在一範例中，彩色濾片121包含染劑為基底(或色素為基底)的聚合物，用於過濾出特定頻帶(例如，所需波長的光)。或者，彩色濾片121包含樹脂或其他具有彩色色素之有機為基底的材料。
在裝置層30之背面303’上方，特別係在彩色濾片121上方的透鏡123亦對齊光感測區803。透鏡123與感測器803及彩色濾片121可為各種位置配置，因而透鏡123將入射輻射聚焦在感測區803上。透鏡123包含合適的材料，並且依照透鏡所使用的材料之折射率以及/或透鏡與感測區803之間的距離，透鏡123可具有各種形狀與大小。或者，彩色濾片層121與透鏡層123的位置可相反，因而透鏡123係位於抗反射層與彩色濾片121之間。
圖13至圖20係根據本揭露的一些實施例說明半導體結構200(參閱圖20)且描述製造半導體結構200之操作順序的概示剖面圖。與圖1至圖5相同的數字標示係指相同元件或均等物，並且不再重複說明。在圖13中，所獲取的主要基板10可為P+或P-矽基板。在圖14中，III-V蝕刻停止層10係形成於主要基板10的正面10”上方。III-V蝕刻停止層20的形成係如以上關於圖2所述，並且可參閱關於圖2所述。
在圖15中，裝置層30係形成於III-V蝕刻停止層20上方。裝置層可包含主動區，例如電晶體區、MLI 903、以及ILD 905，如上關於圖9所述。在裝置層30上方，形成介電層150，例如氧化物層。可藉由包含CVD、濺鍍、或其他合適的製程之技術，形成介電層150，以於主要基板10上方製備最頂部表面150’用於後續晶圓接合操作。在圖16中，半導體基板40係分別製備並且接合其正面403與最頂部表面150’。在一些實施例中，在晶圓接合之前，在半導體基板40的 正面403上方，形成氧化物層(未繪示)。
圖17A與圖17B係說明在接合至半導體基板40與移除主要基板10之後如何配置III-V蝕刻停止層20的兩種型態。在圖17A中，使用上述圖5所述之研磨與蝕刻化學，移除包含P+或P-基板的主要基板10。在一些實施例中，進行粗研磨與細微研磨，將主要基板10的厚度縮小至約25μm，而後進行TMAH以暴露III-V蝕刻停止層20。所得到的剖面堆疊外形戲如圖17A所示。在一些實施例中，所暴露的III-V蝕刻停止層20的TTV係小於約1nm。III-V蝕刻停止層30的表面上方之此低TTV可歸因為晶格匹配的材料選擇。當III-V蝕刻停止層20係選擇為GaP時，GaP與矽之間的晶格差異(lattice mismatch)係小於0.36%，因而在GaP與下方矽之間可建立平滑界面。
在圖17B中，操作係如圖17A所述，差別在於蝕刻溫度為攝氏20度下，使用溶解於甲醇的Br2之化學，自裝置層30的第二表面302移除III-V蝕刻停止層20的另一操作。在一些實施例中，III-V蝕刻停止層20係GaP。由於III-V材料與矽之間的選擇性高，因而Br2/甲醇或I2/甲醇係用於移除III-V蝕刻停止層20。移除III-V蝕刻停止層20係一可選操作，並且若對於目前製造線而言，與矽更相容的製程是首選的，則可採用移除III-V蝕刻停止層20。圖18至圖20係接著圖17A而繪示，因而可在上述各個圖式中觀察到III-V蝕刻停止層20。
在圖18中，在III-V蝕刻停止層20的暴露表面上方，形成介電層180，例如氧化物層。在圖19中，自介電層180的表面圖案化且蝕刻貫穿孔190，穿過III-V蝕刻停止層20、裝置層30、並且到達射劑用於接收該貫穿孔之特定MLI 903。在圖20中，在貫穿孔190中填充傳導材料，並且形成貫穿矽通路(TSV)201於半導體結構200中。通常，藉由蝕刻垂直孔穿過基板並且以傳導材料填充該孔而形成TSV 201，其中該傳導材料例如銅。TSV 201可用於在裝置層30的正面301’ 上方提供電接觸至裝置30之背面303’上的半導體電路，或是提供電接觸至堆疊晶粒(未繪示)上的半導體電路。通常，用於形成TSV 201的製程涉及蝕刻一孔，其至少部分穿過裝置層30之矽基板以及也許上方介電層180、185、下方ILD 905，而後在該孔中沉積銅。相對於習知的SOI結構，圖20的半導體基板200可視為倒反的SOI結構。具有矽磊晶層的裝置30之該部分與上方III-V蝕刻停止層20可視為在絕緣體下方具有矽之絕緣體上矽結構。由於存在未摻雜、高蝕刻選擇性III-V蝕刻停止層20，III-V蝕刻停止層20的另一側上的矽基板矽被完全移除，因而以介電層180與185取代矽基板，以便於形成TSV 201。在圖20中，當裝置30’之該部分上方的III-V蝕刻停止層20係由GaP組成時，相對於習知的SOI結構，其中絕緣體矽由氧化矽組成，倒反的SOI結構具有較佳的熱膨脹係數匹配矽為基底的裝置。
圖21至圖25係根據本揭露的一些實施例說明半導體結構300(參閱圖25)且描述製造半導體結構300的操作順序之概示剖面圖。與圖1至圖20相同的數字標示係指相同的元件或均等物，並且不再重複說明。在圖21中，獲取的主要基板10可為P+或P-矽基板。在圖22中，在主要基板10的正面10”上方，形成III-V蝕刻停止層20。III-V蝕刻停止層20的形成係如上關於圖2所述，並且可參閱圖2所述之說明。在圖23中，在III-V蝕刻停止層20上方，形成第一裝置層30。第一裝置層30可包含主動區，例如接近第二表面303’的電晶體區、MLI 903、以及ILD 905，如上關於圖9所述。第一裝置層30的第一表面305’可包含傳導跡線圖案230，以便於後續的裝置接合操作。第一裝置層30與下方III-V蝕刻停止層20形成SOI結構，其中可移除主要基板10直到在後續操作中暴露III-V蝕刻停止層20。
藉由沉積介電層231形成傳導跡線圖案230，其絕緣第一裝置層30中的裝置及互連跡線與接合至第一裝置層30的任何晶圓中 的任何電路或裝置。在介電層231中蝕刻凹部，在其中沉積傳導材料以形成傳導跡線圖案230。傳導跡線圖案230係電耦合至第一裝置層30中的MLI 903與TSV(可選的，未繪示)。構成介電層231的絕緣材料較佳係被移除或被蝕刻，以顯露傳導跡線圖案231，或是在介電層231的頂部上方略為升高。
在圖24中，包含基板部240與第二裝置層30”的半導體基板40係分別製備，並且接合至第一裝置層30的第一表面305’。第二裝置層30”可包含主動區，例如接近第四表面309’的電晶體區、MLI 903’以及ILD 905’，如上關於圖9所述。注意，第二裝置層30”的第三表面307’可包含傳導跡線圖案230’，以便於裝置接合操作。關於傳導跡線圖案230’的細節可參閱圖23所示之傳導跡線圖案230。在一些實施例中，半導體基板40的基板部240可為塊狀矽基板或是具有III-V蝕刻停止層於其上(未繪示)的矽基板。
第一裝置層30係接合至第二裝置層30”，以形成堆疊晶粒結構。第一裝置層30與第二裝置層30”係對齊並且一起接合於傳導跡線圖案230、230”。在一實施例中，在待接合的第一裝置層30與第二裝置層30”上的接合接點之間，施用接合媒介，例如銅、鎢、銅-錫合金、金-錫合金、銦-金合金、鉛-錫合金、或類似物。在一些實施例中，第一裝置層30與第二裝置層30”係矽為基底的裝置。在一些其他的實施例中，第一裝置層30與第二裝置層30”其中之一係矽為基底的裝置，另一者係III-V為基底的裝置。
參閱圖25，在接合第一裝置層30與第二裝置層30”之後，使用本文所述之蝕刻化學，移除第一裝置層30的主要基板10。在第二裝置層30”不具有下方III-V蝕刻停止層的情況下，半導體基板40的基板部240係載體基板。另一方面，在第二裝置層30”具有下方III-V蝕刻停止層的情況下，可使用本文所述之蝕刻化學，移除半導體基板 40的基板部240。任選地，可在一些與矽可相容的操作中，進一步移除暴露的III-V蝕刻停止層20。
應注意雖然第一裝置層30與第二裝置層30”形成堆疊的晶圓架構，然而本文所使用的特定晶圓並非用於以任何方式限制本揭露之實施例。在實踐中，第一裝置層30與第二裝置層30”可為晶圓或是晶粒，因而堆疊的結構可具有晶粒對晶粒接合架構、晶粒對晶圓接合架構、或是晶圓對晶圓接合架構。
應注意可整合任何數目的不同裝置、元件、連接器、以及類似物於第一裝置層30與第二裝置層30”中。本文所述之特定裝置或是缺少裝置並非用於以任何方式限制本發明的實施例。
本揭露的一實施例係提供半導體結構，其包含第一半導體裝置，其具有第一表面與第二表面，該第二表面係與該第一表面對立、位於該第一半導體裝置的該第一表面上方的半導體基板、以及III-V蝕刻停止層，其係接觸該第一半導體裝置的該第二表面。
本揭露的一實施例係提供半導體結構的製造方法。該方法包含提供具有第一表面的暫時基板、在第一基板上方形成III-V蝕刻停止層、在該III-V蝕刻停止層上方形成第一半導體裝置、以及藉由蝕刻操作移除該暫時基板並且暴露該III-V蝕刻停止層的表面。
本揭露的一實施例係提供半導體結構的製造方法。該方法包含形成絕緣體上矽(SOI)結構，其具有接近絕緣體層的第一表面，其中該SOI結構包括接近該第一表面的第一半導體裝置，以及自與該第一表面對立的第二表面，薄化該SOI結構。薄化該SOI結構包括藉由鹼性蝕刻而暴露該SOI結構的絕緣體層，以及得到所暴露的絕緣體層之總厚度差異小於約1nm。
雖然已詳細描述本發明及其優點，然而應理解可有不同的改變、取代、與變化而不脫離申請專利範圍所定義之本發明的精 神與範圍。例如，上述的許多製程可實施於不同方式並且以其他製程或其組合替換。
再者，本申請案的範圍不受限於說明書中所述之製程、機器、製造、物質組合物、手段、方法與步驟的特定實施例。該技藝中具有通常技術者可由本發明的揭露理解根據本發明，可使用實質進行與本發明所述對應實施例相同的功能或達到實質相同的結果之現存或未來發展之製程、機器、製造、物質組合物、手段、方法、或步驟。據此，申請專利範圍係包含此等製程、機器、製造、物質組合物、手段、方法或步驟。

Claims (10)

  1. 一種半導體結構，其包括：一第一半導體裝置，其包括一第一表面與一第二表面，該第二表面係與該第一表面對立；一半導體基板，其係位於該第一半導體裝置的該第一表面上方；一III-V蝕刻停止層，其係接觸該第一半導體裝置的整個該第二表面。
  2. 如申請專利範圍第1項的半導體結構，其中該III-V蝕刻停止層包括磷化鎵。
  3. 如申請專利範圍第1項的半導體結構，其中該第一半導體裝置包括一光感測區。
  4. 如申請專利範圍第1項的半導體結構，進一步包括一貫穿矽通路，穿過該第一半導體裝置與該III-V蝕刻停止層。
  5. 一種半導體結構的製造方法，其包括：提供一暫時基板，其具有一第一表面；形成一III-V蝕刻停止層於該第一表面上方；形成一第一半導體裝置於該III-V蝕刻停止層上方；以及藉由一蝕刻操作移除該暫時基板，並且暴露該III-V蝕刻停止層的一表面。
  6. 如申請專利範圍第5項的製造方法，進一步包括在移除該暫時基板之前，接合該第一半導體裝置與一載體基板。
  7. 如申請專利範圍第5項的製造方法，其中移除該暫時基板包括進行一鹼性蝕刻。
  8. 如申請專利範圍第5項的製造方法，其中形成該III-V蝕刻停止層包括進行一未摻雜的化學氣相沉積操作。
  9. 一種半導體結構的製造方法，其包括：形成一絕緣體上矽(SOI)結構，其具有接近一絕緣體層的一第一表面，其中該SOI結構包括一第一半導體裝置，其接近該第一表面；以及自一第二表面薄化該SOI結構，該第二表面係與該第一表面對立，其中薄化該SOI結構包括藉由一鹼性蝕刻而暴露該SOI結構的該絕緣體層，並且得到該暴露的絕緣體層的一總厚度變異小於約1nm。
  10. 如申請專利範圍第9項的製造方法，進一步包括藉由接合該SOI結構至具有一第二半導體裝置之一載體基板，電耦合該第一半導體裝置至該第二半導體裝置。
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