DE102016117028A1 - Halbleiterstruktur und Herstellungsverfahren dafür - Google Patents

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Abstract

Die vorliegende Offenbarung stellt eine Halbleiterstruktur bereit, die ein erstes Halbleiterbauelement mit einer ersten Oberfläche und einer zweiten Oberfläche, wobei die zweite Oberfläche der ersten Oberfläche gegenüberliegt, ein Halbleitersubstrat über der ersten Oberfläche des ersten Halbleiterbauelements und eine III-V-Ätzstoppschicht in Kontakt mit der zweiten Oberfläche des ersten Halbleiterbauelements aufweist. Die vorliegende Offenbarung stellt auch ein Herstellungsverfahren für eine Halbleiterstruktur bereit, das das Bereitstellen eines temporären Substrats mit einer ersten Oberfläche, das Bilden einer III-V-Ätzstoppschicht über der ersten Oberfläche, das Bilden eines ersten Halbleiterbauelements über der III-V-Ätzstoppschicht und das Entfernen des temporären Substrats durch einen Ätzvorgang und Freilegen einer Oberfläche der III-V-Ätzstoppschicht aufweist.

Description

  • PRIORITÄTSANSPRUCH UND QUERVERWEIS
  • Diese Anmeldung beansprucht die Priorität gegenüber der am 31. Dezember 2015 eingereichten vorläufigen US-Anmeldung Nr. 62/273,466.
  • GEBIET
  • Die vorliegende Offenbarung bezieht sich auf eine Halbleiterstruktur mit einer Silicon-on-Insulator-Struktur (Silicium auf einem Isolator-Struktur) und auf ein Herstellungsverfahren dafür.
  • HINTERGRUND
  • Silicon-on-Insulator-Strukturen (SOI-Strukturen) können aus einer dicken inaktiven Basisschicht, die in der Regel, aber nicht zwingend, aus Silicium hergestellt ist, das mechanische Stabilität verleiht, aus einer elektrisch isolierenden Zwischenschicht, die in der Regel, aber nicht zwingend, aus Siliciumdioxid (SiO2) hergestellt ist, und aus einer dünnen Oberschicht aus hochqualitativem einkristallinem Silicium, das mikroelektronische Bauelemente enthält, die z. B. durch fotolithografische Mittel dort hineinstrukturiert wurden, bestehen. Für die geeignete Gestaltung kommen viele dicke und dünne Filmdicken in Frage.
  • Jedes SOI-Substrat weist in irgendeiner Hinsicht Nachteile auf. Im Allgemeinen erzeugen bestimmte der bisher vorgeschlagenen Verfahren Dicken-SOI-Wafer in relativ geringer Ausbeute und zu relativ hohen Kosten. Andere bisher vorgeschlagene Verfahren erzeugen SOI-Wafer mit Bauelementschichten, die eine unakzeptable Abweichung aufweisen oder die Defekte enthalten.
  • Wenngleich verschiedene Ansätze zur Herstellung von SOI-Wafern mit Bauelementschichten ohne Defekte mit relativ geringer Abweichung vorgeschlagen wurden, erzeugen diese Verfahren zwar in der Regel SOI-Wafer in relativ hoher Ausbeute und zu günstigen Kosten, jedoch erzeugen diese Verfahren in der Regel Dickenabweichungen oder Schichten, die Defekte enthalten.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Aspekte der vorliegenden Offenbarung gehen am besten aus der nachfolgenden ausführlichen Beschreibung im Zusammenhang mit den beiliegenden Figuren hervor. Es ist hervorzuheben, dass gemäß der Standardpraxis in der Branche einige Merkmale nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zum besseren Verständnis der Erörterung beliebig vergrößert oder verkleinert werden.
  • 1 bis 5 zeigen schematische Querschnittansichten einer Halbleiterstruktur und bilden die Sequenz von Vorgängen zur Herstellung der Halbleiterstruktur gemäß einigen Ausführungsformen der vorliegenden Offenbarung ab;
  • 6 bis 12 zeigen schematische Querschnittansichten einer Halbleiterstruktur und bilden die Sequenz von Vorgängen zur Herstellung der Halbleiterstruktur gemäß einigen Ausführungsformen der vorliegenden Offenbarung ab;
  • 13 bis 20 zeigen schematische Querschnittansichten einer Halbleiterstruktur und bilden die Sequenz von Vorgängen zur Herstellung der Halbleiterstruktur gemäß einigen Ausführungsformen der vorliegenden Offenbarung ab; und
  • 21 bis 25 zeigen schematische Querschnittansichten einer Halbleiterstruktur und bilden die Sequenz von Vorgängen zur Herstellung der Halbleiterstruktur gemäß einigen Ausführungsformen der vorliegenden Offenbarung ab.
  • AUSFÜHRLICHE BESCHREIBUNG DER ERFINDUNG
  • In den Zeichnungen werden dieselben Bezugszeichen verwendet, um dieselben oder ähnliche Elemente durch die verschiedenen Ansichten hinweg zu bezeichnen und es werden veranschaulichende Ausführungsformen der vorliegenden Erfindung gezeigt und beschrieben. Die Figuren sind nicht unbedingt maßstabsgetreu gezeichnet und in einigen Fällen wurden die Zeichnungen lediglich zum Zweck der Veranschaulichung vergrößert und/oder teilweise vereinfacht. Dem Durchschnittsfachmann werden die vielen möglichen Anwendungen und Variationen der vorliegenden Erfindung basierend auf den folgenden veranschaulichenden Ausführungsformen der vorliegenden Erfindung klar werden.
  • Darüber hinaus können räumliche Begriffe wie ”unterhalb”, ”unter”, ”untere/r/s”, ”oberhalb”, ”obere/r/s” und dergleichen hierin zur einfacheren Beschreibung verwendet werden, um das Verhältnis eines Elements oder Merkmals zu einem anderen Element/anderen Elementen oder einem anderen Merkmal/anderen Merkmalen wie in den Figuren veranschaulicht zu beschreiben. Diese räumlich relativen Begriffe sollen unterschiedliche Ausrichtungen des verwendeten oder betriebenen Bauelements zusätzlich zu der in den Figuren abgebildeten Ausrichtung einschließen. Die Einrichtung kann anders ausgerichtet sein (um 90 Grad gedreht oder andere Ausrichtungen) und die hierin verwendeten räumlichen Beschreibungsbegriffe können auch entsprechend ausgelegt werden.
  • Ungeachtet dessen, dass es sich bei den numerischen Bereichen und Parametern, die den breit gefassten Schutzumfang der Offenbarung darlegen, um Näherungen handelt, sind die in den spezifischen Beispielen dargelegten numerischen Werte so genau wie möglich angegeben. Jeder numerische Wert enthält jedoch inhärent gewisse Fehler, die sich zwangsläufig aus der Standardabweichung der jeweiligen Testmessungen ergeben. Des Weiteren bedeutet der Begriff ”etwa” wie hierin verwendet innerhalb von 10%, 5%, 1% oder 0,5% eines gegebenen Werts oder Bereichs. Alternativ dazu bedeutet der Begriff ”etwa” innerhalb eines akzeptablen Standardfehlers des Mittelwerts, wenn er von einem Durchschnittsfachmann in Betracht gezogen wird. Anders als in den Betriebs-/Arbeitsbeispielen oder sofern nicht ausdrücklich anders angegeben sollen alle numerischen Bereiche, Mengen, Werte und Prozentsätze, wie diejenigen die hierin für Materialmengen, Zeitdauern, Temperaturen, Betriebsbedingungen, Mengenverhältnisse und dergleichen offenbart sind, als in allen Fällen durch den Begriff ”etwa” modifiziert verstanden werden. Dementsprechend sind, sofern nicht etwas Gegenteiliges angegeben ist, die in der vorliegenden Offenbarung und den beiliegenden Ansprüchen dargelegten numerischen Parameter Näherungen, die nach Belieben variiert werden können. Zumindest sollte jeder numerische Parameter angesichts der aufgeführten Anzahl maßgeblicher Ziffern und durch Anwenden üblicher Rundungsverfahren ausgelegt werden. Bereiche können hierin als von einem Endpunkt zu einem anderen Endpunkt oder zwischen zwei Endpunkten ausgedrückt werden. Alle hierin offenbarten Bereiche verstehen sich einschließlich der Endpunkte, es sei denn es ist ausdrücklich etwas anderes angegeben.
  • Herkömmlicherweise stellte ein Beispiel für einen Ätzstopp zum Erzielen einer Dicke von 500 nm oder weniger einen hoch dotierten Borbereich bereit, der mittels Diffusion oder Implantation in das Silicium platziert wurde. Der größte Teil des unter dem mit Bor dotierten Ätzstoppbereich liegenden Siliciumsubstrats wird mittels Schleifen und Polieren entfernt und ein verbleibender Teil davon wird selektiv unter Verwendung eines Ätzmittels geätzt, das aus Ethylendiamin und Brenzcatechin besteht. Bei diesem Ätzmittel wurden Selektivitätsverhältnisse von 100:1 für Ätzraten von undotiertem Silicium berichtet, verglichen mit der Ätzrate des sehr hoch dotierten Bor-Ätzstoppbereichs. Ein zweites Abgraten kann ferner zum Feineinstellen der Rauheit der geätzten Oberfläche bereitgestellt werden. Das zweite Abgraten kann dazu verwendet werden, eine dünne Schicht des Siliciumfilms zu entfernen, da die hoch dotierte Ätzstoppschicht im Wesentlichen aufgezehrt wurde. Beispielsweise wird nach dem Ätzen ein Planarisierungsvorgang ausgeführt und dann wird ein anderes Ätzmittel mit einer langsameren Ätzrate im Vergleich zum zuvor genannten Ätzmittel auf die raue Oberfläche aufgebracht, um die gewünschte Oberflächenrauheit zu erzielen.
  • Ein Nachteil der Verwendung eines hoch dotierten Borbereichs besteht jedoch darin, dass Bor ein p-Dotiermittel in Silicium ist. Darüber hinaus rührt sowohl Implantation als auch Diffusion von Bor zu einer restlichen p-Dotierung des Siliciumfilms. Wenn sie beispielsweise thermischen Prozessen unterzogen werden, kommt es zu einer Interdiffusion der Boratome im hoch dotierten Borbereich in den darüberliegenden Siliciumfilm, was zu einer uneinheitlichen Verteilung der Bordotierung an der Schnittstelle zwischen der hoch dotierten Ätzstoppschicht und dem Silicium führt. Infolgedessen entfernt das selektive Ätzmittel unweigerlich einen Abschnitt des Siliciumfilms, der eine Schnittstelle mit der hoch dotierten Ätzstoppschicht bildet, und erzeugt übermäßige Oberflächenrauheit. Das vorstehend erörterte zweite Abgraten kann diese große Oberflächenrauheit nicht verringern. Somit ist die Gesamtdickenabweichung (total thickness variation – TTV) des mit dem selektiven Ätzmittel in Kontakt stehenden Siliciumfilms groß.
  • Darüber hinaus führt das durch Ionenimplantierung und Ausheilen eingearbeitete Bor zum Erzeugen von durchgehenden Versetzungen im Bereich des Bauelements. Die Leistung von Bauelementen, die aus diesen Substraten hergestellt sind, die über den gesamten Siliciumwafer hinweg weder dünn noch einheitlich sind.
  • Die vorliegende Offenbarung stellt eine Halbleiterstruktur mit einem ausgedünnten Substrat in mindestens einem der Halbleiterbauelemente bereit. Statt eine hoch dotierte Ätzstoppschicht zum Steuern des Vorgangs des Entfernens zu verwenden, wird eine undotierte III-V-Ätzstoppschicht in Kontakt mit dem Siliciumfilm bereitgestellt, wobei aktive Elemente hergestellt werden müssen. In einigen Ausführungsformen weist die Halbleiterstruktur ein erstes Halbleiterbauelement mit einer ersten Oberfläche und einer zweiten Oberfläche, wobei die zweite Oberfläche der ersten Oberfläche gegenüberliegt, ein Halbleitersubstrat über der ersten Oberfläche des ersten Halbleiterbauelements und eine III-V-Ätzstoppschicht in Kontakt mit der zweiten Oberfläche des ersten Halbleiterbauelements auf.
  • Die vorliegende Offenbarung stellt eine Silicon-on-Insulator-Struktur (SOI-Struktur) mit einer undotierten III-V-Ätzstoppschicht als Isolatorschicht bereit. Aufgrund der hohen Selektivität zwischen Silicium und III-V-Materialien (oder sogar den unbeabsichtigt dotierten III-V-Materialien) kann eine TTV von weniger als etwa 1 nm an der geätzten Oberfläche erreicht werden, im Gegensatz zu einer TTV von 0,15 μm bei einer derzeitigen zur Rückseite komplementären Metalloxidhalbleiterbildsensoranwendung und einer TTV von 1 μm bei derzeitigen Wafer-auf-Wafer-Stapelvorgängen.
  • Die vorliegende Offenbarung stellt auch Herstellungsverfahren für eine hierin beschriebene Halbleiterstruktur bereit. Das Verfahren weist das Bereitstellen eines temporären Substrats mit einer ersten Oberfläche, das Bilden einer III-V-Ätzstoppschicht über der ersten Oberfläche, das Bilden eines ersten Halbleiterbauelements über der III-V-Ätzstoppschicht und das Entfernen des temporären Substrats durch einen Ätzvorgang und Freilegen einer Oberfläche der III-V-Ätzstoppschicht auf.
  • Unter Bezugnahme auf 1–5, zeigen 1 bis 5 schematische Querschnittansichten einer Halbleiterstruktur mit einem ausgedünnten Substrat und bilden die Sequenz von Vorgängen zur Herstellung der Halbleiterstruktur gemäß einigen Ausführungsformen der vorliegenden Offenbarung ab. In 1 ist ein primäres Substrat 10 bereitgestellt. Das primäre Substrat 10 kann beispielsweise ein P–- oder N–-Siliciumsubstrat mit einem Durchmesser von 5 Zoll umfassen. Solch ein im Handel erhältliches Substrat weist eine gewünschte Dickengleichheitstoleranz von 10 bis 20 μm auf. Anders ausgedrückt eine Dickenungleichheit von 10 bis 20 μm. In einigen Ausführungsformen kann das primäre Substrat mehr als 700 μm dick sein. In einigen Ausführungsformen wird das primäre Substrat 10, da das primäre Substrat 10 in den nachfolgenden Vorgängen auf weniger als etwa 5 μm ausgedünnt werden soll, in der vorliegenden Offenbarung als temporares Substrat bezeichnet. In einigen Ausführungsformen handelt es sich bei dem primären Substrat 10 um einen P+-Wafer mit einer Borkonzentration von zwischen etwa 1E18 und etwa 5E20 Boratomen/cm3, vorzugsweise zwischen etwa 1E18 und etwa 3E20 Boratomen/cm3, einem spezifischen Widerstand von etwa 0,01 bis etwa 0,02 Ohm-cm, vorzugsweise einem spezifischen Widerstand von etwa 0,01 bis etwa 0,015 Ohm-cm, einer Dicke von etwa 300 μm bis 800 μm und einem Durchmesser, der beispielsweise 100, 125, 150, 200 mm oder mehr betragen kann.
  • In 2 wird eine III-V-Ätzstoppschicht 20 über dem primären Substrat 10 gebildet. Die Ätzstoppschicht 20 umfasst einen abrupten, gut definierten Ätzstopp, der durch im Stand der Technik bekannte Niedertemperaturverfahren, wie Gasquellenmolekularstrahlepitaxie (MBE), chemische Gasphasenabscheidung im Ultrahochvakuum (UHVCVD) oder Niedertemperatur-CVD bei Normaldruck (atmospheric pressure – AP) oder anderen Gasphasenabscheidungen, epitaxial wachsen gelassen wird. Beispiele für Gasphasenabscheidungsverfahren sind unter anderem Glühdraht-CVD, HF-CVD, Laser-CVD (LCVD), konforme Diamantbeschichtungsvorgänge, metallorganische CVD (MOCVD), physikalische Gasphasenabscheidung (physical vapour deposition – PVD) mittels thermischem Verdampfen, PVD mit ionisiertem Metall (IMPVD), Elektronenstrahl-PVD (EBPVD), reaktive PVD, Atomlagenabscheidung (atomic layer deposition – ALD), plasmaunterstützte CVD (PECVD), CVD mit Plasma hoher Dichte (HDPCVD), Niederdruck-CVD (LPCVD) und dergleichen. Beispiele für Abscheidung unter Verwendung elektrochemischer Reaktion sind unter anderem Elektroplattieren, elektroloses Plattieren und dergleichen. Andere Beispiele für Abscheidung sind unter anderem Laserstrahlverdampfen (pulse laser deposition – PLD) und Atomlagenabscheidung (atomic layer deposition – ALD).
  • In einigen Ausführungsformen umfasst die III-V-Ätzstoppschicht 20 III-V-Materialien mit einer ähnlichen Gitterkonstante wie die aus dem primären Substrat 10 hergestellten Materialien. Wenn das primäre Substrat 10 beispielsweise aus Silicium besteht, kann die III-V-Ätzstoppschicht 20 aus Galliumphosphid (GaP) bestehen, da die Gitterfehlanpassung zwischen Si und GaP 0,36% beträgt. In einigen Ausführungsformen kann eine GaP-Schicht von etwa 40 nm über einem p+-Siliciumsubstrat mit einer quadratischen Oberflächenrauheit von 0,5 nm abgeschieden werden. Wie in 2 gezeigt, wird die III-V-Ätzstoppschicht 20 so abgeschieden, dass sie eine Dicke T1 von weniger als 40 nm aufweist. Die Dicke T1 der III-V-Ätzstoppschicht 20 kann basierend auf einer kritischen Dicke der abgeschiedenen Materialien in Bezug auf die darunterliegenden Maskenmaterialien bestimmt werden. Anders ausgedrückt soll die Dicke T1 die kritische Dicke der abgeschiedenen Materialien nicht übersteigen. Wenn beispielsweise das primäre Substrat 10 aus Silicium besteht und die III-V-Ätzstoppschicht 20 aus GaP besteht, kann die Dicke T1 der III-V-Ätzstoppschicht 20 so bestimmt werden, dass sie weniger als 40 nm beträgt. In einigen Ausführungsformen wird die III-V-Ätzstoppschicht 20 undotiert wachsen gelassen. Jedoch kann ein anschließender thermischer Vorgang ein unbeabsichtigtes dotiertes Profil in der Nähe der Oberfläche der III-V-Ätzstoppschicht 20 erzeugen, die eine Schnittstelle mit der angrenzenden dotierten Schicht bildet.
  • In 3 wird eine Bauelementschicht 30 über der III-V-Ätzstoppschicht 20 gebildet. In einigen Ausführungsformen wird die Bauelementschicht 30 epitaxial wachsen gelassen, gefolgt von verschiedenen Vorgängen, um beispielsweise aktive Bereiche oder Erfassungsbereiche eines ersten Halbleiterbauelements zu bilden. Die Dicke T2 der Bauelementschicht 30 ist vorzugsweise etwa 1,5 μm bis 5 μm dick und vom leitfähigen und resistiven Typ (z. B. n oder p–), um das Verwenden bevorzugter Ätzmittel wie hierin beschrieben zu ermöglichen. Die Bauelementschicht 30 wird mittels im Stand der Technik bekannter Epitaxialverfahren, wie Gasquellenmolekularstrahlepitaxie (”MBE”), chemische Gasphasenabscheidung im Ultrahochvakuum (”UHCVD”) oder chemische Gasphasenabscheidung bei Normaldruck (”APCVD”), über der III-V-Ätzstoppschicht 20 gebildet. Der Epitaxie vorausgehende Standardreinigungsschritte wie Wasserstoffprebakes bei hohen Temperaturen (z. B. bei mindestens 900°C) können gegebenenfalls angewendet werden. Darüber hinaus kann gegebenenfalls eine Oxidschicht auf der Bauelementschicht 30 gebildet werden. Wie in 3 gezeigt, weist die Bauelementschicht 30 eine erste Oberfläche 301 und eine zweite Oberfläche 302 auf. Beim aktuellen Vorgang ist die zweite Oberfläche 302 der Bauelementschicht 30 mit der III-V-Ätzstoppschicht 20 in Kontakt.
  • In einigen Ausführungsformen kann das erste Halbleiterbauelement einen Fotoerfassungsbereich aufweisen, wenn es sich bei dem ersten Halbleiterbauelement um einen CMOS-Bildsensor handelt. In anderen Ausführungsformen kann das erste Halbleiterbauelement zumindest eine Logikstruktur mit einem Transistorbereich und Metallisierungsschichten aufweisen.
  • In 4 wird ein Halbleitersubstrat 40 getrennt hergestellt und eine dritte Oberfläche 403 des Halbleitersubstrats 40 wird an die erste Oberfläche 301 der Bauelementschicht 30 gebondet. Das Halbleitersubstrat 40 weist eine vierte Oberfläche 404 gegenüber der dritten Oberfläche 403 auf. In einigen Ausführungsformen ist die vierte Oberfläche 404 die Rückseite des Halbleitersubstrats 40. In einigen Ausführungsformen kann die dritte Oberfläche 403 des Halbleitersubstrats 40 andere Schichten wie eine dielektrische Schicht oder eine Hybridschicht einschließlich dielektrischer Materialien und Spuren von Metall enthalten. Auf ähnliche Weise kann die erste Oberfläche 301 der Bauelementschicht 30 andere Schichten als Epitaxieschichten enthalten, wie eine dielektrische Schicht oder eine Hybridschicht einschließlich dielektrischer Materialien und Spuren von Metall, um beispielsweise Bondingvorgänge zu vereinfachen.
  • In einigen Ausführungsformen kann es sich bei dem Halbleitersubstrat 40 um ein Trägersubstrat handeln, das ausreichende mechanische Stärke für die nachfolgende Verarbeitung aufweist. Das Halbleitersubstrat 40 kann ein originales Siliciumsubstrat ähnlich dem primären Substrat 10, beispielsweise ein P–- oder ein N–-Siliciumsubstrat, mit einem Durchmesser, der dem Durchmesser der Bauelementschicht 30 entspricht, und einer gewünschten Dickengleichheitstoleranz von 10 bis 20 μm umfassen. In einigen Ausführungsformen ist, weil das Halbleitersubstrat 40 lediglich als Mittel zur Handhabung des primären Substrats 10 und der Epitaxieschichten darauf dient, der Leitfähigkeitstyp und Typ des spezifischen Widerstands des Halbleitersubstrats 40 nicht entscheidend. Deshalb kann das Halbleitersubstrat 40 vorteilhafterweise aus sehr günstigem Silicium gebildet werden.
  • Unter Bezugnahme auf 5 werden das Halbleitersubstrat 40 und die Bauelementschicht 30 über dem primären Substrat 10 aneinander gebondet, während das primäre Substrat 10 anschließend entfernt wird, so dass eine Oberfläche 201 der III-V-Ätzstoppschicht 20 freigelegt wird. Waferbonden ist in der Technik gut bekannt und wird hier nur kurz erörtert. Das Halbleitersubstrat 40 umfasst wie zuvor erörtert vorzugsweise ein Siliciumsubstrat und weist ferner eine auf der obersten Oberfläche des Siliciumsubstrats gebildete Oxidschicht auf. Eine über der Bauelementschicht 30 gebildete dielektrische Schicht oder Metallisierungsschicht wird derart mit dem Halbleitersubstrat 40 in Kontakt platziert, dass die dielektrische Schicht oder Metallisierungsschicht der Bauelementschicht 30 sich in engem Kontakt mit der Oxidschicht über dem Halbleitersubstrat 40 befindet. Das primäre Substrat 10 und das Halbleitersubstrat 40 werden dann über einen vorgegebenen Zeitraum einer Wärmebehandlung unterzogen, bis die Oxidschicht und die dielektrische Schicht oder die Metallisierungsschicht aneinander gebondet sind. Die Temperaturen können etwa 700°C bis etwa 800°C betragen. Die erhaltene TTV des gebondeten Waferpaars, das den primären Wafer 10 und das Halbleitersubstrat 40 umfasst, ist die Summe aus den einzelnen TTVs des primären Substrats 10 und des Halbleitersubstrats 40.
  • Nach dem Bonden des primären Substrats 10 an das Halbleitersubstrat 40 wird das primäre Substrat 10 entfernt. Das Entfernen des primären Substrats 10 wird vorzugsweise in zwei Schritten vollzogen, das heißt Abschleifen von etwa 80 bis 90 Prozent des primären Substrats 10 und anschließend selektives Ätzen eines verbleibenden Teils des primären Substrats 10. Im Vergleich zur herkömmlichen Sequenz von Abschleifen, Läppen, Nassätzen und/oder chemisch-mechanischem Polieren zur wesentlichen Verringerung der Dicke des primären Substrats 10 sieht die vorliegende Offenbarung vor, dass das Entfernen eines wesentlichen Teils des primären Substrats 10 erzielt werden kann, indem man die Struktur lediglich einem Abschleif- und Nassätzvorgang unterzieht. Aufgrund einer hohen Selektivität zwischen dem primären Substrat 10 und der III-V-Ätzstoppschicht 20 kann nach dem Nassätzvorgang eine abrupte III-V-Ätzstoppschicht 20 freigelegt werden.
  • Der Abschleifvorgang der vorliegenden Offenbarung kann Grobschliff und Feinschliff aufweisen. Die Rückseite 10' des primären Substrats 10, das in 4 gezeigt ist, wird mit einer herkömmlichen Schleifmaschine unter Verwendung einer relativ groben Schleifscheibe wie einer D46-Schleifscheibe oder einer Schleifscheibe mit einer Körnung von 320 geschliffen, um das primäre Substrat 10 auszudünnen. Bei diesem Grobschliffschritt wird ein wesentlicher Teil aber nicht die gesamte Dicke des primären Substrats 10 entfernt. Die Menge an bei diesem Grobschliffschritt entferntem Material wird teilweise von der Gesamtrauheit der Siliciumoberfläche nach dem Grobschliff und den zusätzlichen Verfahrensschritten bestimmt, die erforderlich sind, um Rauheit oder Schäden, die während des Grobschliffs entstanden sind, zu beheben. Vorzugsweise beträgt die durchschnittliche Oberflächenrauheit nach dem Grobschliffschritt weniger als etwa 0,5 μm, weiter bevorzugt weniger als etwa 0,3 μm, und die gesamte Oberflächenrauheit nach dem Grobschliffschritt beträgt weniger als etwa 5 μm, weiter bevorzugt weniger als 3 μm. Die durchschnittliche Rauheit und die gesamte Oberflächenrauheit für eine grob geschliffene Oberfläche können unter Verwendung eines Profilometers bestimmt werden, wobei die durchschnittliche Rauheit über einen Bereich von einem Quadratzentimeter gemessen wird.
  • Zum Entfernen der Rauheit und von Schäden, die während des Grobschliffschritts entstanden sind, wird die Oberfläche des Bauelementwafers vorzugsweise einem zweiten Schleifschritt, z. B. dem Feinschliffschritt, unterzogen. Für den Feinschliff kann eine Feinschliffscheibe mit 1200 Mesh verwendet werden. Die Menge an im Feinschliffschritt entferntem Material beträgt mindestens das Dreifache, vorzugsweise mindestens etwa das Fünffache des gesamten Oberflächenrauheitswerts der Siliciumoberfläche nach dem Grobschliffschritt. Der Feinschliff verleiht jedoch seine eigene Rauheit und Schäden an der Siliciumoberfläche und in der Regel weist die Siliciumoberfläche nach dem Feinschliffschritt eine durchschnittliche Oberflächenrauheit von weniger als 0,1 μm, weiter bevorzugt weniger als etwa 0,02 μm, und eine gesamte Oberflächenrauheit von weniger als 0,75 μm auf. Die durchschnittliche Rauheit und die gesamte Oberflächenrauheit, RT, für eine fein geschliffene Oberfläche können unter Verwendung eines Profilometers bestimmt werden, der Rauheitswerte von einem Nanometer oder weniger messen kann, wobei die durchschnittliche Rauheit über einen Bereich von einem Quadratzentimeter gemessen wird.
  • Nach dem Schleifen weist das ausgedünnte primäre Substrat 10 eine freiliegende Oberfläche und eine Dicke von etwa 20 bis etwa 35 Mikrometern, weiter bevorzugt von etwa 25 bis etwa 30 Mikrometern, auf. Darüber hinaus sollte der Schleifvorgang gesteuert werden, um die TTV über den geschliffenen Wafer hinweg zu minimieren. Bei einem Wafer mit einem Durchmesser von 200 Millimetern sollte die TTV beispielsweise weniger als 2 Mikrometer, weiter bevorzugt weniger als 0,8 Mikrometer und noch weiter bevorzugt höchstens 0,5 Mikrometer betragen.
  • Wenngleich die verbleibende Dicke des primären Substrats 10 durch selektives Ätzen entfernt werden kann, entfernen selektive Ätzmittel Silicium mit einer relativ langsamen Rate. Um den Durchsatz zu verbessern ist es daher bevorzugt, dass der Großteil des primären Substrats 10 mechanisch mittels Schleifen entfernt wird und dass Rauheit und beim Schleifvorgang entstandene Schäden vor dem Nassätzen behoben werden. Das Ätzmittel für nasschemisches Ätzen der vorliegenden Offenbarung kann mindestens eine der folgenden Ätzchemikalien enthalten: HF:HNO3:CH3COOH (HNA) und Tetramethylammoniumhydroxid (TMAH).
  • Ätzmittel, die Fluorwasserstoffsäure, Salpetersäure und Essigsäure im Verhältnis 3:5:3 Gewichtsteile (HF:HNO3:CH3COOH) umfassen, werden üblicherweise als HNA bezeichnet. Unter einer Bedingung, bei der ein P+-Siliciumsubstrat und eine überlagerte, leicht dotierte P-Epitaxialschicht erhalten werden, ätzt nach der Bildung der III-V-Ätzstoppschicht 20 und der Bauelementschicht 30 über der Vorderseite 10'' des primären Substrats 10 das HNA das P+-Silicium von der Rückseite 10' des primären Substrats 10 mit einer Rate von etwa 80 Mikrometer pro Minute bei einer Temperatur von etwa 20°C bis etwa 30°C und bei einer Selektivität von 100 zwischen der P+-Siliciumschicht und der P-epitaxialen Siliciumschicht. Anders ausgedrückt, entfernt HNA die P+-Siliciumschicht 100-mal schneller als es dies bei der P-epitaxialen Siliciumschicht tut. Der verbleibende Teil des primären Substrats 10 kann dann mittels Glattschliff, Polieren oder einer Kombination aus Glattschliff und Polieren wie vorstehend beschrieben entfernt werden. Tetramethylammoniumhydroxid (TMAH) kann zum Glattschliff bei einer Rate von etwa 0,2 Mikrometern pro Minute zum Feineinstellen der Dicke der leicht dotierten P-epitaxialen Siliciumschicht verwendet werden. Alternativ dazu kann TMAH verwendet werden, um sowohl die P+-Siliciumschicht als auch die P-epitaxiale Siliciumschicht zu entfernen, was jedoch eine längere Ätzzeit nach dem Grobschliff- und Feinschliffvorgang nach sich zieht. Für eine ausführlichere Beschreibung bezüglich dieses Nassätzvorgangs kann Bezug auf 6 bis 12 genommen werden.
  • Unter einer Bedingung, bei der ein P+- oder ein P–-Siliciumsubstrat erhalten wird, ätzt nach der Bildung der III-V-Ätzstoppschicht 20 und der Bauelementschicht 30 über der Vorderseite 10'' des primären Substrats 10 das TMAH nach den Grobschliff- und Feinschliffvorgängen das P+- oder P–-Siliciumsubstrat von der Rückseite 10' des primären Substrats 10 mit einer Rate von etwa 0,2 Mikrometern pro Minute.
  • Unabhängig davon, ob HNA für ein schnelles erstes Ätzen gefolgt von TMAH zum Feineinstellen oder nur TMAH zum Erzielen der gewünschten Dickenverringerung verwendet wird, wird der Nassätzvorgang an der III-V-Ätzstoppschicht 20 gestoppt, da die Selektivität zwischen Silicium und III-V-Material bezüglich eines grundlegenden Ätzmittels wie TMAH beinahe unendlich ist. Im Zusammenhang mit dieser Tatsache können andere grundlegende Ätzmittel, die Silicium ätzen, verwendet werden, um TMAH zu ersetzen, und diese sind somit im vorgesehenen Schutzumfang der vorliegenden Offenbarung eingeschlossen.
  • 6 bis 12 zeigen schematische Querschnittansichten einer Halbleiterstruktur 100 (siehe 12) und bilden die Sequenz von Vorgängen zur Herstellung der Halbleiterstruktur 100 gemäß einigen Ausführungsformen der vorliegenden Offenbarung ab. Bezugszeichen, die mit denen aus 1 bis 5 identisch sind, beziehen sich auf identische Elemente oder Äquivalente und werden nicht erneut vorgestellt. In 6 wird das primäre Substrat 10 in Form einer Dreifachschicht bereitgestellt, die eine Niedertemperaturoxidschicht 101, eine P+-Siliciumschicht 103 und eine P–-Siliciumepitaxialschicht 105 aufweist. In einigen Ausführungsformen wird das primäre Substrat 10 aus 6 im Handel erworben. Unter Bezugnahme auf 7 wird eine III-V-Ätzstoppschicht 20 über der P–-Siliciumepitaxialschicht 105 abgeschieden. In einigen Ausführungsformen besteht die III-V-Ätzstoppschicht 20 aus undotiertem GaP und ist somit im Wesentlichen ein Isolator. Details zur Bildung und zu den Abmessungen des GaP über der Siliciumepitaxialschicht 105 wurden zuvor unter Bezugnahme auf 2 erörtert und es kann darauf Bezug genommen werden.
  • Unter Bezugnahme auf 8 wird ein Abschnitt der Bauelementschicht 30' über der III-V-Ätzstoppschicht 20 gebildet. Wenn der Abschnitt der Bauelementschicht 30' aus Silicium besteht, wird eine Silicium-Isolator-Silicium-Struktur gebildet, wie in 8 abgebildet. Man beachte, dass der Gitterkonstantenunterschied zwischen der Siliciumepitaxialschicht 105, der III-V-Ätzstoppschicht 20 und dem Abschnitt der Bauelementschicht 30' vernachlässigbar ist und dadurch Gitterspannung vermieden werden kann.
  • Man beachte, dass der Abschnitt der Bauelementschicht 30' eine vordere Oberfläche 301' und eine hintere Oberfläche 303' aufweist. Der Abschnitt der Bauelementschicht 30' weist eine Dicke, T2, auf, die zwischen der vorderen Oberfläche 301' und der hinteren Oberfläche 303' definiert ist. In einem Beispiel beträgt die Dicke, T2, des Abschnitts der Bauelementschicht 30' etwa 1,5 μm bis etwa 5 μm. Der Abschnitt der Bauelementschicht 30' weist verschiedene an der vorderen Oberfläche 301' angeordnete Merkmale auf. Zum Beispiel weist der Abschnitt der Bauelementschicht 30' Isolationsmerkmale 801 auf, die einen Erfassungsbereich 803 von angrenzenden Sensorelementen isolieren. Zum Beispiel weist der Abschnitt der Bauelementschicht 30' einen Lichterfassungsbereich (oder Fotoerfassungsbereich), eine Pinning-Schicht 805 und verschiedene Transistoren auf, wie einen Transfertransistor, der einem Transfergate 807 zugeordnet ist, und einen Rücksetztransistor, der einem Rücksetzgate 901 zugeordnet ist, wie in 9 gezeigt.
  • Unter Bezugnahme auf 9 weist die Bauelementschicht 30 ferner eine mehrlagige Zwischenverbindung (multilayer interconnect – MLI) 903 auf, die über dem Abschnitt der Bauelementschicht 30' einschließlich über dem Erfassungsbereich 801 angeordnet ist. Die MLI 903 ist mit verschiedenen Komponenten der Bilderfassungsvorrichtung mit rückwärtiger Belichtung (back side illumination – BSI), wie dem Erfassungsbereich 801, derart gekoppelt, dass die verschiedenen Komponenten der BSI-Bilderfassungsvorrichtung dahingehend betrieben werden können, geeignet auf belichtetes Licht (Bildgebungsstrahlung) zu reagieren. Die MLI 903 weist verschiedene leitfähige Merkmale auf, bei denen es sich um vertikale Zwischenverbindungen, wie Kontakte und/oder Durchkontaktierungen, und/oder um horizontale Zwischenverbindungen, wie leitfähige Leitungen, handeln kann. Die verschiedenen leitfähigen Merkmale weisen leitfähige Materialien wie Metall auf. In einem Beispiel können Metalle, einschließlich Aluminium, eine Legierung aus Aluminium/Silicium/Kupfer, Titan, Titannitrid, Wolfram, Polysilicium, Metallsilicide oder Kombinationen davon, verwendet werden und die verschiedenen leitfähigen Merkmale können als Aluminiumzwischenverbindungen bezeichnet werden. Aluminiumzwischenverbindungen können durch einen Prozess einschließlich physikalischer Gasphasenabscheidung (PVD), chemischer Gasphasenabscheidung (CVD) oder Kombinationen davon gebildet werden. Andere Herstellungsverfahren zum Bilden der verschiedenen leitfähigen Merkmale können Fotolithografieverarbeitung und Ätzen zum Strukturieren von leitfähigen Materialien zum Bilden der vertikalen und horizontalen Zwischenverbindungen beinhalten. Es können noch weitere Herstellungsverfahren zum Bilden der MLI 903 implementiert werden, wie thermisches Ausheilen zum Bilden von Metallsilicid. Das in mehrschichtigen Zwischenverbindungen verwendete Metallsilicid kann Nickelsilicid, Cobaltsilicid, Wolframsilicid, Tantalsilicid, Titansilicid, Platinsilicid, Erbiumsilicid, Palladiumsilicid oder Kombinationen davon enthalten. Alternativ dazu kann es sich bei den verschiedenen leitfähigen Merkmalen um mehrschichtige Kupferzwischenverbindungen handeln, die Kupfer, Kupferlegierung, Titan, Titannitrid, Tantal, Tantalnitrid, Wolfram, Polysilicium, Metallsilicid oder Kombinationen davon enthalten können. Die Kupferzwischenverbindungen können mittels eines Verfahrens einschließlich PVD, CVD oder Kombinationen davon gebildet werden. Die MLI 903 ist nicht auf die Anzahl, das Material, die Größe und/oder die Abmessung der abgebildeten leitfähigen Merkmale beschränkt und somit kann die MLI 903 eine beliebige Anzahl, ein beliebiges Material, eine beliebige Größe und/oder beliebige Abmessungen der leitfähigen Merkmale aufweisen, je nach den Gestaltungsanforderungen der Bauelementschicht 30.
  • Die verschiedenen leitfähigen Merkmale der MLI 903 sind in einer Zwischenschicht(oder Zwischenebenen-)Dielektrikumsschicht (inter-level dielectric – ILD) 905 angeordnet. Die ILD-Schicht 905 kann Siliciumdioxid, Siliciumnitrid, Siliciumoxynitrid, TEOS-oxid, Phosphosilicatglas (PSG), Borphosphosilicatglas (BPSG), fluoriertes Kieselglas (FSG), kohlenstoffdotiertes Siliciumoxid, Black Diamond® (Applied Materials aus Santa Clara, Kalifornien), Xerogel, Aerogel, amorphen fluorierten Kohlenstoff, Parylen, BCB (bis-Benzocyclobutene), SiLK Dow Chemical, Midland, Michigan), Polyimid, anderes geeignetes Material oder Kombinationen davon enthalten. Die ILD-Schicht 905 kann eine Mehrschichtstruktur aufweisen. Die ILD-Schicht 905 kann mittels einer Technik einschließlich Rotationsbeschichtung, CVD, Sputtern oder anderen geeigneten Verfahren gebildet werden. In einem Beispiel können die MLI 903 und die ILD-Schicht 905 in einem integrierten Verfahren einschließlich eines Damascene-Prozesses, wie eines Dual-Damascene-Prozesses oder eines einfachen Damascene-Prozesses, gebildet werden.
  • Unter Bezugnahme auf 10 wird ein Halbleitersubstrat 40 separat hergestellt und über der vorderen Oberfläche 301 der Bauelementschicht 30 angeordnet. In der abgebildeten Ausführungsform wird das Halbleitersubstrat 40 mit der ILD-Schicht 905 gebondet. Das Halbleitersubstrat 40 kann ein Trägerwafer mit Silicium sein. Alternativ dazu weist das Halbleitersubstrat 40 ein weiteres geeignetes Material wie Glas auf. Das Halbleitersubstrat 40 kann Schutz für die verschiedenen Merkmale (wie den Erfassungsbereich 803) bereitstellen, die auf der vorderen Oberfläche 301' des Abschnitts der Bauelementschicht 30' gebildet sind, und kann auch mechanische Festigkeit und eine Stütze zum Bearbeiten der hinteren Oberfläche 303' des Abschnitts der Bauelementschicht 30' bereitstellen.
  • Unter Bezugnahme auf 11 wird, nachdem das Halbleitersubstrat 40 an die Bauelementschicht 30 gebondet wurde, das primäre Substrat 10 von der Rückseite 10' davon ausgedünnt. Es wird ein Substratdickenverringerungsprozess (auch als Ausdünnprozess bezeichnet) durchgeführt, um eine Dicke des primären Substrats 10 von etwa einer Dicke T3 (z. B. 775 μm) auf etwa eine Dicke T4 (z. B. 5 μm) zu verringern. In einem Beispiel wird der Substratdickenverringerungsprozess an der Rückseite 10' des primären Substrats 10 ausgeführt, bis die leicht dotierte P-Epitaxialschicht 105 erreicht wird. In einigen Ausführungsformen werden Grobschliff und Feinschliff auf das primäre Substrat 10 angewandt, gefolgt von einer HNA-Ätzung, bis das Ätzmittel die Schnittstelle P+/P (103, 105) erreicht. Dann wird eine TMAH-Ätzung zum Feineinstellen der leicht dotierten P-Epitaxialschicht 105 angewandt, bis das Ätzmittel die III-V-Ätzstoppschicht 20 erreicht. Alternativ dazu wird eine TMAH-Ätzung direkt nach dem Grobschliff angewandt und dann ein Feinschliff, bis die III-V-Ätzstoppschicht 20 freiliegt. Details bezüglich des Grobschliffs, des Feinschliffs, der HNA-Ätzung und der TMAH-Ätzung wurden vorstehend in 5 beschrieben und es kann darauf Bezug genommen werden. Der Dickenverringerungsvorgang beim primären Substrat 10 kann einen aus mehreren Schritten bestehenden Prozess implementieren, zum Beispiel einen aus mehreren Schritten bestehenden Prozess der Schleifen, Polieren und Ätzen (Trockenätzen, Nassätzen oder eine Kombination davon) umfasst. Beispielsweise kann ein Poliervorgang, der chemisch-mechanisches Polieren umfasst, gegebenenfalls nach der HNA-Ätzung und vor der TMAH-Ätzung implementiert werden.
  • Unter Bezugnahme auf 12 wird eine Halbleiterstruktur 100, wie ein Rückseitenbildsensor, gebildet. Die Halbleiterstruktur 100 weist ferner über der Rückseite 303' der Bauelementschicht 30 angeordnete Merkmale auf. Beispielsweise kann die III-V-Ätzstoppschicht als eine Antireflexschicht verwendet werden, ein Farbfilter 121 und eine Linse 123 sind über der Rückseite 303' der Bauelementschicht 30 angeordnet. In der abgebildeten Ausführungsform ist die III-V-Ätzstoppschicht 20 zwischen der Rückseite 303' der Bauelementschicht 30 und dem Farbfilter 121 angeordnet. In einigen Ausführungsformen weist die III-V-Ätzstoppschicht 20 GaP auf, das in einem Wellenlängenbereich von 400 nm bis 700 nm einen größeren Brechungsindex (RI) als das Silicium besitzt. Ein größerer RI ermöglicht es, dass mehr einfallendes Licht in den Erfassungsbereich 803 gebündelt wird und somit kann das GaP in einem Rückseitenbildsensor auf Siliciumbasis als eine Antireflexschicht fungieren.
  • Der Farbfilter 121 ist über der Rückseite 303' der Bauelementschicht 30 angeordnet und mit dem Lichterfassungsbereich 803 ausgerichtet. Der Farbfilter 121 ist so ausgelegt, dass er Licht einer vorgegebenen Wellenlänge durchfiltert. Beispielsweise kann der Farbfilter 121 sichtbares Licht einer roten Wellenlänge, einer grünen Wellenlänge oder einer blauen Wellenlänge zum Erfassungsbereich 803 durchfiltern. Der Farbfilter 121 umfasst jegliches geeignete Material. In einem Beispiel umfasst der Farbfilter 121 ein auf Farbstoff basierendes (oder auf Pigment basierendes) Polymer, um ein spezifisches Frequenzband (zum Beispiel eine gewünschte Wellenlänge des Lichts) herauszufiltern. Alternativ dazu kann der Farbfilter 121 ein Harz oder ein anderes Material auf organischer Basis mit Farbpigmenten aufweisen.
  • Die Linse 123 ist über der Rückseite 303' der Bauelementschicht 30, insbesondere über dem Farbfilter 121, angeordnet und ist auch mit dem Lichterfassungsbereich 803 ausgerichtet. Die Linse 123 kann auf verschiedene Weise in Bezug auf den Erfassungsbereich 803 und den Farbfilter 121 angeordnet werden, so dass die Linse 123 die einfallende Strahlung in dem Erfassungsbereich 803 fokussiert. Die Linse 123 weist ein geeignetes Material auf und kann mehrere Gestalten und Größen aufweisen, je nach dem Brechungsindex des für die Linse verwendeten Materials und/oder dem Abstand zwischen der Linse und dem Erfassungsbereich 803. Alternativ dazu kann die Position der Farbfilterschicht 121 und der Linsenschicht 123 umgekehrt werden, so dass die Linse 123 zwischen der Antireflexschicht und dem Farbfilter 121 angeordnet ist.
  • 13 bis 20 zeigen schematische Querschnittansichten einer Halbleiterstruktur 200 (siehe 20) und bilden die Sequenz von Vorgängen zur Herstellung der Halbleiterstruktur 200 gemäß einigen Ausführungsformen der vorliegenden Offenbarung ab. Bezugszeichen, die mit denen aus 1 bis 5 identisch sind, beziehen sich auf identische Elemente oder Äquivalente und werden nicht erneut vorgestellt. In 13 kann es sich bei dem erhaltenen primären Substrat 10 entweder um ein P+- oder ein P–-Siliciumsubstrat handeln. In 14 wird eine III-V-Ätzstoppschicht 20 über einer Vorderseite 10'' des primären Substrats 10 gebildet. Die Bildung der III-V-Ätzstoppschicht 20 wurde zuvor unter Bezugnahme auf 2 erörtert und es kann darauf Bezug genommen werden.
  • In 15 wird eine Bauelementschicht 30 über der III-V-Ätzstoppschicht 20 gebildet. Die Bauelementschicht kann einen aktiven Bereich wie einen Transistorbereich, eine MLI 903 und eine ILD 905 aufweisen, wie zuvor in 9 erörtert. Eine dielektrische Schicht 150, beispielsweise eine Oxidschicht, wird über der Bauelementschicht 30 gebildet. Die dielektrische Schicht 150 kann mittels eines Verfahrens einschließlich CVD, Sputtern oder einem anderen geeigneten Prozess gebildet werden, um die oberste Oberfläche 150' über dem primären Substrat 10 für einen anschließenden Waferbondingvorgang vorzubereiten. In 16 wird ein Halbleitersubstrat 40 separat hergestellt und bondet die Vorderseite 403 davon mit der obersten Oberfläche 150'. In einigen Ausführungsformen wird vor dem Waferbonden eine (nicht gezeigte) Oxidschicht über der Vorderseite 403 des Halbleitersubstrats 40 gebildet.
  • 17A und 17B zeigen zwei Szenarien wie die III-V-Ätzstoppschicht 20 nach dem Bonden an das Halbleitersubstrat 40 und dem Entfernen des primären Substrats 10 angeordnet ist. In 17A wird das primäre Substrat 10, einschließlich eines P+- oder P–-Siliciumsubstrats, unter Verwendung von Schleifen und Ätzchemie entfernt, wie zuvor in 5 erörtert. In einigen Ausführungsformen wird Grobschliff und Feinschliff durchgeführt, um die Dicke des primären Substrats 10 auf etwa 25 μm zu verringern, gefolgt von einer TMAH-Ätzung, um die III-V-Ätzstoppschicht 20 freizulegen. Das erhaltene Querschnittstapelprofil ist in 17A abgebildet. In einigen Ausführungsformen beträgt eine TTV der freigelegten III-V-Ätzstoppschicht 20 weniger als etwa 1 nm. Solch eine geringe TTV über die Oberfläche der III-V-Ätzstoppschicht 20 hinweg ist auf die Auswahl des an das Gitter angepassten Materials zurückzuführen. Wenn die III-V-Ätzstoppschicht 20 so gewählt wird, dass sie GaP ist, beträgt die Gitterfehlanpassung zwischen GaP und Silicium weniger als 0,36% und folglich kann eine glatte Schnittstelle zwischen dem GaP und dem darunterliegenden Silicium erzeugt werden.
  • In 17B sind die Vorgänge identisch mit den in 17A beschriebenen, mit Ausnahme eines zusätzlichen Vorgangs des Entfernens der III-V-Ätzstoppschicht 20 von der zweiten Oberfläche 302 der Bauelementschicht 30 unter Verwendung einer chemischen Eigenschaft von in Methanol gelöstem Br2 bei einer Ätztemperatur von 20 Grad Celsius. In einigen Ausführungsformen handelt es sich bei der III-V-Ätzstoppschicht 20 um GaP. Das Br2/Methanol oder I2/Methanol werden verwendet, um die III-V-Ätzstoppschicht 20 zu entfernen, da die Selektivität zwischen III-V-Materialien und Silicium hoch ist. Das Entfernen der III-V-Ätzstoppschicht 20 ist ein optionaler Vorgang und kann angewendet werden, wenn eine mit Silicium besser kompatible Verarbeitung gegenüber derzeitigen Fertigungslinien bevorzugt ist. 18 bis 20 sind als im Anschluss an 17A erfolgend abgebildet und somit kann die III-V-Ätzstoppschicht 20 in jeder der vorgenannten Figuren beobachtet werden.
  • In 18 wird eine dielektrische Schicht 180, wie eine Oxidschicht, über der freigelegten Oberfläche der III-V-Ätzstoppschicht 20 gebildet. In 19 wird ein Durchgangsloch 190 strukturiert und von der Oberfläche der dielektrischen Schicht 180 durch die III-V-Ätzstoppschicht 20, die Bauelementschicht 30 bis zur spezifischen MLI 903 geätzt, die zur Aufnahme des Durchgangslochs ausgelegt ist. In 20 wird leitfähiges Material in das Durchgangsloch 190 gefüllt und bildet Silicium-Durchgangslöcher (through-silicon vias – TSVs) 201 in einer Halbleiterstruktur 200. Im Allgemeinen werden die TSVs 201 durch Ätzen eines vertikalen Lochs durch ein Substrat und Füllen des Lochs mit einem leitfähigen Material wie Kupfer gebildet. Die TSVs 201 können dazu verwendet werden, einen elektrischen Kontakt über einer Vorderseite 301' der Bauelementschicht 30 für Halbleiterschaltkreise auf der Rückseite 303' der Bauelementschicht 30 vorzusehen oder einen elektrischen Kontakt für Halbleiterschaltkreise auf einem (nicht gezeigten) gestapelten Die vorzusehen. Im Allgemeinen beinhaltet der zum Bilden von TSVs 201 verwendete Prozess das Ätzen eines Lochs zumindest teilweise durch das Siliciumsubstrat der Bauelementschicht 30 und möglicherweise die darüberliegenden dielektrischen Schichten 180, 185, die darunterliegende ILD 905, und dann das Abscheiden von Kupfer in das Loch. Die Halbleiterstruktur 200 aus 20 kann im Verhältnis zu einer herkömmlichen SOI-Struktur als eine umgekehrte SOI-Struktur betrachtet werden. Der Abschnitt der Bauelementschicht 30', der eine Siliciumepitaxialschicht aufweist, und die darüberliegende III-V-Ätzstoppschicht 20 können als eine Silicon-on-Insulator-Struktur mit dem Silicium unter dem Isolator betrachtet werden. Da das Siliciumsubstrat auf der anderen Seite der III-V-Ätzstoppschicht 20 aufgrund des Vorhandenseins einer undotierten III-V-Ätzstoppschicht 20 mit hoher Ätzselektivität vollständig entfernt wird, wird das Siliciumsubstrat durch die dielektrischen Schichten 180 und 185 ersetzt, um die Bildung der TSVs 201 zu erleichtern. In 20 weist, wenn die III-V-Ätzstoppschicht 20 über dem Abschnitt der Bauelementschicht 30' aus GaP besteht, die umgekehrte SOI-Struktur einen besseren Wärmeausdehnungskoeffizienten passend zu einem Bauelement auf Siliciumbasis auf, im Gegensatz zu einer herkömmlichen SOI-Struktur, bei der der Isolator aus Siliciumoxiden besteht.
  • 21 bis 25 zeigen schematische Querschnittansichten einer Halbleiterstruktur 300 (siehe 25) und bilden die Sequenz von Vorgängen zur Herstellung der Halbleiterstruktur 300 gemäß einigen Ausführungsformen der vorliegenden Offenbarung ab. Bezugszeichen, die mit denen aus 1 bis 20 identisch sind, beziehen sich auf identische Elemente oder Äquivalente und werden nicht erneut vorgestellt. In 21 kann es sich bei dem erhaltenen primären Substrat 10 entweder um ein P+- oder ein P–-Siliciumsubstrat handeln. In 22 wird eine III-V-Ätzstoppschicht 20 über einer Vorderseite 10'' des primären Substrats 10 gebildet. Die Bildung der III-V-Ätzstoppschicht 20 wurde zuvor unter Bezugnahme auf 2 erörtert und es kann darauf Bezug genommen werden. In 23 wird eine erste Bauelementschicht 30 über der III-V-Ätzstoppschicht 20 gebildet. Die erste Bauelementschicht 30 kann einen aktiven Bereich wie einen Transistorbereich in der Nähe einer zweiten Oberfläche 303' davon, eine MLI 903 und eine ILD 905 aufweisen, wie zuvor in 9 erörtert. Eine erste Oberfläche 305' der ersten Bauelementschicht 30 kann eine Leiterbahnstruktur 230 aufweisen, um den anschließenden Vorgang des Bondens der Bauelemente zu erleichtern. Die erste Bauelementschicht 30 und die darunterliegende III-V-Ätzstoppschicht 20 bilden eine SOI-Struktur, so dass das primäre Substrat 10 in diesem Fall bis zum Freilegen der III-V-Ätzstoppschicht 20 in nachfolgenden Vorgängen entfernt werden kann.
  • Die Leiterbahnstrukturen 230 werden durch Abscheiden der dielektrischen Schicht 231 gebildet, die Bauelemente und Zwischenverbindungsleiterbahnen in der ersten Bauelementschicht 30 von jeglichen anderen Schaltkreisen oder Bauelementen in jeglichen anderen Wafern, die an die erste Bauelementschicht 30 gebondet sind, isoliert. Es werden Ausnehmungen in die dielektrische Schicht 231 geätzt, in die ein leitfähiges Material abgeschieden wird, um die Leiterbahnstruktur 230 zu bilden. Die Leiterbahnstruktur 230 ist mit der MLI 903 und den TSVs (optional, nicht gezeigt) in der ersten Bauelementschicht 30 elektrisch gekoppelt. Das die dielektrische Schicht 231 bildende Isoliermaterial wird vorzugsweise entfernt oder geätzt, um die Leiterbahnstruktur 230 freizulegen, oder alternativ dazu wird sie leicht über die Oberseite der dielektrischen Schicht 231 angehoben.
  • In 24 wird ein Halbleitersubstrat 40 mit einem Substratabschnitt 240 und einer zweiten Bauelementschicht 30'' separat hergestellt und an die erste Oberfläche 305' der ersten Bauelementschicht 30 gebondet. Die zweite Bauelementschicht 30'' kann einen aktiven Bereich wie einen Transistorbereich in der Nähe einer vierten Oberfläche 309' davon, eine MLI 903' und eine ILD 905' aufweisen, wie zuvor in 9 erörtert. Man beachte, dass die dritte Oberfläche 307' der zweiten Bauelementschicht 30'' eine Leiterbahnstruktur 230' aufweisen kann, um den Vorgang des Bondens von Bauelementen zu vereinfachen. Für Details zur Leiterbahnstruktur 230' kann auf die Leiterbahnstruktur 230 Bezug genommen werden, die in 23 gezeigt ist. In einigen Ausführungsformen kann es sich bei dem Substratabschnitt 240 des Halbleitersubstrats 40 entweder um eine Siliciumsubstratmasse oder um ein Siliciumsubstrat mit einer darüberliegenden III-V-Ätzstoppschicht (nicht gezeigt) handeln.
  • Die erste Bauelementschicht 30 ist an die zweite Bauelementschicht 30'' gebondet, um eine gestapelte Die-Struktur zu bilden. Die erste Bauelementschicht 30 und die zweite Bauelementschicht 30'' werden an der Leiterbahnstruktur 230, 230' ausgerichtet und aneinander gebondet. In einer Ausführungsform wird ein Bondingmittel wie Kupfer, Wolfram, eine Kupfer-Zinn-Legierung, eine Gold-Zinn-Legierung, eine Indium-Gold-Legierung, eine Blei-Zinn-Legierung oder dergleichen zwischen den Bondingkontakten auf die zu bondende erste Bauelementschicht 30 und die zweite Bauelementschicht 30'' aufgebracht. In einigen Ausführungsformen handelt es sich bei der ersten Bauelementschicht 30 und der zweiten Bauelementschicht 30'' um Bauelemente auf Siliciumbasis. In einigen anderen Ausführungsformen ist eine der ersten Bauelementschicht 30 und der zweiten Bauelementschicht 30'' ein Bauelement auf Siliciumbasis und die andere ist ein Bauelement auf III-V-Basis.
  • Unter Bezugnahme auf 25 wird das primäre Substrat 10 der ersten Bauelementschicht 30 nach dem Bonden der ersten Bauelementschicht 30 mit der zweiten Bauelementschcht 30'' unter Verwendung der hierin beschriebenen Ätzchemie entfernt. Unter der Bedingung, bei der die zweite Bauelementschicht 30'' keine darunterliegende III-V-Ätzstoppschicht aufweist, handelt es sich bei dem Substratabschnitt 240 des Halbleitersubstrats 40 um ein Trägersubstrat. Andererseits kann unter der Bedingung, bei der die zweite Bauelementschicht 30'' eine darunterliegende III-V-Ätzstoppschicht aufweist, der Substratabschnitt 240 des Halbleitersubstrats 40 unter Verwendung der hierin beschriebenen Ätzchemie entfernt werden. Optional kann die freigelegte III-V-Ätzstoppschicht 20 ferner in gewissen mit Silicium kompatiblen Vorgängen entfernt werden.
  • Es versteht sich, dass, wenngleich die erste Bauelementschicht 30 und die zweite Bauelementschicht 30'' so veranschaulicht sind, dass sie eine gestapelte Waferanordnung bilden, die spezifischen hierin verwendeten Wafer die Ausführungsformen der vorliegenden Erfindung in keiner Wiese beschränken sollen. In der Praxis kann es sich bei der ersten Bauelementschicht 30 und der zweiten Bauelementschicht 30'' entweder um einen Wafer oder einen Die handeln, so dass die gestapelte Struktur eine Die-an-Die-Bondinganordnung, eine Die-an-Wafer-Anordnung oder eine Wafer-an-Wafer-Anordnung aufweisen kann.
  • Es versteht sich ebenfalls, dass eine beliebige Anzahl an unterschiedlichen Bauelementen, Komponenten, Verbindern und dergleichen in die erste Bauelementschicht 30 und die zweite Bauelementschicht 30'' integriert sein kann. Die spezifischen Bauelemente oder das Fehlen von Bauelementen, die hierin veranschaulicht sind, sollen die Ausführungsformen der vorliegenden Erfindung in keiner Weise beschränken.
  • Eine Ausführungsform der vorliegenden Offenbarung stellt eine Halbleiterstruktur bereit, die ein erstes Halbleiterbauelement mit einer ersten Oberfläche und einer zweiten Oberfläche, wobei die zweite Oberfläche der ersten Oberfläche gegenüberliegt, ein Halbleitersubstrat über der ersten Oberfläche des ersten Halbleiterbauelements und eine III-V-Ätzstoppschicht in Kontakt mit der zweiten Oberfläche des ersten Halbleiterbauelements aufweist.
  • Eine Ausführungsform der vorliegenden Offenbarung stellt ein Herstellungsverfahren für eine Halbleiterstruktur bereit. Das Verfahren weist das Bereitstellen eines temporären Substrats mit einer ersten Oberfläche, das Bilden einer III-V-Ätzstoppschicht über der ersten Oberfläche, das Bilden eines ersten Halbleiterbauelements über der III-V-Ätzstoppschicht und das Entfernen des temporären Substrats durch einen Ätzvorgang und Freilegen einer Oberfläche der III-V-Ätzstoppschicht auf.
  • Eine Ausführungsform der vorliegenden Offenbarung stellt ein Herstellungsverfahren für eine Halbleiterstruktur bereit. Das Verfahren weist das Bilden einer Silicon-on-Insulator-Struktur (SOI-Struktur) mit einer ersten Oberfläche nahe einer Isolatorschicht, wobei das SOI-Substrat ein erstes Halbleiterbauelement nahe der ersten Oberfläche umfasst, und das Ausdünnen der SOI-Struktur von einer zweiten Oberfläche gegenüber der ersten Oberfläche auf. Das Ausdünnen der SOI-Struktur umfasst das Freilegen der Isolatorschicht der SOI-Struktur durch eine grundlegende Ätzung und das Erhalten einer Gesamtdickenvariation der freigelegten Isolatorschicht von weniger als etwa 1 nm.
  • Wenngleich die vorliegende Erfindung und ihre Vorteile ausführlich beschrieben wurden, versteht es sich, dass verschiedene Änderungen, Substitutionen und Abänderungen hierin erfolgen können, ohne vom Geist und Schutzumfang der Erfindung, wie von den beiliegenden Ansprüchen definiert, abzuweichen. Beispielsweise können viele der vorstehend erörterten Prozesse in verschiedenen Methodiken implementiert werden und durch andere Prozesse ersetzt werden oder ein Kombination davon.
  • Darüber hinaus soll der Schutzumfang der vorliegenden Anmeldung nicht auf die bestimmten Ausführungsformen des Prozesses, der Maschine, der Herstellung, der Materialzusammensetzung, der Mittel, der Verfahren und der Schritte, die in der Patentschrift beschrieben sind, beschränkt sein. Wie für einen Durchschnittsfachmann aus der Offenbarung der vorliegenden Erfindung leicht ersichtlich ist, können Prozesse, Maschinen, Herstellung, Materialzusammensetzungen, Mittel, Verfahren oder Schritte, die derzeit bestehen oder noch zu entwickeln sind und die im Wesentlichen dieselbe Funktion ausführen oder im Wesentlichen dasselbe Ergebnis erzielen wie die entsprechenden hierin beschriebenen Ausführungsformen, gemäß der vorliegenden Erfindung verwendet werden. Dementsprechend sollen die beiliegenden Ansprüche solche Prozesse, Maschinen, Herstellung, Materialzusammensetzung, Mittel, Verfahren oder Schritte in ihren Schutzumfang einbeziehen.

Claims (20)

  1. Halbleiterstruktur, die Folgendes umfasst: ein erstes Halbleiterbauelement, das eine erste Oberfläche und eine zweite Oberfläche umfasst, wobei die zweite Oberfläche der ersten Oberfläche gegenüberliegt; ein Halbleitersubstrat über der ersten Oberfläche des ersten Halbleiterbauelements; eine III-V-Ätzstoppschicht in Kontakt mit der zweiten Oberfläche des ersten Halbleiterbauelements.
  2. Halbleiterstruktur nach Anspruch 1, die ferner ein zweites Halbleiterbauelement umfasst, wobei das zweite Halbleiterbauelement eine dritte Oberfläche und eine vierte Oberfläche umfasst, wobei die dritte Oberfläche der vierten Oberfläche gegenüberliegt, wobei die dritte Oberfläche mit der ersten Oberfläche des ersten Halbleiterbauelements in Kontakt ist.
  3. Halbleiterstruktur nach Anspruch 2, wobei es sich bei dem ersten Halbleiterbauelement und dem zweiten Halbleiterbauelement um Bauelemente auf Siliciumbasis handelt.
  4. Halbleiterstruktur nach einem der vorhergehenden Ansprüche, wobei die III-V-Ätzstoppschicht Galliumphosphid umfasst.
  5. Halbleiterstruktur nach einem der Ansprüche 2 bis 4, wobei die vierte Oberfläche eine Rückseite des Halbleitersubstrats ist.
  6. Halbleiterstruktur nach einem der vorhergehenden Ansprüche, wobei das erste Halbleiterbauelement eine Epitaxialschicht mit einer Dicke von etwa 1,5 μm bis etwa 5 μm umfasst.
  7. Halbleiterstruktur nach einem der vorhergehenden Ansprüche, wobei die III-V-Ätzstoppschicht kleiner als etwa 40 nm ist.
  8. Halbleiterstruktur nach einem der vorhergehenden Ansprüche, wobei das erste Halbleiterbauelement einen Fotoerfassungsbereich umfasst.
  9. Halbleiterstruktur nach einem der vorhergehenden Ansprüche, die ferner eine Siliciumdurchkontaktierung umfasst, die durch das erste Halbleiterbauelement und die III-V-Ätzstoppschicht hindurchgeht.
  10. Herstellungsverfahren für eine Halbleiterstruktur, die Folgendes umfasst: Bereitstellen eines temporären Substrats mit einer ersten Oberfläche; Bilden einer III-V-Ätzstoppschicht über der ersten Oberfläche; Bilden eines ersten Halbleiterbauelements über der III-V-Ätzstoppschicht; und Entfernen des temporären Substrats mittels eines Ätzvorgangs und Freilegen einer Oberfläche der III-V-Ätzstoppschicht.
  11. Herstellungsverfahren nach Anspruch 10, das ferner das Bonden des ersten Halbleiterbauelements mit einem Trägersubstrat vor dem Entfernen des temporären Substrats umfasst.
  12. Herstellungsverfahren nach Anspruch 10 oder 11, wobei das Entfernen des temporären Substrats das Durchführen einer grundlegenden Ätzung umfasst.
  13. Herstellungsverfahren nach Anspruch 12, wobei das Durchführen der grundlegenden Ätzung das Durchführen einer Ätzung mit Fluorwasserstoffsäure/Salpetersäure/Essigsäure (HNA), einer Ätzung mit Tetramethylammoniumhydroxid (TMAH) oder Kombinationen davon umfasst.
  14. Herstellungsverfahren nach einem der Ansprüche 10 bis 13, wobei das Bilden der III-V-Ätzstoppschicht das Durchführen eines Vorgangs der undotierten chemischen Gasphasenabscheidung umfasst.
  15. Herstellungsverfahren nach Anspruch 14, wobei das Durchführen eines Vorgangs der undotierten chemischen Gasphasenabscheidung das Bilden einer Galliumphospid-Epitaxialschicht kleiner als etwa 40 nm umfasst.
  16. Herstellungsverfahren nach einem der Ansprüche 10 bis 15, das ferner das Entfernen der III-V-Ätzstoppschicht nach dem Entfernen des temporären Substrats umfasst.
  17. Herstellungsverfahren für eine Halbleiterstruktur, die Folgendes umfasst: Bilden einer Silicon-on-Insulator-Struktur (SOI-Struktur) mit einer ersten Oberfläche nahe einer Isolatorschicht, wobei das SOI-Substrat ein erstes Halbleiterbauelement nahe der ersten Oberfläche umfasst; und Ausdünnen der SOI-Struktur von einer zweiten Oberfläche gegenüber der ersten Oberfläche, wobei das Ausdünnen der SOI-Struktur das Freilegen der Isolatorschicht der SOI-Struktur durch eine grundlegende Ätzung und das Erhalten einer Gesamtdickenvariation der freigelegten Isolatorschicht von weniger als etwa 1 nm umfasst.
  18. Herstellungsverfahren nach Anspruch 17, das ferner das elektrische Koppeln des ersten Halbleiterbauelements mit einem zweiten Halbleiterbauelement durch Bonden der SOI-Struktur an ein Trägersubstrat mit dem zweiten Halbleiterbauelement umfasst.
  19. Herstellungsverfahren nach Anspruch 17 oder 18, das ferner das Bilden einer Siliciumdurchkontaktierung umfasst, die durch das erste Halbleiterbauelement und die Isolierschicht hindurchgeht.
  20. Herstellungsverfahren nach einem der Ansprüche 17 bis 19, wobei das erste Halbleiterbauelement einen Fotoerfassungsbereich nahe der Isolatorschicht umfasst.
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