TWI619226B - 半導體封裝裝置 - Google Patents

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Abstract

一種半導體封裝裝置，包括導線架、第一半導體晶片、第二半導體晶片、第一連接元件及第二連接元件。導線架包括電源輸入板、接地板、相位板及相位偵測板。第一半導體晶片之第二電極設置於電源輸入板。第二半導體晶片之第一電極設置於接地板。第一連接元件設置於第一半導體晶片及第二半導體晶片上並電性連接第一半導體晶片之第一電極與第二半導體晶片之第二電極。第二連接元件設置於第二半導體晶片及相位板上並電性連接第二半導體晶片之第二電極與相位板。第一連接元件電性連接相位偵測板。

Description

半導體封裝裝置
本發明與半導體封裝有關，特別是關於一種能夠有效提高電性連接之可靠度的半導體封裝裝置。
近年來，隨著積體電路技術的進步，相關的電子產品也越來越多樣化，其中的功率半導體元件(例如功率電晶體)由於具有高集成密度、相當低的靜態漏電流以及不斷提升的功率容量，因此目前已被廣泛地應用於開關電源及變頻器等領域。
舉例而言，功率電晶體可應用在電源轉換器上。電源轉換器可透過控制各個功率電晶體的開啟或關閉之方式將輸入電壓轉換為不同的輸出電壓，例如可將原本較高的輸入電壓轉換為較低的輸出電壓，藉以達到降壓的目的。
在現有的電路結構中，無論是功率電晶體彼此之間或是功率電晶體本身與其他元件之間均會有電性連接的需求。然而，目前現有的電源模組封裝結構大多採用單一個L型的連接片之電性連接方式，由於其需連接各功率電晶體，導致其長度過長，容易於遠端產生翹起之現象，使得電性連接之可靠度變差，並且由於其需要連接的點過多，亦容易不平整而導致開路或電性連接不良之問題產生。
有鑑於此，本發明提供一種能夠有效提高電性連接之可靠度的半導體封裝裝置，以解決先前技術所述及的各種問題。
根據本發明之一較佳具體實施例為一種半導體封裝裝 置。於此實施例中，半導體封裝裝置包括導線架、第一半導體晶片、第二半導體晶片、第一連接元件及第二連接元件。導線架包括電源輸入板、接地板、相位板及相位偵測板。第一半導體晶片具有第一電極與第二電極。第一半導體晶片之第二電極設置於電源輸入板。第二半導體晶片具有第一電極與第二電極。第二半導體晶片之第一電極設置於接地板。第一連接元件設置於第一半導體晶片及第二半導體晶片上，且第一連接元件電性連接第一半導體晶片之第一電極與第二半導體晶片之第二電極。第二連接元件設置於第二半導體晶片及相位板上，且第二連接元件電性連接第二半導體晶片之第二電極與相位板。其中，第一連接元件電性連接相位偵測板。
在本發明之一實施例中，該半導體封裝裝置還包括一第三連接元件，其設置於第一半導體晶片及相位偵測板上，且第三連接元件電性連接第一半導體晶片之第一電極與相位偵測板。
在本發明之一實施例中，第三連接元件為接合導線或連接片。
在本發明之一實施例中，第一連接元件為連接片。
在本發明之一實施例中，第二連接元件為連接片或軟性排線。
在本發明之一實施例中，第一半導體晶片之第二電極面向該電源輸入板。
在本發明之一實施例中，第二半導體晶片之第一電極面向該接地板。
在本發明之一實施例中，第一連接元件與第二連接元件彼此分離。
在本發明之一實施例中，第一連接元件與第二連接元件至少部分相互重疊。
在本發明之一實施例中，第一連接元件之上視形狀與第二連接元件之上視形狀互補。
在本發明之一實施例中，第二半導體晶片為橫向雙擴散金氧半場效電晶體(Lateral double-diffused MOS,LDMOS)。
在本發明之一實施例中，第一半導體晶片與第二半導體晶片為垂直型金氧半場效電晶體，且第二半導體晶片為倒置放置(Flip chip)。
在本發明之一實施例中，第一半導體晶片及第二半導體晶片之第一電極與第二電極分別為源極(Source electrode)與汲極(Drain electrode)。
在本發明之一實施例中，半導體封裝裝置更包括封裝材料層，包覆第一半導體晶片及第二半導體晶片。
在本發明之一實施例中，第一連接元件與第二連接元件至少部份露出於封裝材料層。
在本發明之一實施例中，第一連接元件及第二連接元件均為銅片。
在本發明之一實施例中，第二連接元件之側視形狀為Z形。
在本發明之一實施例中，第三連接元件之側視形狀為Z形。
在本發明之一實施例中，第一連接元件電性連接至第一半導體晶片與第二半導體晶片的連接處為凹凸不平狀。
在本發明之一實施例中，第二連接元件電性連接至第二半導體晶片的連接處為凹凸不平狀。
在本發明之一實施例中，第一連接元件電性連接至第一半導體晶片與第二半導體晶片的連接處具有凹陷部，其大致對應於設置在第一半導體晶片與第二半導體晶片上的導電黏著層。
在本發明之一實施例中，第二連接元件電性連接至第二半導體晶片的連接處具有凹陷部，其大致對應於設置在第二半導體晶片上的導電黏著層。
相較於先前技術，根據本發明所揭露之半導體封裝裝置採用兩個彼此分離的連接元件來取代傳統的單一個L型連接片進行電性連接，由於每個連接元件不需連接多個功率電晶體，故其長度較短，不易於遠端產生翹起之現象，大幅提升其電性連接之可靠度，並且由於其需要電性連接的點較少，亦可有效改善先前技術中由於不平整而導致開路或電性連接不良之現象。此外，由於本發明之各連接元件的總面積與傳統 的單一個L型連接片的總面積相仿，故不致於影響整個半導體封裝裝置之散熱效果，亦不會增加製程上的成本。
關於本發明之優點與精神可以藉由以下的發明詳述及所附圖式得到進一步的瞭解。
1‧‧‧電源轉換器
OS‧‧‧輸出級
2~4、8~9‧‧‧半導體封裝裝置
110‧‧‧引線框架
120‧‧‧第一連接元件
130‧‧‧第二連接元件
140‧‧‧導電黏著層
150‧‧‧封裝材料層
160‧‧‧第三連接元件
PI‧‧‧電源輸入板
GND‧‧‧接地板
PH‧‧‧相位板
PD‧‧‧相位偵測板
Q1‧‧‧高側N型電晶體
Q2‧‧‧低側N型電晶體
D1~D2‧‧‧汲極
S1~S2‧‧‧源極
G1~G2‧‧‧閘極
VIN‧‧‧輸入電壓
VOUT‧‧‧輸出電壓
SD1~SD2‧‧‧驅動控制訊號
IL‧‧‧電感電流
PO‧‧‧輸出端
L‧‧‧電感
C‧‧‧電容
120A、120B、130A、160A‧‧‧凹凸不平的連接處
120C、120D、130C、160C‧‧‧凹陷部
圖1繪示根據本發明之一具體實施例的電源轉換器之電路示意圖。
圖2繪示根據本發明之一具體實施例的半導體封裝裝置之剖面示意圖。
圖3繪示圖2的半導體封裝裝置之上視示意圖。
圖4至圖5分別繪示根據本發明之不同具體實施例的半導體封裝裝置之上視示意圖。
圖6至圖9分別繪示根據本發明之不同具體實施例的半導體封裝裝置之剖面示意圖。
現在將詳細參考本發明的示範性實施例，並在附圖中說明所述示範性實施例的實例。為簡化圖式起見，一些習知慣用的結構與元件在圖式中將以簡單示意的方式繪示之。另外，在圖式及實施方式中所使用相同或類似標號的元件/構件是用來代表相同或類似部分。在下述諸實施例中，當元件被指為「連接」或「耦接」至另一元件時，其可為直接連接或耦接至另一元件，或可能存在介於其間的元件或特定材料(例如：膠體或焊料)。
根據本發明之一較佳具體實施例為一種半導體封裝裝置。於此實施例中，半導體封裝裝置可應用於電源模組、半橋式模組或電源轉換器之輸出級的封裝上，但不以此為限。
請參照圖1，圖1繪示電源轉換器的電路圖。如圖1所示，此電源轉換器1可為直流-直流轉換器(DC-DC converter)，但不以此為限。 電源轉換器1之輸出級OS包括高側N型電晶體Q1及低側N型電晶體Q2，並藉由高側N型電晶體Q1及低側N型電晶體Q2將輸入電壓VIN轉換為較低的輸出電壓VOUT。
需說明的是，雖然此實施例所採用之高側N型電晶體Q1及低側N型電晶體Q2均為功率電晶體，但於其他實施例中，亦可採用其他型式之電晶體或半導體晶片，並不以此例為限。
於一實施例中，一驅動晶片(未繪示)可透過驅動控制訊號SD1及SD2分別控制高側N型電晶體Q1的閘極G1及低側N型電晶體Q2之閘極G2的開啟或關閉，以將輸入電壓VIN轉換為較低的輸出電壓VOUT。在其他實施例中，高側N型電晶體Q1、低側N型電晶體Q2及驅動晶片亦可整合成單顆封裝體，業界稱之為DrMOS封裝體。於實際應用中，驅動晶片可與脈寬調變(Pulse-width modulation,PWM)控制晶片整合為一控制器，但不以此為限。
於一實施例中，高側N型電晶體Q1的汲極D1電性連接至引線框架的電源輸入板PI，以接收輸入電壓VIN。低側N型電晶體Q2的源極S2電性連接至引線框架的接地板GND。高側N型電晶體Q1的源極S1與低側N型電晶體Q2的汲極D2電性連接至引線框架的相位板PH。輸出電感L電性連接於相位板PH與輸出端PO之間，電源轉換器1之輸出級OS所輸出的輸出電流IL流經輸出電感L後於輸出端PO形成輸出電壓VOUT。在其他實施例中，相位板PH亦可稱之為輸出板，本發明並不以此為限。
在本發明之實施例中，高側N型電晶體Q1的源極S1與低側N型電晶體Q2的汲極D2除了會電性連接至引線框架的相位板PH之外，亦會電性連接至引線框架的相位偵測板PD，使得相關應用可以從相位偵測板PD取得許多相關資訊。例如：可從相位偵測板PD取得輸入電壓資訊、保護電路參數值、或負載電流感測等相關資訊。
請參照圖2及圖3，圖2繪示根據本發明之一具體實施例的半導體封裝裝置之剖面示意圖。圖3繪示圖2的半導體封裝裝置之上視示意圖。如圖2及圖3所示，半導體封裝裝置2包括引線框架110、高側N 型電晶體Q1、低側N型電晶體Q2、第一連接元件120、第二連接元件130及第三連接元件160。引線框架110包括電源輸入板PI、接地板GND、相位板PH及相位偵測板PD。
接下來，將分別就半導體封裝裝置2中之各元件進行詳細說明。
高側N型電晶體Q1設置於電源輸入板PI上，且高側N型電晶體Q1之汲極D1面向電源輸入板PI並可透過導電黏著層140與電源輸入板PI形成電性連接，以從電源輸入板PI取得輸入電壓VIN。藉此，高側N型電晶體Q1在運作過程中所產生的大量熱能可透過電源輸入板PI進行散熱。在一實施例中，導電黏著層140可以是焊錫，但不以此為限。
於實際應用中，高側N型電晶體Q1之汲極D1亦可透過熱壓法或其他方式與電源輸入板PI形成電性連接，並無特定之限制。於一實施例中，高側N型電晶體Q1可以是一具有垂直型式的電晶體，例如溝渠式(Trench-type)電晶體，但不以此為限。
低側N型電晶體Q2設置於接地板GND上，且低側N型電晶體Q2之源極S2面向接地板GND並可透過導電黏著層140與接地板GND形成電性連接。藉此，低側N型電晶體Q2在運作過程中產生的大量熱能可透過接地板GND進行散熱。
於實際應用中，低側N型電晶體Q2之源極S2亦可透過熱壓法或其他方式與接地板GND形成電性連接，並無特定之限制。於一實施例中，低側N型電晶體Q2可以是一具有水平型式的電晶體，例如橫向雙擴散金氧半場效電晶體(Lateral double-diffused MOS,LDMOS)，但不以此為限。在其他實施例中，低側N型電晶體Q2也可以是一具有垂直型式的電晶體，且低側N型電晶體Q2為倒置放置，但不以此為限。
第一連接元件120設置於高側N型電晶體Q1及低側N型電晶體Q2上，使得高側N型電晶體Q1可透過第一連接元件120與低側N型電晶體Q2形成電性連接。
於一實施例中，第一連接元件120可透過導電黏著層140與高側N型電晶體Q1的源極S1形成電性連接至並可透過導電黏著層140 與低側N型電晶體Q2的汲極D2形成電性連接，使得高側N型電晶體Q1的源極S1能夠透過第一連接元件120與低側N型電晶體Q2的汲極D2形成電性連接。
於實際應用中，第一連接元件120亦可透過熱壓法或其他方式分別與高側N型電晶體Q1的源極S1及低側N型電晶體Q2的汲極D2形成電性連接。於一實施例中，第一連接元件120可以是連接片(Clip)，例如銅片(或稱銅薄板)或銅箔，但不以此為限。
第二連接元件130設置於低側N型電晶體Q2及相位板PH上，使得低側N型電晶體Q2可透過第二連接元件130與相位板PH形成電性連接。
於一實施例中，第二連接元件130可透過導電黏著層140與低側N型電晶體Q2的汲極D2形成電性連接並可透過導電黏著層140與相位板PH形成電性連接，使得低側N型電晶體Q2的汲極D2能夠透過第二連接元件130與相位板PH形成電性連接。
於實際應用中，第二連接元件130亦可透過熱壓法或其他方式分別與低側N型電晶體Q2的汲極D2及相位板PH形成電性連接。於一實施例中，第二連接元件130可以是一連接片，例如銅片(或稱銅薄板)或銅箔；於另一實施例中，第二連接元件130亦可以是一軟性排線(Ribbon cable)，但不以此為限。
需說明的是，雖然第一連接元件120與第二連接元件130均設置於低側N型電晶體Q2上並均與低側N型電晶體Q2的汲極D2形成電性連接，但第一連接元件120與第二連接元件130彼此分離不相連。於一實施例中，第一連接元件120與第二連接元件130的厚度可以是25微米至75微米，但不以此為限。
於一實施例中，第二連接元件130的側視形狀可以是Z形，以便於黏接或電性連接相位板PH，但不以此為限。也就是說，透過此一技術特徵，第二連接元件130即能具有足夠的面積來與相位板PH黏著，故能有效避免連接效果不佳而脫落之情事發生。
值得注意的是，相較於先前技術中之單一連接片需至少連接 三點(例如連接高側N型電晶體、低側N型電晶體及相位板)，此實施例中之第一連接元件120與第二連接元件130均採用雙點連接之方式進行元件之間的電性連接，可避免先前技術中之單一連接片連接三點時所發生之翹曲、連接不良或脫落等現象，故本發明之半導體封裝裝置2可具有較佳的電性連接可靠度。此外，相較於傳統的打線連接方式需佔用較大的空間，本發明之第一連接元件120及第二連接元件130所需佔用的空間較小，亦可縮短高側N型電晶體Q1與低側N型電晶體Q2之間的距離。
第三連接元件160設置於高側N型電晶體Q1及相位偵測板PD上，使得高側N型電晶體Q1可透過第三連接元件160與相位偵測板PD形成電性連接。
於一實施例中，第三連接元件160可透過導電黏著層140與高側N型電晶體Q1的源極S1形成電性連接並可透過導電黏著層140與相位偵測板PD形成電性連接，使得高側N型電晶體Q1的源極S1能夠透過第一連接元件120與相位偵測板PD形成電性連接。
於實際應用中，第三連接元件160亦可透過熱壓法或其他方式分別與高側N型電晶體Q1的源極S1及相位偵測板PD形成電性連接。於一實施例中，第三連接元件160可以是連接片(Clip)；於另一實施例中，第三連接元件160可以是接合導線(Bonding wire)；於又一實施例中，第三連接元件160亦可以是軟性排線(Ribbon cable)，但不以此為限。
於一實施例中，第三連接元件160的側視形狀可以是Z形，以便於黏接或電性連接相位偵測板PD，但不以此為限。也就是說，第三連接元件160具有足夠的面積與相位偵測板PD黏著，故能有效避免連接效果不佳而脫落之情事發生。
於一實施例中，半導體封裝裝置2更包括封裝材料層150來包覆高側N型電晶體Q1及低側N型電晶體Q2，以阻隔水氣或其他物質對高側N型電晶體Q1及低側N型電晶體Q2造成腐蝕或損壞。此外，第一連接片120與第二連接片130至少部份露出於封裝材料層150。在其他實施例中，封裝材料層150也可露出第一連接片120的一部分、第二連接片130的一部分、第三連接片160的一部分或其組合，以協助高側N型電晶體Q1 及低側N型電晶體Q2進行散熱，但不以此為限。
請參照圖4，圖4繪示本發明的另一實施例之半導體封裝裝置的上視示意圖。圖4所繪示之半導體封裝裝置3之主要技術特徵在於：第一連接片120的上視形狀與第二連接片130的上視形狀彼此互補。藉此，第一連接片120與第二連接片130具有相互對應的上視形狀，所以在進行位置對準之製程時，第一連接片120可較容易被準確設置在高側N型電晶體Q1與低側N型電晶體Q2上，並且第二連接片130可較容易被準確設置在低側N型電晶體Q2與相位板PH上。
請參照圖5，圖5繪示本發明的又一實施例之半導體封裝裝置的上視示意圖。於圖5之半導體封裝裝置4中，第一連接片120的上視形狀亦與第二連接片130的上視形狀彼此互補，所以在進行位置對準之製程時，第一連接片120可較容易被準確設置在高側N型電晶體Q1與低側N型電晶體Q2上，並且第二連接片130可較容易被準確設置在低側N型電晶體Q2與相位板PH上。
請參照圖6，圖6繪示本發明的另一實施例之半導體封裝裝置的剖面示意圖。比較圖6與圖2可知，圖6與圖2的差異之處在於：圖6中之第一連接片120與第二連接片130至少部分相互重疊，且第一連接片120位於第二連接片130的上方。因此，此實施例中之高側N型電晶體Q1的源極S1透過彼此堆疊的第一連接片120與第二連接片130來與低側N型電晶體Q2的汲極D2形成電性連接，但不以此為限。
請參照圖7，圖7繪示本發明的又一實施例之半導體封裝裝置的剖面示意圖。比較圖7與圖2可知，圖7與圖2的差異之處在於：圖7中之第一連接片120與第二連接片130至少部分相互重疊，且第一連接片120位於第二連接片130的下方。因此，此實施例中之低側N型電晶體Q2的汲極D2透過彼此堆疊的第一連接片120與第二連接片130來與相位板PH形成電性連接，但不以此為限。
需說明的是，當上述的第一連接元件、第二連接元件及/或第三連接元件為連接片(Clip)時，為了使得第一連接元件、第二連接元件及/或第三連接元件能更緊密貼附於高側N型電晶體或低側N型電晶體上，本 發明進一步提出下列兩種不同的連接元件之設計：
(1)假設第一連接元件、第二連接元件及第三連接元件均為連接片，如圖8所示，第一連接片120電性連接至高側N型電晶體Q1的連接處120A為凹凸不平狀，以透過高側N型電晶體Q1上的導電黏著層140(例如銲錫)來與高側N型電晶體Q1形成更緊密之結合。
同理，第一連接片120電性連接至低側N型電晶體Q2的連接處120B亦為凹凸不平狀，以透過低側N型電晶體Q2上的導電黏著層140來與低側N型電晶體Q2形成更緊密之結合；第二連接片130電性連接至低側N型電晶體Q2的連接處130A亦為凹凸不平狀，以透過低側N型電晶體Q2上的導電黏著層140來與低側N型電晶體Q2形成更緊密之結合；第三連接片160電性連接至高側N型電晶體Q1的連接處160A亦為凹凸不平狀，以透過高側N型電晶體Q1上的導電黏著層140來與高側N型電晶體Q1形成更緊密之結合。
(2)假設第一連接元件、第二連接元件及第三連接元件均為連接片，如圖9所示，第一連接片120電性連接至高側N型電晶體Q1的連接處具有凹陷部120C，其大致對應於高側N型電晶體Q1上的導電黏著層140(例如銲錫)，使得導電黏著層140能容置於凹陷部120C內，以與高側N型電晶體Q1形成更緊密之結合。
同理，第一連接片120電性連接至低側N型電晶體Q2的連接處亦具有凹陷部120D，其大致對應於低側N型電晶體Q2上的導電黏著層140，使得導電黏著層140能容置於凹陷部120D內，以與低側N型電晶體Q2形成更緊密之結合；第二連接片130電性連接至低側N型電晶體Q2的連接處亦具有凹陷部130C，其大致對應於低側N型電晶體Q2上的導電黏著層140，使得導電黏著層140能容置於凹陷部130C內，以與低側N型電晶體Q2形成更緊密之結合；第三連接片160電性連接至高側N型電晶體Q1的連接處亦具有凹陷部160C，其大致對應於高側N型電晶體Q1上的導電黏著層140，使得導電黏著層140能容置於凹陷部160C內，以與高側N型電晶體Q1形成更緊密之結合。
於實際應用中，第一連接元件120、第二連接元件130及第 三連接元件160並不一定均為連接片，並且連接元件之設計亦不以上述的凹凸不平狀或凹陷部為限，只要能夠讓連接片更緊密貼附於晶片上即可。
相較於先前技術，根據本發明所揭露之半導體封裝裝置採用兩個彼此分離的連接元件來取代傳統的單一個L型連接片進行電性連接，由於每個連接元件不需連接多個功率電晶體，故其長度較短，不易於遠端產生翹起之現象，大幅提升其電性連接之可靠度，並且由於其需要電性連接的點較少，亦可有效改善先前技術中由於不平整而導致開路或電性連接不良之現象。此外，由於本發明之各連接元件的總面積與傳統的單一個L型連接片的總面積相仿，故不致於影響整個半導體封裝裝置之散熱效果，亦不會增加製程上的成本。
藉由以上較佳具體實施例之詳述，係希望能更加清楚描述本發明之特徵與精神，而並非以上述所揭露的較佳具體實施例來對本發明之範疇加以限制。相反地，其目的是希望能涵蓋各種改變及具相等性的安排於本發明所欲申請之專利範圍的範疇內。
2‧‧‧半導體封裝裝置
110‧‧‧引線框架
120‧‧‧第一連接元件
130‧‧‧第二連接元件
140‧‧‧導電黏著層
150‧‧‧封裝材料層
160‧‧‧第三連接元件
PI‧‧‧電源輸入板
GND‧‧‧接地板
PH‧‧‧相位板
PD‧‧‧相位偵測板
Q1‧‧‧高側N型電晶體
Q2‧‧‧低側N型電晶體

Claims (19)

  1. 一種半導體封裝裝置，包括：一導線架，包括一電源輸入板、一接地板、一相位板及一相位偵測板；一第一半導體晶片，具有一第一電極與一第二電極，且該第一半導體晶片之第二電極設置於該電源輸入板；一第二半導體晶片，具有一第一電極與一第二電極，且該第二半導體晶片之第一電極設置於該接地板；一第一連接元件，設置於該第一半導體晶片及該第二半導體晶片上，且該第一連接元件電性連接該第一半導體晶片之第一電極與該第二半導體晶片之第二電極；一第二連接元件，設置於該第二半導體晶片及該相位板上，且該第二連接元件電性連接該第二半導體晶片之第二電極與該相位板；以及一第三連接元件，設置於該第一半導體晶片及該相位偵測板上，且該第三連接元件電性連接該第一半導體晶片之第一電極與該相位偵測板，其中該第一連接元件之下表面的兩端分別具有一第一凹凸不平區域及一第二凹凸不平區域，該第二連接元件之下表面的一端具有一第三凹凸不平區域且該第三連接元件之下表面的一端具有一第四凹凸不平區域，該第一半導體晶片之第一電極的兩端分別電性連接該第一連接元件之下表面的該第一凹凸不平區域及該第三連接元件之下表面的該第四凹凸不平區域，且該第二半導體晶片之第二電極的兩端分別電性連接該第一連接元件之下表面的該第二凹凸不平區域及該第二連接元件之下表面的該第三凹凸不平區域，致使該相位偵測板能夠透過 該第一連接元件、該第二連接元件及該第三連接元件電性連接該相位板。
  2. 如申請專利範圍第1項所述的半導體封裝裝置，更包括：封裝材料層，僅包覆該第一半導體晶片而未包覆該第二半導體晶片。
  3. 如申請專利範圍第1項所述的半導體封裝裝置，其中該第三連接元件為一接合導線(Bonding wire)或一連接片(Clip)。
  4. 如申請專利範圍第1項所述的半導體封裝裝置，其中該第一連接元件為一連接片。
  5. 如申請專利範圍第1項所述的半導體封裝裝置，其中該第二連接元件為一連接片或一軟性排線(Ribbon cable)。
  6. 如申請專利範圍第1項所述的半導體封裝裝置，其中該第一半導體晶片之第二電極面向該電源輸入板。
  7. 如申請專利範圍第1項所述的半導體封裝裝置，其中該第二半導體晶片之第一電極面向該接地板。
  8. 如申請專利範圍第1項所述的半導體封裝裝置，其中該第一連接元件與該第二連接元件彼此分離。
  9. 如申請專利範圍第1項所述的半導體封裝裝置，其中該第一連接元件與該第二連接元件至少部分相互重疊。
  10. 如申請專利範圍第1項所述的半導體封裝裝置，其中該第一連接元件之上視形狀與該第二連接元件之上視形狀互補。
  11. 如申請專利範圍第1項所述的半導體封裝裝置，其中該第二半導體晶片為一橫向雙擴散金氧半場效電晶體(Lateral double-diffused MOS,LDMOS)。
  12. 如申請專利範圍第1項所述的半導體封裝裝置，其中該第一半導體晶片與該第二半導體晶片為垂直型金氧半場效電晶體，且該第二半導體晶片為倒置放置。
  13. 如申請專利範圍第1項所述的半導體封裝裝置，其中該第一半導體晶片及該第二半導體晶片之第一電極與第二電極分別為源極(Source electrode)與汲極(Drain electrode)。
  14. 如申請專利範圍第1項所述的半導體封裝裝置，更包括：一封裝材料層，包覆該第一半導體晶片及該第二半導體晶片。
  15. 如申請專利範圍第14項所述的半導體封裝裝置，其中該第一連接元件與該第二連接元件至少部份露出於該封裝材料層。
  16. 如申請專利範圍第1項所述的半導體封裝裝置，其中該第一連接元件及該第二連接元件均為銅片。
  17. 如申請專利範圍第1項所述的半導體封裝裝置，其中該第二連接元件之一側視形狀為Z形。
  18. 如申請專利範圍第1項所述的半導體封裝裝置，其中該第三連接元件之一側視形狀為Z形。
  19. 一種半導體封裝裝置，包括：一導線架，包括一電源輸入板、一接地板、一相位板及一相位偵測板；一第一半導體晶片，具有一第一電極與一第二電極，且該第一半導體晶片之第二電極設置於該電源輸入板；一第二半導體晶片，具有一第一電極與一第二電極，且該第二半導體晶片之第一電極設置於該接地板； 一第一連接元件，設置於該第一半導體晶片及該第二半導體晶片上，且該第一連接元件電性連接該第一半導體晶片之第一電極與該第二半導體晶片之第二電極；一第二連接元件，設置於該第二半導體晶片及該相位板上，且該第二連接元件電性連接該第二半導體晶片之第二電極與該相位板；以及一第三連接元件，設置於該第一半導體晶片及該相位偵測板上，且該第三連接元件電性連接該第一半導體晶片之第一電極與該相位偵測板，其中該第一連接元件之下表面的兩端分別具有一第一凹陷部及一第二凹陷部，該第二連接元件之下表面的一端具有一第三凹陷部且該第三連接元件之下表面的一端具有一第四凹陷部，該第一半導體晶片之第一電極的兩端分別電性連接該第一連接元件之下表面的該第一凹陷部及該第三連接元件之下表面的該第四凹陷部，且該第二半導體晶片之第二電極的兩端分別電性連接該第一連接元件之下表面的該第二凹陷部及該第二連接元件之下表面的該第三凹陷部，致使該相位偵測板能夠透過該第一連接元件、該第二連接元件及該第三連接元件電性連接該相位板。
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