TWI618254B - 半導體材料、包含該半導體材料的電晶體、以及包含該電晶體的電子元件 - Google Patents

半導體材料、包含該半導體材料的電晶體、以及包含該電晶體的電子元件 Download PDF

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Abstract

本發明提供了半導體材料、包含半導體材料的電晶體，以及包含電晶體的電子元件。半導體材料可以包括鋅、氮和氟。半導體材料還可以包括氧。半導體材料可以包括化合物。例如，半導體材料可以包括氟氧氮化鋅。半導體材料可以包括含有氟的氮氧化鋅。半導體材料可以包括氟氮化鋅。半導體材料可以被應用為薄膜電晶體(TFT)的通道材料。

Description

半導體材料、包含該半導體材料的電晶體、以及包含該電晶體的電子元件 【相關申請案之交叉引用】
本申請案主張於2012年11月30日和2013年8月16日向韓國智慧財產局申請之韓國專利申請案第10-2012-0138508號和第10-2013-0097345號的權益，其所述揭露通過引用將整體內容全部併入本文。
本發明是有關於一種半導體材料和包括所述半導體材料的元件，更具體地，是有關於半導體材料、包括所述半導體材料的電晶體，以及包括所述電晶體的電子元件。
電晶體被廣泛地用作電子元件中的開關元件或驅動元件。特別是，由於可以在玻璃基板或塑膠基板上製造薄膜電晶體 (thin film transistor，TFT)，因此TFT被用於諸如有機發光顯示設備或液晶顯示設備等的顯示設備中。TFT的性能主要取決於通道層(半導體層)的性質。
大多數市售的顯示設備使用包括由非晶矽形成的通道層的TFT(下文中稱為非晶矽TFT)或包括由多晶矽形成的通道層的TFT(下文中稱為多晶矽TFT)。非晶矽TFT的問題在於，由於其電荷遷移率大約是0.5cm2/Vs左右(非常低)，因此難以提高顯示設備的操作速度。多晶矽TFT的問題在於，由於需要結晶、雜質摻雜和啟動程序，因此與非晶矽TFT相比，製造過程較複雜並且製造成本較高。另外，多晶矽TFT的問題在於，由於難以確保多晶矽層的均勻性，因此當多晶矽層用於大尺寸顯示設備的通道層時，圖像品質降低。
為了實現下一代高性能/高解析度/大尺寸的顯示設備，需要具有優良性能的TFT。就這點而言，已經對使用高載流子遷移率的氧化物半導體做為通道層材料的氧化物TFT進行了研究。然而，習知的氧化物TFT不能確保優良的開關特性(開/關特性)和高可靠性。因此，存在對具有優良開關特性、高可靠性以及高遷移率的電晶體(TFT)的需求。
本發明提供性質優良的半導體材料(半導體薄膜)。
本發明提供使用所述半導體材料做為通道材料的電晶 體。
本發明提供遷移率高和開關特性優良的電晶體。
本發明提供次臨界擺幅值低的電晶體。
本發明提供截止電流位準低的電晶體。
本發明提供包括所述電晶體的電子元件(例如，顯示設備)。
其他方面將部分在後面的描述中闡述，並且根據描述，部分將為清楚的，或者可以藉由實踐所提供的實施例而獲知。
根據本發明的一方面，半導體材料包括鋅、氟、氧和氮。
所述半導體材料可以包括氟氧氮化鋅。
所述半導體材料可以包括含有氟的氮氧化鋅。
所述半導體材料可以包括化合物半導體(compound semiconductor)。
所述半導體材料可以包括四元化合物(quaternary compound)。
所述半導體材料中的氟與氮、氧和氟之和的含量比可以等於或大於大約3原子百分比(at%)。
所述半導體材料中的氟與氮、氧和氟之和的含量比可以等於或大於大約5at%。
所述半導體材料中的氟與氮、氧和氟之和的含量比的範圍可以是大約5at%至大約35at%。
所述半導體材料中的氮與氮、氧和氟之和的含量比可以 等於或大於大約50at%。
所述半導體材料中的氮與氮、氧和氟之和的含量比可以等於或大於大約60at%。
所述半導體材料中的氮與氮、氧和氟之和的含量比的範圍可以是大約60at%至大約90at%。
所述半導體材料中的氧與氮、氧和氟之和的含量比可以等於或小於大約40at%。
所述半導體材料中的氧與氮、氧和氟之和的含量比可以等於或小於大約30at%。
所述半導體材料中的氧與氮、氧和氟之和的含量比的範圍可以是大約5at%至大約30at%。
所述半導體材料的霍爾遷移率(Hall mobility)可以等於或大於大約10cm2/Vs。
所述半導體材料的霍爾遷移率可以等於或大於大約20cm2/Vs。
所述半導體材料可以包括非晶相。
所述半導體材料可以包括奈米晶相。
所述半導體材料還可以包括I族元素、II族元素、III族元素、IV族元素、V族元素、過渡金屬元素和鑭系元素((Ln)-based element)中的至少一種。
所述半導體材料還可以包括鋰(Li)、鉀(K)、鎂(Mg)、鈣(Ca)、鍶(Sr)、鋇(Ba)、鎵(Ga)、鋁(Al)、銦(In)、硼 (B)、矽(Si)、錫(Sn)、鍺(Ge)、銻(Sb)、釔(Y)、鈦(Ti)、鋯(Zr)、釩(V)、鈮(Nb)、鉭(Ta)、鈧(Sc)、鉿(Hf)、鉬(Mo)、錳(Mn)、鐵(Fe)、鈷(Co)、鎳(Ni)、銅(Cu)、鎢(W)、鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、鉕(Pm)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)和鎦(Lu)中的至少一種。
根據本發明的另一方面，半導體材料包括鋅、氮和氟。
所述半導體材料可以包括氟氮化鋅。
所述半導體材料可以包括化合物半導體。
所述半導體材料中的氟與氮和氟之和的含量比可以等於或大於大約3at%。
所述半導體材料中的氟與氮和氟之和的含量比可以等於或大於大約5at%。
所述半導體材料中的氟與氮和氟之和的含量比的範圍可以是大約5at%至大約45at%。
所述半導體材料中的氮與氮和氟之和的含量比可以等於或大於大約55at%。
所述半導體材料中的氮與氮和氟之和的含量比可以等於或大於大約65at%。
所述半導體材料中的氮與氮和氟之和的含量比的範圍可以是大約65at%至大約95at%。
所述半導體材料的霍爾遷移率可以等於或大於大約10 cm2/Vs。
所述半導體材料的霍爾遷移率可以等於或大於大約20cm2/Vs。
所述半導體材料可以包括非晶相。
所述半導體材料可以包括奈米晶相。
所述半導體材料還可以包括I族元素、II族元素、III族元素、IV族元素、V族元素、過渡金屬元素和鑭系元素((Ln)-based element)中的至少一種。
所述半導體材料還可以包括鋰(Li)、鉀(K)、鎂(Mg)、鈣(Ca)、鍶(Sr)、鋇(Ba)、鎵(Ga)、鋁(Al)、銦(In)、硼(B)、矽(Si)、錫(Sn)、鍺(Ge)、銻(Sb)、釔(Y)、鈦(Ti)、鋯(Zr)、釩(V)、鈮(Nb)、鉭(Ta)、鈧(Sc)、鉿(Hf)、鉬(Mo)、錳(Mn)、鐵(Fe)、鈷(Co)、鎳(Ni)、銅(Cu)、鎢(W)、鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、鉕(Pm)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)和鎦(Lu)中的至少一種。
根據本發明的另一方面，薄膜電晶體(TFT)包括：通道元件，由包括鋅、氟、氧和氮的半導體材料形成；閘極，設置成對應於所述通道元件；閘絕緣層，設置在所述通道元件和所述閘極之間；以及源極和汲極，分別接觸所述通道元件的第一區和第二區。
所述通道元件的所述半導體材料可以包括氟氧氮化鋅。
所述通道元件的所述半導體材料可以包括含有氟的氮氧化鋅。
所述通道元件的所述半導體材料可以包括化合物半導體。
所述通道元件的所述半導體材料中的氟與氮、氧和氟之和的含量比可以等於或大於大約3at%。
所述通道元件的所述半導體材料中的氟與氮、氧和氟之和的含量比可以等於或大於大約5at%。
所述通道元件的所述半導體材料中的氟與氮、氧和氟之和的含量比的範圍可以是大約5at%至大約35at%。
所述通道元件的所述半導體材料中的氮與氮、氧和氟之和的含量比可以等於或大於大約50at%。
所述通道元件的所述半導體材料中的氮與氮、氧和氟之和的含量比可以等於或大於大約60at%。
所述通道元件的所述半導體材料中的氮與氮、氧和氟之和的含量比的範圍可以是大約60at%至大約90at%。
所述通道元件的所述半導體材料中的氧與氮、氧和氟之和的含量比可以等於或小於大約40at%。
所述通道元件的所述半導體材料中的氧與氮、氧和氟之和的含量比可以等於或小於大約30at%。
所述通道元件的所述半導體材料中的氧與氮、氧和氟之和的含量比的範圍可以是大約5at%至大約30at%。
所述通道元件的所述半導體材料的霍爾遷移率可以等於或大於大約10cm2/Vs。
所述通道元件的所述半導體材料的霍爾遷移率可以等於或大於大約20cm2/Vs。
所述TFT的場效遷移率可以等於或大於大約10cm2/Vs。
所述TFT的場效遷移率可以等於或大於大約20cm2/Vs。
所述TFT的次臨界擺幅(subthreshold swing，S.S.)值可以等於或低於大約0.95V/dec。
所述TFT的次臨界擺幅(S.S.)值可以等於或低於大約0.75V/dec。
所述閘極可以設置在所述通道元件下方。
當所述閘極設置在所述通道元件下方時，所述TFT還可以包括設置在所述通道元件上的蝕刻停止層。
所述閘極可以設置在所述通道元件上方。
所述通道元件可以對應於主動層的第一區，所述源極和所述汲極可以設置在所述通道元件兩側的所述主動層中，所述閘絕緣層和所述閘極可以依序堆疊在所述主動層的所述第一區上。在這種情況下，所述TFT可以具有自行對準頂部閘極結構。
所述閘絕緣層可以包括第一層和第二層，所述第一層設置在所述閘極和所述第二層之間，並且所述第二層設置在所述第一層和所述通道元件之間，所述第一層包括氮化矽，並且所述第二層包括氧化矽。
所述TFT還可以包括覆蓋所述TFT的鈍化層，其中，所述鈍化層包括依序堆疊的氧化矽層和氮化矽層。
所述閘極、所述源極和所述汲極中的至少一個可以具有三層電極結構。
所述三層電極結構可以包括依序堆疊的第一層、第二層和第三層，其中，所述第一層和/或所述第三層包括鈦(Ti)、鉬(Mo)或其組合，所述第二層包括鋁(Al)、鋁-釹(AlNd)、銅(Cu)或其組合。
根據本發明的另一方面，電子元件包括所述薄膜電晶體(TFT)。
所述電子元件可以是顯示設備。
所述顯示設備可以是有機發光顯示設備或液晶顯示設備。
所述TFT可以用作開關元件或驅動元件。
根據本發明的另一方面，薄膜電晶體(TFT)包括：通道元件，由包括鋅、氮和氟的半導體材料形成；閘極，設置成對應於所述通道元件；閘絕緣層，設置在所述通道元件和所述閘極之間；以及源極和汲極，分別接觸所述通道元件的第一區和第二區。
所述通道元件的所述半導體材料可以包括氟氮化鋅。
所述通道元件的所述半導體材料可以包括化合物半導體。
所述通道元件的所述半導體材料中的氟與氮和氟之和的 含量比可以等於或大於大約3at%。
所述通道元件的所述半導體材料中的氟與氮和氟之和的含量比可以等於或大於大約5at%。
所述通道元件的所述半導體材料中的氟與氮和氟之和的含量比的範圍可以是大約5at%至大約45at%。
所述通道元件的所述半導體材料中的氮與氮和氟之和的含量比可以等於或大於大約55at%。
所述通道元件的所述半導體材料中的氮與氮和氟之和的含量比可以等於或大於大約65at%。
所述通道元件的所述半導體材料中的氮與氮和氟之和的含量比的範圍可以是大約65at%至大約95at%。
所述通道元件的所述半導體材料的霍爾遷移率可以等於或大於大約10cm2/Vs。
所述通道元件的所述半導體材料的霍爾遷移率可以等於或大於大約20cm2/Vs。
所述TFT的場效遷移率可以等於或大於大約10cm2/Vs。
所述TFT的場效遷移率可以等於或大於大約20cm2/Vs。
所述TFT的次臨界擺幅(S.S.)值可以等於或低於大約0.95V/dec。
所述TFT的次臨界擺幅(S.S.)值可以等於或低於大約0.75V/dec。
所述閘極可以設置在所述通道元件下方。
當所述閘極設置在所述通道元件下方時，所述TFT還可以包括設置在所述通道元件上的蝕刻停止層。
所述閘極可以設置在所述通道元件上方。
所述通道元件可以對應於主動層的第一區，所述源極和所述汲極可以設置在所述通道元件兩側的所述主動層中，所述閘絕緣層和所述閘極可以依序堆疊在所述主動層的所述第一區上。在這種情況下，所述TFT可以具有自行對準頂部閘極結構。
所述閘絕緣層可以包括第一層和第二層，所述第一層可以設置在所述閘極和所述第二層之間，並且所述第二層可以設置在所述第一層和所述通道元件之間，所述第一層可以包括氮化矽，並且所述第二層可以包括氧化矽。
所述TFT還可以包括覆蓋所述TFT的鈍化層，其中，所述鈍化層包括依序堆疊的氧化矽層和氮化矽層。
所述閘極、所述源極和所述汲極中的至少一個可以具有三層電極結構。
所述三層電極結構可以包括依序堆疊的第一層、第二層和第三層，其中，所述第一層和/或所述第三層包括鈦(Ti)、鉬(Mo)或其組合，所述第二層包括鋁(Al)、鋁-釹(AlNd)、銅(Cu)或其組合。
根據本發明的另一方面，電子元件包括所述薄膜電晶體(TFT)。
所述電子元件可以是顯示設備。
所述顯示設備可以是有機發光顯示設備或液晶顯示設備。
所述TFT可以用作開關元件或驅動元件。
100、100'‧‧‧半導體材料
1000‧‧‧第一基板
1500‧‧‧中間元件層
2000‧‧‧第二基板
A20‧‧‧主動層
C10、C20、C30‧‧‧通道層
C100‧‧‧通道半導體層
d1‧‧‧第一導電區
d2‧‧‧第二導電區
D10、D10'、D30‧‧‧汲極
D20、D20'‧‧‧汲極區
E21‧‧‧第一電極
E22‧‧‧第二電極
EM20‧‧‧電極材料層
ES10‧‧‧蝕刻停止層
G10、G20、G30‧‧‧閘極
GI1‧‧‧氮化矽層
GI2‧‧‧氧化矽層
GI10、GI11、GI20、GI30‧‧‧閘絕緣層
H21‧‧‧第一接觸孔
H22‧‧‧第二接觸孔
ILD20‧‧‧層間絕緣層
IM20‧‧‧絕緣材料層
L1‧‧‧第一層
L2‧‧‧第二層
L3‧‧‧第三層
ME10‧‧‧多層電極
P1、P1'‧‧‧第一鈍化層
P2、P2'‧‧‧第二鈍化層
P3'‧‧‧第三鈍化層
P10、P11、P12、P30‧‧‧鈍化層
PG21‧‧‧第一導電插塞
PG22‧‧‧第二導電插塞
S10、S10'、S30‧‧‧源極
S20、S20'‧‧‧源極區
SP20‧‧‧絕緣隔片
SS20‧‧‧堆疊結構
SUB10、SUB20、SUB30‧‧‧基板
#1、#2、#3、#4、#5、#6‧‧‧樣品編號
#11、#12、#13、#14、#15、#16‧‧‧樣品編號
#21、#22、#23‧‧‧樣品編號
根據下面結合附圖對實施例的描述，這些和/或其他方面將變得清楚而更容易理解。
圖1根據本發明一實施例繪示了半導體材料(膜/薄膜)的剖視圖。
圖2根據本發明另一實施例繪示了半導體材料(膜/薄膜)的剖視圖。
圖3根據本發明一實施例繪示了包括半導體材料的薄膜電晶體(TFT)的剖視圖。
圖4根據本發明另一實施例繪示了包括半導體材料的TFT的剖視圖。
圖5根據本發明一實施例繪示了用於形成半導體膜的條件與成分比之間的關係的曲線圖。
圖6繪示了對圖5的半導體膜進行X射線繞射(X-ray diffraction，XRD)分析的結果的曲線圖。
圖7A至圖7F根據本發明一實施例繪示了使用半導體膜的TFT的傳輸特性的曲線圖。
圖8根據本發明一實施例繪示了用於形成TFT的半導體膜 (通道層)的條件與TFT的場效遷移率和次臨界擺幅值之間的關係的曲線圖。
圖9根據本發明另一實施例繪示了用於形成半導體膜的條件與成分比之間的關係的曲線圖。
圖10繪示了對圖9的半導體膜進行XRD分析的結果的曲線圖。
圖11A至圖11F根據本發明另一實施例繪示了使用半導體膜的TFT的傳輸特性的曲線圖。
圖12根據本發明另一實施例繪示了用於形成TFT的半導體膜(通道層)的條件與TFT的場效遷移率和次臨界擺幅值之間的關係的曲線圖。
圖13A至圖13C根據本發明另一實施例繪示了使用半導體膜的TFT的傳輸特性的曲線圖。
圖14為根據本發明一實施例之從半導體膜的穿透式電子顯微鏡(transmission electron microscope，TEM)圖像得到的奈米繞射圖案的圖像。
圖15根據本發明一實施例繪示了TFT的閘極、源極和/或汲極的多層電極結構的剖視圖。
圖16至圖18根據本發明其他實施例繪示了TFT的剖視圖。
圖19至圖21根據本發明其他實施例繪示了TFT的剖視圖。
圖22A至圖22G是根據本發明一實施例的用於解釋製造TFT的方法的剖視圖。
圖23A至圖23E是根據本發明另一實施例的用於解釋製造TFT的方法的剖視圖。
圖24根據本發明一實施例繪示了包括TFT的電子元件(顯示設備)的剖視圖。
現在，將參照示出示例性實施例的附圖更充分地描述各種示例性實施例。
應該理解的是，當元件被稱作「連接」或「耦合」到另一元件時，它可以直接連接或耦合到另一元件，或者可能存在中間元件。相反地，當元件被稱作「直接連接」或「直接耦合」到另一元件時，不存在中間元件。本文中的術語「和/或」包括一個或多個相關所列項目的任意組合和所有組合。諸如「至少一個」的措辭在放在列舉元件之前時，修飾的是所有列舉元件而不是修飾所述列舉元件中的個別元件。
應該理解的是，儘管本文中可以使用「第一」、「第二」等術語來描述不同的元件、組件、區域、層和/或部分，但是這些元件、組件、區域、層和/或部分不應該受這些術語的限制。這些術語只是用來區分一個元件、組件、區域、層或部分與另一個元件、組件、區域、層或部分。因此，在不脫離示例性實施例教示的情況下，下面討論的第一元件、組件、區域、層或部分可被表示為第二元件、組件、區域、層或部分。
為了便於描述，本文中可以使用空間相對術語諸如「之下(beneath)」、「下方(below)」、「下(lower)」、「上方(above)」、「上(upper)」等來描述如圖中所示的一個元件或特徵與其他元件(一個或多個)或特徵(一個或多個)的關係。應該理解的是，空間相對術語意在包含除了附圖中繪示的方位之外裝置在使用或操作時的不同方位。例如，如果附圖中的裝置被翻轉，則被描述為在其他元件或特徵「下方」或「之下」的元件將隨後被定位為在其他元件或特徵「上方」。因此，示例性術語「下方」可包括上方和下方這兩種方位。所述元件可被另外定位(旋轉90度或者在其他方位)，且相應地解釋本文所使用的空間相對術語。
本文中使用的術語只是為了描述特定實施例的目的，而不意圖限制示例性實施例。本文中，除非上下文另外明確表示，否則單數形式也意圖包括複數形式。還應該理解的是，本說明書中使用術語「包含」和/或「包括」時，說明存在所述特徵、整體、步驟、操作、元件和/或組件，但不排除存在或附加一個或多個其他特徵、整體、步驟、操作、元件、組件和/或其群組。
本文中，參照做為示例性實施例的理想化實施例(和中間結構)的示意性示圖的剖面示圖，描述示例性實施例。如此，將預料到由於例如製造技術和/或容差導致的示圖的形狀變化。因此，示例性實施例不應該被理解為限於此處所繪示的區域的特定形狀，而是將包括由於例如製造導致的形狀偏差。例如，被繪示為矩形的植入區域通常將在其邊緣具有圓角或彎曲的特徵和/或植 入濃度的梯度，而不是從植入區到非植入區的二元變化。同樣地，藉由植入而形成的埋入區可導致埋入區和穿過其發生植入的表面之間的區域中有一些植入。因此，附圖中示出的區域本質上是示意性的，並且其形狀不意圖示出元件區域的實際形狀並且不意圖限制示例性實施例的範圍。
除非另有定義，否則本文中使用的所有術語(包括技術術語和科技術語)具有與示例性實施例所屬領域的普通技術人員所通常理解的意思相同的意思。應該進一步理解，除非本文中明確定義，否則術語(諸如在通用字典中定義的術語)應該被解釋為具有與相關領域的上下文中一致的意思，而不應理想化或者過於正式地解釋它們的意思。
現在，將詳細參照實施例，在附圖中繪示實施例的示例。為了清晰起見，誇大附圖中繪示的層或區域的寬度和厚度。相同的參考標號始終表示相同的元件。
半導體材料(I)
圖1是根據本發明一實施例繪示的半導體材料100的剖視圖。半導體材料100為膜(薄膜)形狀。半導體材料100可以是化合物或者可以包括化合物。就這點而言，半導體材料100可以被稱為「化合物半導體」或「包括化合物的半導體」。
請參照圖1，半導體材料100可以包括鋅(Zn)、氟(F)、氧(O)和氮(N)。也就是說，半導體材料100可以包括由鋅、氟、氧和氮組成的化合物。所述由鋅、氟、氧和氮組成的化合物 可以是四元化合物。所述四元化合物可以是氟氧氮化鋅(ZnFxOyNz)。因此，半導體材料100可以包括氟氧氮化鋅。換句話說，半導體材料100可以包括含有氟的氮氧化鋅。含有氟的氮氧化鋅可以是氟氧氮化鋅。換句話說，半導體材料100可以是鋅化合物半導體，所述鋅化合物半導體可以包括氟、氧和氮。半導體材料100可以是無機化合物半導體。
在半導體材料100中，氟與氮、氧和氟之和的含量比(即，[F/(N+O+F)]×100)可以等於或大於例如大約3at%或大約5at%。氟的含量比的範圍可以是大約3at%至大約35at%或者大約5at%至大約35at%。或者，氟的含量比的範圍可以是大約3at%至大約25at%或者大約5at%至大約25at%。在半導體材料100中，氮與氮、氧和氟之和的含量比(即，[N/(N+O+F)]×100)可以等於或大於例如大約50at%或大約60at%。氮的含量比的範圍可以是大約55at%至大約95at%或者大約70at%至大約95at%。或者，氮的含量比的範圍可以是大約60at%至大約90at%。在半導體材料100中，氧與氮、氧和氟之和的含量比(即，[O/(N+O+F)]×100)可以等於或小於例如大約40at%。氧的含量比的範圍可以是大約2at%至大約35at%或者大約5at%至大約30at%。
半導體材料100的霍爾遷移率可以等於或大於大約10cm2/Vs、或大約20cm2/Vs、或大約30cm2/Vs。根據形成半導體材料100的條件，半導體材料100的霍爾遷移率可以增大至100cm2/Vs或更大。例如，半導體材料100的霍爾遷移率的範圍可以 是大約10cm2/Vs至大約120cm2/Vs。半導體材料100的載子密度(carrier density)的範圍可以是例如大約1011/cm3至大約1018/cm3、或者大約1012/cm3至大約1017/cm3。由於半導體材料100的導電型可以是n型，因此術語「載子密度」可以指電子的濃度，並且可以用負(-)符號來表達。為了方便起見，本文中用正(+)值(不帶負符號)表達載子密度(電子濃度)。同時，半導體材料100的電阻率(resistivity)ρ的範圍可以是例如大約0.01Ω cm至大約106Ω cm、或大約0.01Ω cm至大約105Ω cm。半導體材料100的性質可以根據形成條件和成分比而變化。
半導體材料100可以包括非晶相。半導體材料100可以部分或完全具有非晶相。另外，半導體材料100可以包括奈米晶相。半導體材料100可以具有非晶相和奈米晶相二者。例如，半導體材料100可以在非晶基質中具有多個奈米晶體(奈米晶相)。非晶基質可以包括氟氧氮化鋅。奈米晶體(奈米晶相)可以包括例如氮化鋅。奈米晶體(奈米晶相)的尺寸(直徑)範圍可以例如是大約數奈米至數十奈米。
半導體材料100可以基本上包括氟氧氮化鋅，並且還可以包括氮化鋅、氧化鋅和氟化鋅中的至少一種。氟氧氮化鋅可以是非晶的，並且氮化鋅、氧化鋅和氟化鋅可以是晶體。另外，半導體材料100還可以包括氮氧化鋅、氟氮化鋅和氟氧化鋅中的至少一種。氮氧化鋅、氟氮化鋅和氟氧化鋅可以是非晶的。
另外，除了鋅、氟、氧和氮之外，半導體材料100還可 以包括一種或多種其他元素。例如，半導體材料100還可以包括I族元素、II族元素、III族元素、IV族元素、V族元素、過渡金屬元素和鑭系元素((Ln)-based element)中的至少一種。例如，半導體材料100還可以包括I族元素諸如鋰(Li)或鉀(K)、II族元素諸如鎂(Mg)、鈣(Ca)、鍶(Sr)或鋇(Ba)、III族元素諸如鎵(Ga)、鋁(Al)、銦(In)或硼(B)、IV族元素諸如矽(Si)、錫(Sn)或鍺(Ge)、V族元素諸如銻(Sb)、過渡金屬元素諸如釔(Y)、鈦(Ti)、鋯(Zr)、釩(V)、鈮(Nb)、鉭(Ta)、鈧(Sc)、鉿(Hf)、鉬(Mo)、錳(Mn)、鐵(Fe)、鈷(Co)、鎳(Ni)、銅(Cu)或鎢(W)、和鑭系元素((Ln)-based element)諸如鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、鉕(Pm)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)或鎦(Lu)中的至少一種。這種額外元素可以被摻雜在半導體材料100中。或者，所述額外元素可以與半導體材料100的基礎元素一起構成化合物。
儘管在圖1中未示出，但可以在半導體材料100的表面上設置表面氧化物膜或富氧材料膜。所述表面氧化物膜或所述富氧材料膜可以做為半導體材料100的保護膜。可以藉由退火處理形成所述表面氧化物膜或所述富氧材料膜。退火處理可以是穩定化處理。
本文中使用的術語「化合物半導體」是指藉由以預定成分比組合兩種或更多種類型的元素而形成的具有半導體特性的化 合物，與由單種元素組成的矽或鎵半導體不同。化合物半導體可以具有與其每種構成元素的性質不同的性質。在以上描述中，氟氧氮化鋅、氮化鋅、氧化鋅、氟化鋅、氮氧化鋅、氟氮化鋅和氟氧化鋅皆是可以藉由以預定成分比組合鋅成分和諸如氧、氮或氟的成分而形成的化合物，或者包括這種化合物的材料。每種化合物可以具有相對均勻的特性，並且可以具有與其每種構成元素的性質不同的性質。以上材料可以是化合物半導體材料或包括化合物的半導體材料。另外，圖1的半導體材料100可以是「化合物半導體」或「包括化合物的半導體」。本文中使用的術語「化合物半導體」或「包括化合物的半導體」將被廣義地解釋。
現在，將解釋形成半導體材料100的方法。
可以藉由使用例如物理氣相沉積(physical vapor deposition，PVD)諸如濺鍍來形成半導體材料100。濺鍍可以是反應性濺鍍(reactive sputtering)。另外，濺鍍可以是使用多個靶(target)的共濺鍍(co-sputtering)。當藉由使用共濺鍍形成半導體材料100時，可以使用鋅(Zn)靶和氟化鋅(ZnF2)靶。在這種情況下，可以使用氮(N2)氣或氧(O2)氣做為反應氣體，另外，還可以使用氬(Ar)氣。氮氣可以是氮的來源，氧氣可以是氧的來源。氬氣可以做為載氣。另外，氬氣可以藉由產生電漿來提高沉積效率。氮氣流速的範圍可以是大約20sccm(standard cubic centimeter per minute)至大約200sccm，氧氣流速的範圍可以是大約1sccm至大約15sccm。氬氣流速的範圍可以是大約1 sccm至大約100sccm。氮氣的供應量可以大於氧氣的供應量。例如，氮氣的供應量可以是氧氣的供應量的10倍或更大倍數、或者50倍或更大倍數。由於氧與鋅的反應性高於氮與鋅的反應性，因此，可以藉由供應比氧氣更多的氮氣，得到富有氮的半導體材料100。另外，氮氣的供應量可以大於氬氣的供應量。可以在室溫或相對低的溫度(例如，25℃至300℃)下進行濺鍍。換句話說，當藉由使用濺鍍形成半導體材料100時，基板的溫度可以維持在室溫或相對低的溫度(例如，25℃至300℃)下。反應室壓力的範圍可以是大約0.05Pa至大約15Pa。針對鋅靶的濺鍍功率的範圍可以是大約數十W(瓦)至數千W(瓦)，針對氟化鋅靶的濺鍍功率的範圍可以是大約數W至數千W。可以藉由調節針對氟化鋅靶的濺鍍功率來調節半導體材料100的氟含量。隨著針對氟化鋅靶的濺鍍功率增加，半導體材料100的氟含量可以增加。然而，上述詳細的製程條件是示例性的，並且可以根據濺鍍系統而變化。
當使用單個氟化鋅靶而不使用鋅靶時，由於難以斷裂單個氟化鋅靶中的鋅和氟之間的鍵合，因此鋅不能輕易地與氮和氧結合。在本實施例中，由於使用鋅靶以及氟化鋅靶，因此從鋅靶中分離出的鋅可輕易地與氮和氧結合。
形成半導體材料100的上述方法是示例性的，並且可以按各種方式變化。例如，可以藉由使用例如金屬有機化學氣相沉積(metal organic chemical vapor deposition，MOCVD)形成半導體材料100。或者，可以藉由使用化學氣相沉積(chemical vapor deposition，CVD)、原子層沉積(atomic layer deposition，ALD)或蒸鍍(evaporation)形成半導體材料100。
半導體材料(II)
圖2是根據本發明另一實施例繪示的半導體材料100'的剖視圖。半導體材料100'為膜(薄膜)形狀。半導體材料100'可以是化合物或者可以包括化合物。就這點而言，半導體材料100'可以被稱為「化合物半導體」或「包括化合物的半導體」。
請參照圖2，半導體材料100'可以包括鋅、氟和氮。也就是說，半導體材料100'可以包括由鋅、氟和氮組成的化合物。在這種情況下，半導體材料100'可以包括氟氮化鋅(ZnFxNz)。換句話說，半導體材料100'可以包括含有氟的氮化鋅。含有氟的氮化鋅可以是氟氮化鋅。換句話說，半導體材料100'可以是鋅化合物半導體，並且鋅化合物半導體可以包括氟和氮。圖2的半導體材料100'可以與圖1的半導體材料100不同，不同之處在於，半導體材料100'不包括氧元素。然而，在某些情況下，半導體材料100'中可以包括少量的氧。例如，根據退火(熱處理)條件(氣氛)，半導體材料100'中可以包括少量的氧。
在半導體材料100'中，氟與氮和氟之和的含量比(即，[F/(N+F)]×100)可以等於或大於例如大約3at%或大約5at%。氟的含量比的範圍可以是大約3at%至大約45at%或者大約5at%至大約45at%。或者，氟的含量比的範圍可以是大約3at%至大約40at%或者大約5at%至大約40at%。在半導體材料100'中，氮與 氮和氟之和的含量比(即，[N/(N+F)]×100)可以等於或大於例如大約55at%或大約65at%。氮的含量比的範圍可以是大約55at%至大約95at%或者大約65at%至大約95at%。半導體材料100'的霍爾遷移率和載子密度可以近似於或高於圖1的半導體材料100的霍爾遷移率和載子密度。半導體材料100'的電阻率可以近似於或低於圖1的半導體材料100的電阻率。
半導體材料100'可為非晶相和/或奈米晶相。半導體材料100'可以完全為非晶相，或者可以既具有非晶相又具有奈米晶相。在後者的情況下，半導體材料100'可以在非晶基質中具有多個奈米晶體(奈米晶相)。奈米晶體(奈米晶相)可以是例如氮化鋅。
另外，半導體材料100'可以基本上包括氟氮化鋅，並且還可以包括氮化鋅和氟化鋅中的至少一種。氟氮化鋅、氮化鋅和氟化鋅可以都是「化合物」或「包括化合物的材料」。就這點而言，以上材料可以是化合物半導體材料或包括化合物的半導體材料，並且圖2的半導體材料100'可以是「化合物半導體」或「包括化合物的半導體」。因此，本文中使用的術語「化合物半導體」和「包括化合物的半導體」將被廣義地解釋。另外，除了鋅、氟和氮之外，半導體材料100'還可以包括一種或多種其他元素。例如，如圖1的半導體材料100所述，半導體材料100'還可以包括I族元素、II族元素、III族元素、IV族元素、V族元素、過渡金屬元素和鑭系元素((Ln)-based element)中的至少一種。用於半導體材料100'的示例性額外元素可以與用於圖1的半導體材料100的額 外元素相同或類似。
形成圖2的半導體材料100'的方法與形成圖1的半導體材料100的方法類似，但是不同之處可在於，形成圖2的半導體材料100'的方法沒有使用氧(O2)氣。也就是說，當在形成圖1的半導體材料100的方法中，氧氣的流速是0sccm時，可以得到圖2的半導體材料100'。儘管在圖2中未示出，但可以在半導體材料100'的表面上設置表面氧化物膜或富氧材料膜。
電晶體(I)
圖3是根據本發明一實施例繪示的包括半導體材料的薄膜電晶體(TFT)的剖視圖。圖3的TFT是具有底部閘極結構的TFT，在底部閘極結構中，閘極G10設置在通道層C10下方(下面)。
請參照圖3，可以在基板SUB10上設置閘極G10。基板SUB10可以是玻璃基板，或者通常半導體元件製程中使用的各種基板中的任一種，諸如塑膠基板或矽基板。基板SUB10可以是無機基板或有機基板，並且可以是透明的、不透明的或半透明的。閘極G10可以由一般電極材料(例如，金屬、合金、導電金屬氧化物、導電金屬氮化物等)形成。例如，閘極G10可以由金屬諸如鈦(Ti)、鉑(Pt)、釕(Ru)、金(Au)、銀(Ag)、鉬(Mo)、鋁(Al)、鎢(W)、銅(Cu)、釹(Nd)、鉻(Cr)、鉭(Ta)、或包括所述金屬的合金、或導電氧化物諸如In-Zn-O(氧化銦鋅)(IZO)、Al-Zn-O(氧化鋁鋅)(AZO)、In-Sn-O(氧化銦錫)(ITO)、 Ga-Zn-O(氧化鎵鋅)(GZO)或Zn-Sn-O(氧化鋅錫)(ZTO)或包括所述導電氧化物的化合物形成。閘極G10可以為單層結構或多層結構。可以在基板SUB10上設置覆蓋閘極G10的閘絕緣層GI10。閘絕緣層GI10可以包括氧化矽(SiO2)層、氮氧化矽(SiOxNy)層、或氮化矽(Si3N4)層，或者可以包括另一種材料層例如介電常數高於氮化矽層的介電常數的高k材料(例如，HfO2或Al2O3)層。閘絕緣層GI10可以具有在其中有氧化矽層、氮氧化矽層、氮化矽層和高k材料層之中的至少兩層堆疊的結構。詳細地說，例如，閘絕緣層GI10可以具有在其中有氮化矽層和氧化矽層堆疊的結構。在這種情況下，所述氮化矽層和所述氧化矽層可以依序地設置在閘極G10上。儘管在圖3中未示出，但可以在基板SUB10上設置預定的底層(underlayer)，並且閘極G10和覆蓋閘極G10的閘絕緣層GI10可以設置在所述底層上。所述底層可以是絕緣層，諸如氧化物層。所述氧化物層可以是例如氧化矽層。然而，所述底層的材料可以按各種方式變化。
可以在閘絕緣層GI10上設置通道層C10。通道層C10可以設置在閘極G10上方，以面對閘極G10。通道層C10在x軸方向上的寬度可以大於閘極G10在x軸方向上的寬度。然而，在某些情況下，通道層C10的寬度可以近似於或小於閘極G10的寬度。通道層C10的材料可以與圖1的半導體材料100相同，或者可以與圖2的半導體材料100'相同。也就是說，通道層C10可以由包括鋅、氟、氧和氮的半導體材料或者包括鋅、氟和氮的半導體材 料形成。換句話說，通道層C10可以包括氟氧氮化鋅或氟氮化鋅。通道層C10的材料、性質、特性和改質可以與圖1的半導體材料100和圖2的半導體材料100'的材料、性質、特性和改質相同或類似。通道層C10的厚度的範圍可以是大約10nm至大約150nm，例如，大約20nm至大約100nm。然而，通道層C10的厚度範圍可以變化。
可以在通道層C10上設置蝕刻停止層ES10。蝕刻停止層ES10在x軸方向上的寬度可以小於通道層C10在x軸方向上的寬度。通道層C10的兩端可以不被蝕刻停止層ES10覆蓋。蝕刻停止層ES10可以包括例如氧化矽、氮氧化矽、氮化矽或有機絕緣材料。
可以在閘絕緣層GI10上設置分別接觸通道層C10的第一區和第二區(例如，兩端)的源極S10和汲極D10。源極S10和汲極D10可以均為單層結構或多層結構。源極S10和汲極D10的材料可以與閘極G10的材料相同或類似。源極S10和汲極D10可以均由與閘極G10相同的材料形成，或者由與閘極G10不同的材料形成。例如，每個源極S10和/或每個汲極D10可以由金屬諸如鈦(Ti)、鉑(Pt)、釕(Ru)、金(Au)、銀(Ag)、鉬(Mo)、鋁(Al)、鎢(W)、銅(Cu)、釹(Nd)、鉻(Cr)、鉭(Ta)、或包括所述金屬的合金、或導電氧化物諸如IZO、AZO、ITO、GZO或ZTO、或包括所述導電氧化物的化合物形成。源極S10可以具有接觸通道層C10的所述第一區(例如，一端)，並且延伸至蝕刻停止層ES10的一端上方的結構，並且汲極D10可以具有接觸通道層 C10的所述第二區(例如，另一端)，並且延伸至蝕刻停止層ES10的另一端上方的結構。蝕刻停止層ES10可以防止通道層C10在形成源極S10和汲極D10的蝕刻製程期間受損。
可以在閘絕緣層GI10上設置覆蓋蝕刻停止層ES10、源極S10和汲極D10的鈍化層P10。鈍化層P10可以是氧化矽層、氮氧化矽層、氮化矽層或有機層，或者可以具有在其中有氧化矽層、氮氧化矽層、氮化矽層和有機層中的至少兩層堆疊的結構。例如，鈍化層P10可以具有由氧化矽或氮化矽形成的單層結構、或者包括氧化矽層和設置在氧化矽層上的氮化矽層的多層結構。另外，鈍化層P10可以具有包括三層或更多層的多層結構。在這種情況下，鈍化層P10可以包括依序堆疊的氧化矽層、氮氧化矽層和氮化矽層。閘極G10、閘絕緣層GI10、源極S10、汲極D10和鈍化層P10的厚度的範圍可以分別是大約50nm至大約300nm、大約50nm至大約400nm、大約10nm至大約200nm、以及大約50nm至大約1200nm。然而，在某些情況下，厚度範圍可以變化。
可以根據通道層C10的材料和源極S10與汲極D10的材料決定是否要使用蝕刻停止層ES10。或者，可以根據用於形成源極S10和汲極D10的蝕刻製程決定是否要使用蝕刻停止層ES10。因此，在某些情況下，如圖4中所示，可以在圖3的TFT中省去蝕刻停止層ES10。
請參照圖4，源極S10'可以接觸通道層C10的第一區(例 如，一端)，汲極D10'可以接觸通道層C10的第二區(例如，另一端)。源極S10'可以延伸至閘絕緣層GI10與所述第一區相鄰的部分，同樣地，汲極D10'可以延伸至閘絕緣層GI10與所述第二區相鄰的部分。除了沒有使用蝕刻停止層ES10(請參見圖3)並且源極S10'和汲極D10'的形狀略有不同之外，圖4的TFT可以與圖3的TFT近似或相同。在圖4的TFT中，在蝕刻製程期間，會暴露背通道區。就這點而言，圖4的TFT可以被稱為背通道蝕刻結構或回蝕結構。
圖3和圖4的每個TFT的場效遷移率可以等於或大於例如大約10cm2/Vs、或大約20cm2/Vs、或大約30cm2/Vs。場效遷移率可以增大至例如大約110cm2/Vs或更大。TFT的次臨界擺幅(S.S.)值可以等於或低於例如大約0.95V/dec或大約0.75V/dec。次臨界擺幅(S.S.)值可以減低至大約0.4V/dec或更低。至於場效遷移率和次臨界擺幅(S.S.)值(的範圍)，根據示例性實施例的TFT可以具有優良的開關特性和高遷移率。對於隨後將說明的其他實施例的TFT，同樣如此。
分析/評價(I)
圖5是根據本發明一實施例繪示的用於形成半導體膜(薄膜)的條件與成分比之間的關係的曲線圖。藉由使用鋅靶和氟化鋅靶的共濺鍍來形成半導體膜(厚度為500Å)，在共濺鍍中，分別以100sccm、2sccm和10sccm的流速供應氮(N2)氣、氧(O2)氣和氬(Ar)氣。在以上方法中，藉由將針對鋅靶的功率固定在 300W的狀態下將針對氟化鋅靶的功率變為0W、15W、30W、45W、60W和75W來形成半導體膜。這裏，室的壓力是0.4Pa，基板的溫度是室溫。在200℃下將在這些條件下形成的各半導體膜退火1小時之後，測量成分比。圖5是繪示了藉由使用拉塞福背向散射光譜分析(Rutherford backscattering spectrometry，RBS)得到的結果的曲線圖。
請參照圖5，發現隨著針對氟化鋅靶的功率(氟化鋅功率)增大，半導體膜中氟(F)的含量比(即，[F/(N+O+F)]×100)增大。當氟化鋅功率是15W時，氟的含量比是大約1.7at%；當氟化鋅功率是30W時，氟的含量比是大約3.8at%；當氟化鋅功率是45W時，氟的含量比是大約7.1at%；當氟化鋅功率是60W時，氟的含量比是大約10.4at%；以及當氟化鋅功率是75W時，氟的含量比是大約15at%。發現隨著針對氟化鋅靶的功率(氟化鋅功率)增大，氮(N)的含量比逐漸減小，而氧(O)的含量比維持，沒有太大變化。發現氮的含量比從大約77at%減小至大約62at%，而氧的含量比維持在20at%和22at%之間。因此，在測量範圍內，針對氟化鋅靶的功率的變化影響氟的含量比和氮的含量比，而對氧的含量比並沒有太大影響。還發現，所製造的半導體膜具有富氮組成。
當針對氟化鋅靶的功率(氟化鋅功率)是15W時，所製造的半導體膜的霍爾遷移率μ、載子密度n和電阻率ρ分別是81.0cm2/Vs、8.80×1017/cm3和0.08759Ω cm。當針對氟化鋅靶的功率 (氟化鋅功率)是30W時，所製造的半導體膜的霍爾遷移率μ、載子密度n和電阻率ρ分別是60.3cm2/Vs、3.15×1016/cm3和3.281Ω cm。當針對氟化鋅靶的功率(氟化鋅功率)是0W時，所製造的半導體膜的霍爾遷移率μ、載子密度n和電阻率ρ分別是78.7cm2/Vs、2.15×1018/cm3和0.03693Ω cm。當針對氟化鋅靶的功率(氟化鋅功率)是0W(比較例)時，所製造的半導體膜可以是不含有氟的「氮氧化鋅(ZnOxNy)」薄膜。基於這些測量結果，可以根據氟化鋅功率估計半導體膜的霍爾遷移率、載子密度等的變化。
圖6是繪示了對圖5的各種半導體膜進行X射線繞射(XRD)分析的結果的曲線圖。在圖6中，樣品編號#1至#6分別對應圖5的樣品編號#1至#6。
請參照圖6，半導體膜沒有尖銳的峰。在大約23°的角度2θ處的寬峰是由上面形成有各半導體膜的基板(玻璃)造成的副峰。因此，發現根據本實施例的半導體膜為非晶相。
圖7A至圖7F是根據本發明一實施例繪示的使用半導體膜的TFT的傳輸特性的曲線圖。傳輸特性對應到汲極電流IDS和閘極電壓VGS之間的關係。圖7A至圖7F繪示了使用圖5的樣品編號#1至#6的薄膜做為通道層的TFT的傳輸特性。在形成半導體膜之後，在300℃下對所述半導體膜進行退火處理1小時，製造出包括所述半導體膜的TFT，然後，在250℃下對所述TFT進行退火處理1小時。此後，評價各TFT的特性。在相同條件下製造四種TFT，然後評價所述TFT的傳輸特性。因此，每個曲線圖包 括4條傳輸曲線。這裏，藉由以下步驟製造各TFT：在玻璃基板上形成閘極，在所述閘極上形成具有SixNy/SiO2結構的閘絕緣層，形成半導體的通道層，並且形成源/汲極。
請參照圖7A至圖7F，發現導通電流(ON current)的範圍是大約10-3A至大約10-2A，截止電流(OFF current)低於大約10-10A，導通/截止電流比相對高，大約是107或更高。因此，發現根據本實施例的TFT之截止電流低，導通/截止(ON/OFF)電流比高，並且滿足TFT特性的要求。具體地，隨著半導體膜(通道層)的氟的含量比增大(即，隨著氟化鋅功率增大)，導通/截止狀態之間的斜率逐漸增大。這意味著，半導體膜(通道層)的氟的含量比增大，次臨界擺幅(S.S.)值減小並且導通/截止開關特性改善。當次臨界擺幅(S.S.)值低時，可意味著次臨界斜率高。
表1示出圖7A至圖7F的各TFT的場效遷移率(cm2/Vs)和次臨界擺幅(S.S.)值(V/dec)。
同時，隨著通道層中氟的含量比如圖7A至圖7F所示地增大，TFT的臨界電壓(threshold voltage)逐漸增大。也就是說， 對應於圖7A的TFT的臨界電壓是-12.4±1.3V，對應於圖7F的TFT的臨界電壓是-2.0±0.1V。因此，根據本實施例的含有氟的半導體可以有效地增大電晶體的臨界電壓。
圖8是根據本發明一實施例繪示的用於形成TFT的半導體膜(通道層)的條件與TFT的場效遷移率和次臨界擺幅(S.S.)值之間的關係的曲線圖。圖8的樣品編號#1至#6分別對應圖5的樣品編號#1至#6。也就是說，圖8是繪示使用對應圖5的樣品編號#1至#6的半導體膜做為通道層的TFT的結果的曲線圖。圖8的結果對應表1的結果。
請參照圖8，隨著針對氟化鋅靶的功率增大，也就是說，隨著半導體膜(通道層)中的氟的含量比增大，使用所述半導體膜的TFT的場效遷移率和次臨界擺幅(S.S.)值會減小。當次臨界擺幅(S.S.)值減小時，意味著導通/截止開關特性改善。當半導體膜中氟的含量比增大時，半導體膜的載子密度可以受到適當控制，並且傳輸曲線的次臨界擺幅(S.S.)值會減小。更詳細地，當半導體膜中的氟的含量比增大時，半導體膜中的氮空位(nitrogen vacancy)會減少，並且就這點而言，次臨界擺幅(S.S.)值會減小。考慮到當電晶體的遷移率(也就是說，場效遷移率)等於或大於大約10cm2/Vs(或大約20cm2/Vs)時，電晶體可以適當地應用於高速且高解析度的顯示設備，根據本實施例的電晶體可以容易地應用於高速/高性能的電子元件(顯示設備)。考慮到場效遷移率和次臨界擺幅(S.S.)值，半導體膜中的氟的含量比可 以被適當地選定為等於或大於大約3at%。在這種情況下，可以實現場效遷移率高(等於或大於大約10cm2/Vs(或大約20cm2/Vs))和次臨界擺幅值低的TFT，並且所述TFT可以有效地用於實現高速且高解析度的顯示設備。
使用現有半導體膜(例如，ZnOxNy薄膜)的TFT的遷移率相對較高，但存在高次臨界擺幅(S.S.)值的問題。例如，當為了控制臨界電壓而提高氧對氮的比率時，載子密度減小，但次臨界擺幅(S.S.)值增大。因此，可能難以藉由使用現有的半導體膜確保高遷移率和優良的導通/截止開關特性。
分析/評價(II)
圖9是根據本發明另一實施例繪示的用於形成半導體膜的條件與成分比之間的關係的曲線圖。用於形成圖9的半導體膜的條件與圖5的條件相同，不同的是氧(O2)氣以1sccm的流速流動。也就是說，藉由使用鋅靶和氟化鋅靶的共濺鍍來形成半導體膜(厚度為500Å)，在共濺鍍中，分別以100sccm、1sccm和10sccm的流速供應氮(N2)氣、氧(O2)氣和氬(Ar)氣。在以上方法中，藉由將針對鋅靶的功率固定在300W的狀態下將針對氟化鋅靶的功率變為0W、15W、30W、45W、60W和75W來形成半導體膜。這裏，室的壓力是0.4Pa，基板的溫度是室溫。在200℃下將在這些條件下形成的各半導體膜退火1小時之後，測量成分比。
請參照圖9，隨著針對氟化鋅靶的功率(氟化鋅功率)增 大，半導體膜中氟(F)的含量比增大。當氟化鋅功率是30W時，氟的含量比是大約3.1at%；當氟化鋅功率是45W時，氟的含量比是大約6.1at%；當氟化鋅功率是60W時，氟的含量比是大約8.9at%；當氟化鋅功率是75W時，氟的含量比是大約12.7at%。隨著針對氟化鋅靶的功率(氟化鋅功率)增大，氮(N)的含量比逐漸減小，而氧(O)的含量比維持，沒有太大變化。氮的含量比從大約90at%減小至大約78at%，氧的含量比維持在大約10at%至11at%之間。隨著氧氣流速減小(相較於圖5的氧氣流速)，氧的含量比減小至圖5的氧的含量比的大約一半，且氮的含量比增大。同時，與圖5的氟的含量比相較，氟的含量比略微減小。
當針對氟化鋅靶的功率(氟化鋅功率)是15W時，所製造的半導體膜的霍爾遷移率μ、載子密度n和電阻率ρ分別是103.0cm2/Vs、1.39×1018/cm3和0.04361Ω cm。當針對氟化鋅靶的功率(氟化鋅功率)是30W時，所製造的半導體膜的霍爾遷移率μ、載子密度n和電阻率ρ分別是86.8cm2/Vs、2.61×1017/cm3和0.2752Ω cm。當針對氟化鋅靶的功率(氟化鋅功率)是45W時，所製造的半導體膜的霍爾遷移率μ、載子密度n和電阻率ρ分別是69.1cm2/Vs、2.37×1016/cm3和3.808Ω cm。當針對氟化鋅靶的功率(氟化鋅功率)是0W時，所製造的半導體膜的霍爾遷移率μ、載子密度n和電阻率ρ分別是105.0cm2/Vs、4.06×1018/cm3和0.01458Ω cm。將這些結果與圖5的所述薄膜的結果進行比較，發現隨著氧氣的流速減小(也就是說，隨著半導體膜的氮對氧的含量比增 大)，半導體膜的霍爾遷移率增大並且載子密度也增大。換句話說，當氧氣的流速減小並且薄膜的氮的含量比增大時，霍爾遷移率可以增大並且載子密度也可以增大。
圖10是繪示了對圖9的各種半導體膜進行XRD分析的結果的曲線圖。圖10的樣品編號#11至#16對應圖9的樣品編號#11至#16。
圖10的結果與圖6的結果類似。因此，即使當氧氣的流速減小以增大薄膜中的氮的含量比時，在測量範圍內，半導體膜可以為非晶相。
圖11A至圖11F是根據本發明另一實施例繪示的使用半導體膜的TFT的傳輸特性的曲線圖。圖11A至圖11F繪示了使用圖9的樣品編號#11至#16的薄膜做為通道層的TFT的傳輸特性。在形成半導體膜之後，在300℃下對所述半導體膜進行退火處理1小時，製造出包括所述半導體膜的TFT，然後，在250℃下對所述TFT進行退火處理1小時。此後，評價各TFT的特性。在相同條件下製造四種TFT，然後評價所述TFT的傳輸特性。因此，每個曲線圖包括4條傳輸曲線。在這種情況下，每個電晶體的基本構造與參照圖7A至圖7F描述的基本構造相同。
請參照圖11A至圖11F，如圖7A至圖7F中所述，根據本實施例的TFT的截止電流低，且導通/截止電流比高。具體地，隨著半導體膜(通道層)的氟(F)的含量比增大，次臨界擺幅(S.S.)值減小並且導通/截止開關特性改善。
表2示出圖11A至圖11F的各TFT的場效遷移率(cm2/Vs)和次臨界擺幅(S.S.)值(V/dec)。
同時，隨著通道層中氟的含量比如圖11A至圖11F所示地增大，TFT的臨界電壓逐漸增大。也就是說，對應於圖11A的TFT的臨界電壓是-8.0±0.2V，對應於圖11F的TFT的臨界電壓是-1.3±0.2V。相比於圖7A至圖7F的結果，發現當氧氣的流速減小以增大薄膜中氮的含量比時，TFT的臨界電壓可以大大提高。
圖12是根據本發明另一實施例繪示的用於形成TFT的半導體膜(通道層)的條件與TFT的場效遷移率和次臨界擺幅(S.S.)值之間的關係的曲線圖。圖12的樣品編號#11至#16分別對應圖9的樣品編號#11至#16。也就是說，圖12繪示使用對應於圖9的樣品編號#11至#16的半導體膜做為通道層的TFT的結果。圖12的結果對應表2的結果。
請參照圖12，隨著針對氟化鋅靶的功率增大，也就是說，隨著半導體膜(通道層)中的氟的含量比增大，次臨界擺幅(S.S.)值減小，如圖8中所述。然而，在圖12中，次臨界擺幅(S.S.) 值減小至大約0.35V/dec，低於圖8的值。因此，圖12的實施例可以進一步減小次臨界擺幅(S.S.)值，也就是說，可以進一步改善導通/截止特性。
隨著半導體膜(通道層)中氟的含量比增大，TFT的場效遷移率一定程度地增大然後減小。也就是說，針對氟化鋅靶的功率從0W增大至30W，場效遷移率增大至等於或大於110cm2/Vs的值，並且此後在針對氟化鋅靶的功率從30W增大至75W時減小。另外，平均遷移率值高於圖8的平均遷移率值。因此，圖12的實施例可以進一步確保TFT的高遷移率，並且可以藉由減小臨界擺幅值進一步確保優良的開關特性。例如，當針對氟化鋅靶的功率是60W時，TFT的遷移率是大約50cm2/Vs(高)並且臨界擺幅值是大約0.45V/dec(低)。另外，當針對氟化鋅靶的功率是30W時，TFT的遷移率是大約113cm2/Vs(非常高)並且臨界擺幅值是大約0.7V/dec(低)。這樣的TFT可以有效地用於實現下一代高性能/高解析度/大尺寸的顯示設備。
分析/評價(III)
圖13A至圖13C是根據本發明另一實施例繪示的使用半導體膜的TFT的傳輸特性的曲線圖。圖13A至圖13C繪示了使用圖2的半導體材料100'的TFT的傳輸特性。也就是說，圖13A至圖13C繪示了關於使用半導體膜做為通道層的TFT的結果，其中，半導體膜被形成為包括鋅、氟和氮而沒有使用氧(O2)氣。當形成圖13A、圖13B和圖13C中用於TFT的半導體膜(通道層) 時，針對氟化鋅靶的功率分別是70W、80W和90W。所述TFT的基本構造與參照圖7A至圖7F描述的基本構造相同。
請參照圖13A至圖13C，發現如圖7A至圖7F和圖11A至圖11F中所述，根據本實施例的TFT具有相對優良的特性。
表3示出圖13A至圖13C的TFT的場效遷移率(cm2/Vs)和次臨界擺幅(S.S.)值(V/dec)。
同時，對應於圖13A的TFT的臨界電壓是-0.86±0.93V，對應於圖13B的TFT的臨界電壓是-0.92±0.42V，並且對應於圖13C的TFT的臨界電壓是-0.89±0.44V。
分析/評價(IV)
圖14為根據本發明一實施例之從半導體膜的穿透式電子顯微鏡(TEM)圖像得到的奈米繞射圖案的圖像。也就是說，圖14繪示了對所述半導體膜進行TEM奈米繞射後得到的結果。所述半導體膜包括氟氧氮化鋅(ZnFxOyNz)。總體上，從TEM圖像得到的奈米繞射圖案中的清晰的點和虛線圖案指示結晶相，並且邊界不清晰且顏色淡的寬圓形帶指示非晶相。
請參照圖14，發現同時繪示了寬圓形帶和點圖案。這意 味著，根據本實施例的半導體膜既具有非晶相又具有結晶相(奈米晶相)。由於點圖案並不多，因此認為結晶相(奈米晶相)的量並不多，並且以非晶相為主。然而，圖14的結果是示例性的，半導體膜的相可以根據形成條件而變化。
電晶體(II)
現在，將詳細說明根據本發明一實施例的TFT的構造和修改。也就是說，將說明圖3和圖4的TFT和根據其他實施例的TFT的元件的詳細結構和修改。
圖15繪示了可以應用於圖3和圖4的閘極G10、源極S10和S10'和/或汲極D10和D10'的多層電極結構的剖視圖。
請參照圖15，多層電極ME10可以包括多個層，例如，第一層L1、第二層L2和第三層L3。第一層L1可以是下層，第二層L2可以是中間層，且第三層L3可以是上層。第二層L2的電阻率可以低於第一層L1和第三層L3的電阻率。因此，大部分電流可以流過第二層L2。第一層L1和/或第三層L3可以用於增大黏著力並且防止(抑制)擴散。也就是說，第一層L1和/或第三層L3可以做為黏著層和防擴散層。例如，第一層L1和/或第三層L3可以包括鈦(Ti)、鉬(Mo)或其組合。第二層L2可以包括鋁(Al)、鋁-釹(AlNd)、銅(Cu)或其組合。更詳細地，多層電極ME10可以具有諸如鈦/鋁/鈦、鈦/銅/鈦、鉬/鋁/鉬、鈦/鋁-釹/鈦、鉬/鋁-釹/鉬等的結構。鋁-釹中包括的釹可以抑制電遷移(electromigration，EM)。第二層L2的厚度可以大於第一層L1 和第三層L3的厚度。例如，第一層L1、第二層L2和第三層L3的厚度範圍可以分別是大約500Å至大約1000Å、大約1000Å至大約2μm、以及大約500Å至大約1000Å。在某些情況下，可以在第一層L1和第二層L2和/或第二層L2和第三層L3之間進一步設置預定的阻障層(barrier layer)(未示出)。例如，可以在第一層L1和第二層L2之間設置阻障層諸如氮化鈦(TiN)層。另外，在某些情況下，可以不設置第一層L1和第二層L2中的至少一個。另外，圖15的電極構造可以按各種方式變化。
當如參照圖15所描述而構造的多層電極ME10應用於圖3和圖4的閘極G10、源極S10和S10'和/或汲極D10和D10'時，可以改善黏著力和防擴散特性，並且可以藉由抑制電阻-電容延遲(resistance-capacitance delay，RC delay)來確保優良的信號傳輸特性。圖15的電極構造還可以應用於下面將說明的其他實施例的TFT。然而，圖15的詳細電極結構是示例性的，並且可以按各種方式變化。例如，可以使用單層結構的電極、雙層結構的電極或包括三層或更多層的多層結構的電極。
現在，將參照圖16示例性地說明可以用於圖3和圖4的閘絕緣層GI10的詳細結構(多層結構)。也就是說，圖16是繪示閘絕緣層GI10的詳細結構(多層結構)的剖視圖。
請參照圖16，閘絕緣層GI10可以包括氮化矽層GI1和氧化矽層GI2。氮化矽層GI1和氧化矽層GI2可以依序堆疊在閘極G10上。氮化矽層GI1可以設置在閘極G10和氧化矽層GI2之間， 並且氧化矽層GI2可以設置在氮化矽層GI1和通道層C10之間。氮化矽層GI1可以接觸閘極G10，且氧化矽層GI2可以接觸通道層C10。氧化矽層GI2可以是用於改善通道層C10和閘絕緣層GI11之間的介面特性的材料層。也就是說，氧化矽層GI2可以在接觸通道層C10時具有優良的介面特性。由於閘絕緣層GI11和通道層C10之間的介面特性可以影響電晶體特性，因此較佳為盡可能地確保閘絕緣層GI11和通道層C10之間優良的介面特性。另外，由於氧化矽層GI2的能帶隙(energy band gap)相對較大，因此相對於通道層C10，氧化矽層GI2的價帶能差(valence band offset)可以較大。因此，當氧化矽層GI2接觸通道層C10時，閘絕緣層GI11和通道層C10之間的電阻障(electrical barrier)會增大並且會抑制電洞注入。由於氮化矽層GI1的膜形成速度相對高並且在形成氮化矽層GI1時顆粒產生少，因此對於製造電晶體的製程和電晶體特性可能是有利的。也就是說，當氮化矽層GI1設置在閘極GI0和氧化矽層GI2之間時，在形成閘絕緣層GI11時顆粒的產生會減少，並且閘絕緣層GI11的膜形成速度會提高。因此，相比於使用僅僅由氮化矽或氧化矽形成的單層結構的閘絕緣層的情況時，當使用具有圖16的多層結構的閘絕緣層GI11時，可以製造特性優良的TFT。
圖16的閘絕緣層GI11的結構可以應用於下面將說明的其他實施例的TFT。在具有頂部閘極結構的TFT(閘極設置在通道層上方)中，可以使用包括從通道層向閘極依序設置的氧化矽 層和氮化矽層的閘絕緣層。然而，圖16的閘絕緣層GI11的構造是示例性的，並且可以按各種方式修改。例如，閘絕緣層GI11的材料可以變化，並且可以使用單層結構的閘絕緣層或包括三層或更多層的多層結構的閘絕緣層。
圖3和圖4的鈍化層P10可以為單層結構或多層結構。例如，圖3和圖4的鈍化層P10可以藉由使用氧化矽、氮化矽、氮氧化矽或有機絕緣材料形成為單層結構或多層結構。由於鈍化層P10不直接接觸圖3中的通道層C10，因此鈍化層P10可以被形成為由氮化矽形成的單層結構。由於鈍化層P10接觸圖4中的通道層C10，因此鈍化層P10可以被形成為包括氧化矽層和氮化矽層的多層結構。在這種情況下，所述氧化矽層可以接觸通道層C10，且所述氮化矽層可以設置在所述氧化矽層上。或者，圖3和圖4的鈍化層P10可以被形成為具有氧化矽的單層結構。或者，鈍化層P10可以被形成為具有包括三層或更多層的多層結構。
圖17是繪示使用雙層結構的鈍化層P11的情況的剖視圖。圖18是繪示使用三層結構的鈍化層P12的情況的剖視圖。圖17繪示雙層結構的鈍化層P11應用於具有圖4的背通道蝕刻結構的TFT的情況，圖18繪示三層結構的鈍化層P12應用於具有圖3的蝕刻停止結構的TFT的情況。
請參照圖17，鈍化層P11可以包括依序堆疊的第一鈍化層P1和第二鈍化層P2。第一鈍化層P1可以是氧化矽層，第二鈍化層P2可以是氮化矽層。當鈍化層P11形成在通道層C10的在源 極S10'和汲極D10'之間的暴露部分上時，氧化矽層可以做為第一鈍化層P1，氮化矽層可以做為第二鈍化層P2。當形成接觸通道層C10的氮化矽鈍化層時，由於用於形成氮化矽鈍化層的氨氣(NH3)，導致通道層C10的導電性會增加至不希望的水準。因此，氧化矽層可以做為接觸通道層C10的第一鈍化層P1。在抑制/防止氧、濕氣等的滲透方面，可以做為第二鈍化層P2的氮化矽層的表現可以比氧化矽層更好。
請參照圖18，鈍化層P12可以包括依序堆疊的第一鈍化層P1'、第二鈍化層P2'和第三鈍化層P3'。第一鈍化層P1'可以是氧化矽層，第二鈍化層P2'可以是氮氧化矽層，第三鈍化層P3'可以是氮化矽層。在這種情況下，第二鈍化層P2'可以做為緩衝層(阻擋層)，可以防止或抑制當形成第三鈍化層(氮化矽層)P3'時電漿和氫(H)的滲透。考慮到第二鈍化層P2'做為緩衝層(阻擋層)的功能，第二鈍化層P2'的厚度可以等於或大於至少100nm。然而，在某些情況下，第二鈍化層P2'的最小厚度可以變化。另外，當第一鈍化層(氧化矽層)P1'是高溫沉積層時，可以不設置第二鈍化層(氮氧化矽層)P2'。
儘管圖17繪示了雙層結構的鈍化層P11應用於圖4的情況，並且圖18繪示了三層結構的鈍化層P12應用於圖3的情況，但雙層結構的鈍化層P11可以應用於圖3的TFT，並且三層結構的鈍化層P12可以應用於圖4的TFT。圖17和圖18的鈍化層P11和P12可以應用於下面將說明的其他實施例的電晶體。另外，圖 17和圖18的鈍化層P11和P12的結構是示例性的，並且可以按各種方式修改。
電晶體(III)
圖19是根據本發明另一實施例繪示的TFT的剖視圖。圖19的TFT是具有頂部閘極結構的TFT，在頂部閘極結構中，閘極G20設置在通道區C20上方。
請參照圖19，可以在基板SUB20上設置主動層A20。基板SUB20可以是玻璃基板，或者通常半導體元件製程中使用的各種基板中的任一種，諸如塑膠基板或矽基板。基板SUB20可以是無機基板或有機基板，並且可以是透明的、不透明的或半透明的。主動層A20可以是由半導體材料形成的層。主動層A20可以是由圖1和圖2的半導體材料100和100'中的任一種形成的層。因此，主動層A20可以由包括鋅、氟、氧和氮的半導體材料或者包括鋅、氟和氮的半導體材料形成。換句話說，主動層A20可以由包括氟氧氮化鋅的半導體材料或者包括氟氮化鋅的半導體材料形成。主動層A20可以在其中心部分或在中心部分周圍具有通道區C20。通道區C20的材料、性質、特性和改質可以與圖1和圖2的半導體材料100和100'的材料、性質、特性和改質相同或類似。
可以在主動層A20的通道區C20上設置其中依序堆疊閘絕緣層GI20和閘極G20的堆疊結構SS20。源極區S20和汲極區D20可以設置在堆疊結構SS20兩側的主動層A20中。源極區S20和汲極區D20各自的導電率皆可以較通道區C20的導電率高。源 極區S20和汲極區D20可以是導電區。源極區S20和汲極區D20可以是經過電漿處理(加工)的區域。例如，源極區S20和汲極區D20可以是經過包括氫(H)的電漿處理(加工)的區域。當藉由使用包括氫(H)的氣體的電漿處理(加工)堆疊結構SS20兩側的主動層A20時，可以形成具有導電性的源極區S20和汲極區D20。在這種情況下，所述包括氫(H)的氣體可以是NH3、H2等。當藉由使用包括氫(H)的氣體的電漿處理(加工)主動層A20的兩端部分時，氫可以藉由進入主動層A20而做為載體(carrier)。另外，氫的電漿可以去除主動層A20的陰離子(氧等)，因此，經電漿處理的區域的導電率可以提高。因此，源極區S20和汲極區D20可以均包括陰離子(氧等)濃度相對低的區域。換句話說，源極區S20和汲極區D20可以均包括陽離子濃度相對高的區域，例如，富鋅的區域。
可以在基板SUB20上設置覆蓋閘極G20及源極區S20和汲極區D20的層間絕緣層ILD20。可以在層間絕緣層ILD20上設置與源極區S20和汲極區D20電連接的第一電極E21和第二電極E22。源極區S20和第一電極E21可以通過第一導電插塞PG21彼此連接，汲極區D20和第二電極E22可以通過第二導電插塞PG22彼此連接。第一電極E21和第二電極E22可以分別被稱為源極和汲極。或者，源極區S20和汲極區D20可以被稱為源極和汲極。還可以在層間絕緣層ILD20上設置覆蓋第一電極E21和第二電極E22的鈍化層(未示出)。
儘管在圖19中未示出，但可以在基板SUB20上設置預定的底層，並且可以在所述底層上設置主動層A20。所述底層可以是絕緣層諸如氧化物層。所述氧化物層可以是例如氧化矽層。然而，所述底層的材料可以按各種方式變化。
圖19的TFT可以具有自行對準頂部閘極結構，在所述自行對準頂部閘極結構中，閘極G20兩側的源極區S20/汲極區D20的位置是通過閘極G20的位置自動確定的。在這種情況下，源極區S20和汲極區D20可以不與閘極G20重疊(overlap)。所述自行對準頂部閘極結構對縮小元件(電晶體)和提高操作速度可以是有利的。特別是，由於可以減小寄生電容，所以可以抑制電阻-電容延遲，因此可以提高操作速度。
圖20是根據本發明另一實施例繪示的TFT的剖視圖。圖20是圖19的修改，並且與圖19的不同之處在於在堆疊結構SS20的兩個側壁上設置了絕緣隔片SP20，並且設置了經修改的源極區S20'和汲極區D20'。
請參照圖20，可以在堆疊結構SS20的兩個側壁上設置絕緣隔片SP20。可以在堆疊結構SS20的兩側的主動層A20中設置源極區S20'和汲極區D20'。源極區S20'和汲極區D20'每個皆可以包括導電率不同的兩個區域(下文中，被稱為第一導電區和第二導電區)d1和d2。第一導電區d1可以與通道區C20相鄰地設置，也就是說，設置在各絕緣隔片SP20下方。第一導電區d1的導電率可以低於第二導電區d2的導電率。第一導電區d1可以是與淡 摻雜汲極(lightly doped drain，LDD)區類似的區域。源極區S20'和汲極區D20'可以是經過電漿處理的區域。第一導電區d1的電漿處理時間或數量可以小於第二導電區d2的電漿處理時間或數量。在圖20中，為了形成彼此不同的第一導電區d1和第二導電區d2，可以設置絕緣隔片SP20。更詳細地，可以藉由以下步驟形成第一導電區d1和第二導電區d2：形成堆疊結構SS20，對堆疊結構SS20兩側的主動層A20進行第一電漿處理，在堆疊結構SS20的兩個側壁上形成絕緣隔片SP20，並且對堆疊結構SS20和絕緣隔片SP20兩側的主動層A20進行第二電漿處理。換句話說，絕緣隔片SP20可以用於形成主動層A20中的LDD結構。另外，絕緣隔片SP20可以保護閘極G20的側壁。
圖21是根據本發明另一實施例繪示的TFT的剖視圖。圖21的TFT具有另一個頂部閘極結構。
請參照圖21，可以在基板SUB30上設置彼此分隔的源極S30和汲極D30。可以在源極S30和汲極D30之間的SUB30上設置接觸源極S30和汲極D30的通道層C30。通道層C30的材料可以與圖1的半導體材料100或圖2的半導體材料100'相同。也就是說，通道層C30可以由包括鋅、氟、氧和氮的半導體材料或者包括鋅、氟和氮的半導體材料形成。換句話說，通道層C30可以包括氟氧氮化鋅或氟氮化鋅。通道層C30的材料、性質、特性和改質可以與圖1的半導體材料100和圖2的半導體材料100'的材料、性質、特性和改質相同或類似。通道層C30的厚度的範圍可 以是大約10nm至大約150nm，例如，大約20nm至大約100nm。然而，通道層C30的厚度範圍可以變化。
可以在基板SUB30上設置覆蓋通道層C30、源極S30和汲極D30的閘絕緣層GI30。可以在閘絕緣層GI30上設置閘極G30。可以在通道層C30上方設置閘極G30。可以在閘絕緣層GI30上設置覆蓋閘極G30的鈍化層P30。
圖21的基板SUB30、源極S30、汲極D30、通道層C30、閘絕緣層GI30、閘極G30和鈍化層P30的材料和厚度可以分別與圖3的基板SUB10、源極S10、汲極D10、通道層C10、閘絕緣層GI10、閘極G10和鈍化層P10的材料和厚度相同或類似。可以與圖4類似地，修改圖21中的通道層C30、源極S30和汲極D30之間的位置關係。換句話說，儘管源極S30和汲極D30被設置成接觸圖21中的通道層C30兩端的底表面，但可以首先形成通道層C30，然後可以形成接觸通道層C30兩端的頂表面的源極S30和汲極D30。另外，圖21的結構可以按各種方式修改。
製造電晶體的方法
現在，將示例性說明製造包括根據本發明實施例的半導體材料的TFT的方法。
圖22A至圖22G是根據本發明一實施例的用於解釋製造TFT的方法的剖視圖。圖22A至圖22G的方法是製造具有底部閘極結構的TFT的方法。
請參照圖22A，可以在基板SUB10上形成閘極G10，並 且可以形成覆蓋閘極G10的閘絕緣層GI10。基板SUB10可以是玻璃基板，或者通常半導體元件製程中使用的各種基板中的任一種，諸如塑膠基板或矽基板。基板SUB10可以是無機基板或有機基板，並且可以是透明的、不透明的或半透明的。閘極G10可以由一般電極材料(例如，金屬、合金、導電金屬氧化物、導電金屬氮化物等)形成。例如，閘極G10可以由金屬諸如鈦、鉑、釕、金、銀、鉬、鋁、鎢、銅、釹、鉻、鉭、或包括所述金屬的合金、或導電氧化物諸如氧化銦鋅(IZO)、氧化鋁鋅(AZO)、氧化銦錫(ITO)、氧化鎵鋅(GZO)或Zn-Sn-O(ZTO)或包括所述導電氧化物的化合物形成。閘極G10可以為單層結構或多層結構。閘絕緣層GI10可以由氧化矽、氮氧化矽、或氮化矽形成，或者可以由另一種材料，例如介電常數高於氮化矽層的介電常數的高k材料(HfO2或Al2O3)形成。閘絕緣層GI10可以被形成為具有在其中有氧化矽層、氮氧化矽層、氮化矽層和高k材料層之中的至少兩層堆疊的結構。更詳細地，例如，閘絕緣層GI10可以被形成為具有在其中有氮化矽層和氧化矽層堆疊的結構。在這種情況下，可以藉由在閘極G10上依序地堆疊氮化矽層和氧化矽層來形成閘絕緣層GI10。
請參照圖22B，可以在閘絕緣層GI10上設置通道半導體層C100。通道半導體層C100可以由包括鋅、氟、氧和氮的半導體材料或者包括鋅、氟和氮的半導體材料形成。換句話說，通道半導體層C100可以由包括氟氧氮化鋅的半導體材料或包括氟氮 化鋅的半導體材料形成。通道半導體層C100的厚度的範圍可以是大約10nm至大約150nm，例如，大約20nm至大約100nm。在某些情況下，可以變化適當的厚度範圍。
可以藉由使用PVD諸如濺鍍來形成通道半導體材料C100。濺鍍可以是反應性濺鍍。另外，濺鍍可以是使用多個靶的共濺鍍。當藉由使用共濺鍍形成通道半導體材料C100時，可以使用鋅靶和氟化鋅靶。在這種情況下，可以使用氮(N2)氣或氧(O2)氣做為反應氣體，另外，還可以使用氬(Ar)氣。氮氣可以是氮的來源，氧氣可以是氧的來源。氬氣可以做為載氣。另外，氬氣可以藉由產生電漿來提高沉積效率。氮氣的流速的範圍可以是大約20sccm至大約200sccm，氧氣的流速的範圍可以是大約1sccm至大約15sccm。氬氣的流速的範圍可以是大約1sccm至大約100sccm。氮氣的供應量可以大於氧氣的供應量。例如，氮氣的供應量可以是氧氣的供應量的10倍或更大倍數、或者50倍或更大倍數。由於氧與鋅的反應性高於氮與鋅的反應性，因此，可以藉由供應比氧氣更多的氮氣，得到富有氮的通道半導體材料C100。另外，氮氣的供應量可以大於氬氣的供應量。可以在室溫或相對低的溫度(例如，25℃至300℃)下進行濺鍍。換句話說，當藉由使用濺鍍形成通道半導體材料C100時，基板的溫度可以維持在室溫或相對低的溫度(例如，25℃至300℃)下。反應室壓力的範圍可以是大約0.05Pa至大約15Pa。針對鋅靶的濺鍍功率的範圍可以是大約數十W(瓦)至數千W(瓦)，針對氟化鋅靶的濺鍍功 率的範圍可以是大約數W(瓦)至數千W(瓦)。可以藉由調節針對氟化鋅靶的濺鍍功率來調節通道半導體材料C100的氟(F)的含量比。隨著針對氟化鋅靶的濺鍍功率增加，通道半導體材料C100中的氟的含量比可以增加。另外，當在形成通道半導體層C100的方法中不使用氧(O2)氣時，也就是說，當氧(O2)氣的流速是0sccm時，可以形成由鋅、氟和氮形成的通道半導體層C100。
詳細的製程條件可以是示例性的，並且可以根據濺鍍系統而變化。另外，形成通道半導體層C100的方法可以按各種方式變化。例如，可以藉由不同於濺鍍的方法(例如，MOCVD)形成通道半導體層C100。或者，可以藉由使用另一種方法諸如CVD、ALD或蒸鍍形成通道半導體層C100。
請參照圖22C，通道半導體層C100可以被退火(也就是說，經熱處理)。退火可以在等於或低於450℃的溫度(例如，範圍在大約150℃至大約450℃的溫度)下進行。另外，可以在N2、O2或空氣氣氛中進行退火。由於退火，可以使通道半導體層C100穩定。另外，由於退火，從而可以在通道半導體層C100的表面上薄薄地形成保護膜(未示出)。所述保護膜可以是表面氧化物膜或富氧材料膜。所述保護膜的密度可以高於設置在所述保護膜下方的通道半導體層C100的密度。進行退火的時間可以改變。例如，可以如圖22D中所示，在將通道半導體層C100圖案化之後進行退火。然而，退火是選擇性的，因此在某些情況下可以不進行退火。
請參照圖22D，可以藉由將通道半導體層C100圖案化來 形成通道層C10。通道層C10可以設置在閘極G10上方。也就是說，通道層C10可以被設置成面對閘極G10。通道層C10的材料、性質、特性和改質可以與圖1的半導體材料100和圖2的半導體材料100'的材料、性質、特性和改質相同或類似。
請參照圖22E，可以在通道層C10上形成蝕刻停止層ES10。蝕刻停止層ES10可以形成在通道層C10的中心部分處或者在中心部分的周圍。因此，通道層C10的在蝕刻停止層ES10兩側的部分可以不被蝕刻停止層ES10覆蓋，從而被暴露。蝕刻停止層ES10可以由例如氧化矽、氮氧化矽、氮化矽或有機絕緣材料形成。
請參照圖22F，可以在閘絕緣層GI10上設置分別接觸通道層C10的第一區和第二區(例如，兩端)的源極S10和汲極D10。源極S10可以具有接觸所述第一區(例如，一端)並且延伸至蝕刻停止層ES10的一端上方的結構。汲極D10可以具有接觸所述第二區(例如，另一端)，並且延伸至蝕刻停止層ES10的另一端上方的結構。可以在閘絕緣層GI10上形成覆蓋通道層C10和蝕刻停止層ES10的預定導電膜，然後可以藉由將所述導電膜圖案化(蝕刻)來形成源極S10和汲極D10。在這種情況下，蝕刻停止層ES10可以防止通道層C10在形成源極S10和汲極D10的蝕刻製程期間受損。源極S10和汲極D10可以均由與閘極G10相同的材料形成，或者由與閘極G10不同的材料形成。例如，每個源極S10和汲極D10可以由金屬諸如鈦、鉑、釕、金、銀、鉬、鋁、鎢、銅、釹、 鉻、鉭、或包括所述金屬的合金、或導電氧化物諸如IZO、AZO、ITO、GZO或ZTO、或包括所述導電氧化物的化合物形成。源極S10和汲極D10可以均被形成為單層結構或多層結構。
請參照圖22G，可以在閘絕緣層GI10上設置覆蓋蝕刻停止層ES10、源極S10和汲極D10的鈍化層P10。鈍化層P10可以是氧化矽層、氮氧化矽層、氮化矽層或有機絕緣層，或者可以被形成為具有在其中有氧化矽層、氮氧化矽層、氮化矽層和有機絕緣層中的至少兩層堆疊的結構。可以在形成鈍化層P10之前或之後進行退火。
圖22A至圖22G的方法是製造圖3的TFT的方法。可藉由使用圖22A至圖22G的修改形式製造圖4的TFT。例如，可以在不形成圖22E的蝕刻停止層ES10的情況下形成源極S10和汲極D10。可以根據通道層C10的材料和源極S10與汲極D10的材料決定是否要使用蝕刻停止層ES10。或者，可以根據用於形成源極S10與汲極D10的蝕刻製程決定是否要使用蝕刻停止層ES10。因此，在某些情況下，可以在沒有蝕刻停止層ES10的情況下進行後續製程，因此，可以製造圖4的TFT。另外，圖22A至圖22G的方法可以按各種方式修改。
圖23A至圖23E是根據本發明另一實施例的用於解釋製造TFT的方法的剖視圖。圖23A至圖23E的方法是製造具有頂部閘極結構的TFT的方法。
請參照圖23A，可以在基板SUB20上形成主動層A20。 主動層A20可以由根據本發明實施例的半導體材料形成。形成主動層A20的方法可以與參照圖22B至圖22D描述的形成通道層C10的方法相同或類似。因此，主動層A20可以由包括鋅、氟、氧和氮的半導體材料或者包括鋅、氟和氮的半導體材料形成。換句話說，主動層A20可以由包括氟氧氮化鋅的半導體材料或者包括氟氮化鋅的半導體材料形成。主動層A20的厚度的範圍可以是大約10nm至大約150nm，例如，大約20nm至100nm。然而，在某些情況下，可以變化適當的厚度範圍。主動層A20的材料、性質、特性和改質可以與圖1和圖2的半導體材料100和100'的材料、性質、特性和改質相同或類似。
請參照圖23B，可以在基板SUB20上形成覆蓋主動層A20的絕緣材料層IM20。絕緣材料層IM20可以由氧化矽、氮氧化矽、或氮化矽形成，或者可以由另一種材料例如介電常數高於氮化矽層的介電常數的高k材料(HfO2、Al2O3等)形成。絕緣材料層IM20可以被形成為具有在其中有氧化矽層、氮氧化矽層、氮化矽層和高k材料層之中的至少兩層堆疊的結構。更詳細地，絕緣材料層IM20可以由氧化矽層形成，或者可以被形成為具有在其中有氧化矽層和氮化矽層依序堆疊的結構。接下來，可以在絕緣材料層IM20上形成電極材料層EM20。
請參照圖23C，可以藉由依序蝕刻電極材料層EM20和絕緣材料層IM20，在主動層A20的中心部分處或在中心部分的周圍形成堆疊結構SS20。主動層A20的在堆疊結構SS20下方的部分 可以是通道區C20。在圖23C中，參考標號GI20表示經蝕刻的絕緣材料層(下文中，被稱為閘絕緣層)，G20表示經蝕刻的電極材料層(下文中，被稱為閘極)。
請參照圖23D，藉由用電漿處理(加工)堆疊結構SS20兩側的主動層A20，可以在堆疊結構SS20兩側的主動層A20中形成源極區S20和汲極區D20。所述電漿可以是例如包括氫(H)的氣體的電漿。所述包括氫(H)的氣體可以是NH3、H2等。當藉由使用包括氫的氣體的電漿處理(加工)主動層A20的兩端部分時，氫可以藉由進入主動層A20而做為載體。另外，氫的電漿可以去除主動層A20的陰離子(氧等)，因此，經電漿處理的區域的導電率可以提高。因此，源極區S20和汲極區D20可以均包括陰離子(氧等)濃度相對低的區域。換句話說，源極區S20和汲極區D20可以均包括陽離子濃度相對高的區域，例如，富鋅的區域。形成源極區S20和汲極區D20的方法是示例性的，並且可以按各種方式變化。
請參照圖23E，可以在基板SUB20上形成覆蓋堆疊結構SS20、源極區S20和汲極區D20的層間絕緣層ILD20。可以藉由蝕刻層間絕緣層ILED20形成暴露源極區S20和汲極區D20的第一接觸孔(contact hole)H21和第二接觸孔H22，可以在第一接觸孔H21和第二接觸孔H22中分別形成第一導電插塞PG21和第二導電插塞PG22。接下來，可以在層間絕緣層ILD20上形成接觸第一導電插塞PG21的第一電極E21和接觸第二導電插塞PG22的 第二電極E22。接下來，儘管圖23E中未示出，但還可以在層間絕緣層ILD20上形成覆蓋第一電極E21和第二電極E22的鈍化層。可以在形成所述鈍化層之前或之後，進一步在預定溫度下進行對基板SUB20的退火(即，對基板SUB20進行熱處理)以改善元件的特性。
圖23A至圖23E的方法是製造圖19的TFT的方法。可以藉由使用圖23A至圖23E的修改形式製造圖20的TFT。例如，可以藉由以下步驟形成圖20的源極區S20'和汲極區D20'：在圖23D的操作中對堆疊結構SS20兩側的主動層A20進行第一電漿處理，在堆疊結構SS20的兩個側壁上形成絕緣隔片，並且對在堆疊結構SS20和所述絕緣隔片兩側的主動層A20進行第二電漿處理。接下來，可以藉由進行後續製程製造如圖20中所示的TFT。另外，圖23A至圖23E的方法可以按各種方式修改。
電子元件
可以應用根據本發明實施例的TFT做為顯示設備(諸如有機發光顯示設備或液晶顯示設備)的開關元件或驅動元件。如上所述，由於所述TFT具有高遷移率、低擺幅值、低截止電流和優良的開關特性(導通/截止特性)，因此當所述TFT應用於顯示設備時，可以改善顯示設備的性能。因此，所述TFT可以有效地用於實現下一代高性能/高解析度/大尺寸的顯示設備。另外，所述TFT可以出於各種目的應用於其他電子元件諸如記憶元件或邏輯元件以及顯示設備。例如，所述TFT可以做為構成記憶元件的週 邊電路的電晶體或者做為選擇電晶體(selection transistor)。
圖24是根據本發明一實施例繪示的包括TFT的電子元件的剖視圖。圖24的電子元件是顯示設備。
請參照圖24，可以在第一基板1000和第二基板2000之間設置中間元件層1500。第一基板1000可以是包括做為開關元件或驅動元件的根據本發明一實施例的電晶體(例如，圖3、圖4、圖15至圖21的TFT中的至少一個)的陣列基板。第二基板2000可以是面對第一基板1000的基板。中間元件層1500的構造可以根據所述顯示設備的類型而變化。當所述顯示設備是有機發光顯示設備時，中間元件層1500可以包括「有機發光層」。當所述顯示設備是液晶顯示設備時，中間元件層1500可以包括「液晶層」。另外，當所述顯示設備是液晶顯示設備時，還可以在第一基板1000下方設置背光單元(未示出)。包括所述TFT的所述電子元件的構造不限於圖24的結構，並且可以按各種方式修改。
雖然已經參照本發明的示例性實施例具體示出和描述了本發明，但本領域的普通技術人員應該理解，可以在不脫離由申請專利範圍所限定的本發明的精神和範圍的情況下進行形式和細節上的各種變化。例如，本領域的普通技術人員應該理解，圖3、圖4和圖15至圖21的所述TFT的元件和結構可以按各種方式修改。詳細地，通道層可以被形成為具有多層結構，在這種情況下，構成所述通道層的多個層中的至少一層可以由圖1的半導體材料100或圖2的半導體材料100'形成。另外，根據本發明的一個或多 個實施例，所述TFT可以均具有雙閘極結構。圖22A至圖22G和圖23A至圖23E的方法可以按各種方式變化。另外，根據本發明的一個或多個實施例的所述TFT可以出於各種目的應用於各種電子元件以及圖24的所述顯示設備。因此，本發明的範圍並非由一個或多個實施例限定，而是由所附的申請專利範圍限定。
100‧‧‧半導體材料

Claims (36)

  1. 一種半導體材料，包括鋅、氟、氧以及氮，其中所述半導體材料中的氟與氮、氧和氟之和的含量比等於或大於3at%。
  2. 如申請專利範圍第1項所述的半導體材料，其中所述半導體材料包括氟氧氮化鋅。
  3. 如申請專利範圍第1項所述的半導體材料，其中所述半導體材料包括含有氟的氮氧化鋅。
  4. 如申請專利範圍第1至3項中任一項所述的半導體材料，其中所述半導體材料中的氮與氮、氧和氟之和的含量比等於或大於50at%。
  5. 如申請專利範圍第1至3項中任一項所述的半導體材料，其中所述半導體材料中的氧與氮、氧和氟之和的含量比等於或小於40at%。
  6. 如申請專利範圍第1至3項中任一項所述的半導體材料，其中所述半導體材料包括非晶相。
  7. 一種半導體材料，包括鋅、氮以及氟，其中所述半導體材料中的氟與氮和氟之和的含量比等於或大於3at%。
  8. 如申請專利範圍第7項所述的半導體材料，其中所述半導體材料包括氟氮化鋅。
  9. 如申請專利範圍第7項或第8項所述的半導體材料，其中 所述半導體材料中的氮與氮和氟之和的含量比等於或大於55at%。
  10. 如申請專利範圍第7項或第8項所述的半導體材料，其中所述半導體材料包括非晶相。
  11. 一種薄膜電晶體，包括：通道元件，由包括鋅、氟、氧和氮的半導體材料形成；閘極，設置成對應於所述通道元件；閘絕緣層，設置在所述通道元件和所述閘極之間；以及源極和汲極，分別接觸所述通道元件的第一區和第二區，其中所述通道元件的所述半導體材料中的氟與氮、氧和氟之和的含量比等於或大於3at%。
  12. 如申請專利範圍第11項所述的薄膜電晶體，其中所述通道元件的所述半導體材料包括氟氧氮化鋅。
  13. 如申請專利範圍第11項所述的薄膜電晶體，其中所述通道元件的所述半導體材料包括含有氟的氮氧化鋅。
  14. 如申請專利範圍第11至13項中任一項所述的薄膜電晶體，其中所述通道元件的所述半導體材料中的氮與氮、氧和氟之和的含量比等於或大於50at%。
  15. 如申請專利範圍第11至13項中任一項所述的薄膜電晶體，其中所述通道元件的所述半導體材料中的氧與氮、氧和氟之和的含量比等於或小於40at%。
  16. 如申請專利範圍第11至13項中任一項所述的薄膜電晶 體，其中所述閘極設置在所述通道元件下方，並且所述薄膜電晶體更包括設置在所述通道元件上的蝕刻停止層。
  17. 如申請專利範圍第11至13項中任一項所述的薄膜電晶體，其中所述通道元件對應於主動層的第一區，所述源極和所述汲極設置在所述通道元件兩側的所述主動層中，並且所述閘絕緣層和所述閘極依序堆疊在所述主動層的所述第一區上。
  18. 如申請專利範圍第11至13項中任一項所述的薄膜電晶體，其中所述閘絕緣層包括第一層和第二層，所述第一層設置在所述閘極和所述第二層之間，並且所述第二層設置在所述第一層和所述通道元件之間，所述第一層包括氮化矽，並且所述第二層包括氧化矽。
  19. 如申請專利範圍第11至13項中任一項所述的薄膜電晶體，更包括覆蓋所述薄膜電晶體的鈍化層，其中，所述鈍化層包括依序堆疊的氧化矽層和氮化矽層。
  20. 如申請專利範圍第11至13項中任一項所述的薄膜電晶體，其中所述閘極、所述源極和所述汲極中的至少一者具有三層電極結構。
  21. 如申請專利範圍第20項所述的薄膜電晶體，其中所述三 層電極結構包括依序堆疊的第一層、第二層和第三層，其中，所述第一層和/或所述第三層包括鈦、鉬或其組合，並且所述第二層包括鋁、鋁-釹、銅或其組合。
  22. 一種電子元件，包括如申請專利範圍第11項所述的薄膜電晶體。
  23. 如申請專利範圍第22項所述的電子元件，其中所述電子元件是顯示設備。
  24. 如申請專利範圍第23項所述的電子元件，其中所述顯示設備是有機發光顯示設備或液晶顯示設備。
  25. 一種薄膜電晶體，包括：通道元件，由包括鋅、氮和氟的半導體材料形成；閘極，設置成對應於所述通道元件；閘絕緣層，設置在所述通道元件和所述閘極之間；以及源極和汲極，分別接觸所述通道元件的第一區和第二區，其中所述通道元件的所述半導體材料中的氟與氮和氟之和的含量比等於或大於3at%。
  26. 如申請專利範圍第25項所述的薄膜電晶體，其中所述通道元件的所述半導體材料包括氟氮化鋅。
  27. 如申請專利範圍第25項或第26項所述的薄膜電晶體，其中所述通道元件的所述半導體材料中的氮與氮和氟之和的含量比等於或大於55at%。
  28. 如申請專利範圍第25項或第26項所述的薄膜電晶體，其中所述閘極設置在所述通道元件下方，並且所述薄膜電晶體更包括設置在所述通道元件上的蝕刻停止層。
  29. 如申請專利範圍第25項或第26項所述的薄膜電晶體，其中所述通道元件對應於主動層的第一區，所述源極和所述汲極設置在所述通道元件兩側的所述主動層中，並且所述閘絕緣層和所述閘極依序堆疊在所述主動層的所述第一區上。
  30. 如申請專利範圍第25項或第26項所述的薄膜電晶體，其中所述閘絕緣層包括第一層和第二層，所述第一層設置在所述閘極和所述第二層之間，並且所述第二層設置在所述第一層和所述通道元件之間，所述第一層包括氮化矽，並且所述第二層包括氧化矽。
  31. 如申請專利範圍第25項或第26項所述的薄膜電晶體，更包括覆蓋所述薄膜電晶體的鈍化層，其中，所述鈍化層包括依序堆疊的氧化矽層和氮化矽層。
  32. 如申請專利範圍第25項或第26項所述的薄膜電晶體，其中所述閘極、所述源極和所述汲極中的至少一者具有三層電極結構。
  33. 如申請專利範圍第32項所述的薄膜電晶體，其中所述三層電極結構包括依序堆疊的第一層、第二層和第三層，其中，所述第一層和/或所述第三層包括鈦、鉬或其組合，並且所述第二層包括鋁、鋁-釹、銅或其組合。
  34. 一種電子元件，包括如申請專利範圍第25項所述的薄膜電晶體。
  35. 如申請專利範圍第34項所述的電子元件，其中所述電子元件是顯示設備。
  36. 如申請專利範圍第35項所述的電子元件，其中所述顯示設備是有機發光顯示設備或液晶顯示設備。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102448587B1 (ko) 2016-03-22 2022-09-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 및 상기 반도체 장치를 포함하는 표시 장치
US10446681B2 (en) 2017-07-10 2019-10-15 Micron Technology, Inc. NAND memory arrays, and devices comprising semiconductor channel material and nitrogen
US10297611B1 (en) 2017-12-27 2019-05-21 Micron Technology, Inc. Transistors and arrays of elevationally-extending strings of memory cells
US10559466B2 (en) 2017-12-27 2020-02-11 Micron Technology, Inc. Methods of forming a channel region of a transistor and methods used in forming a memory array
KR102294375B1 (ko) * 2019-11-27 2021-08-27 한양대학교 산학협력단 듀얼 게이트 트랜지스터 및 그 제조방법
US11538919B2 (en) 2021-02-23 2022-12-27 Micron Technology, Inc. Transistors and arrays of elevationally-extending strings of memory cells
CN117457753A (zh) * 2023-11-20 2024-01-26 漳州市合琦靶材科技有限公司 一种双有源层铽掺杂氧化物薄膜晶体管及其制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080299713A1 (en) * 2004-06-30 2008-12-04 Tae-Seong Kim Thin film transistor (TFT) and flat panel display including the TFT and their methods of manufacture
US20110266538A1 (en) * 2008-05-13 2011-11-03 Samsung Electronics Co., Ltd. Semiconductor device and manufacturing method thereof
US20110278567A1 (en) * 2007-08-02 2011-11-17 Yan Ye Thin film transistors using thin film semiconductor materials
US20120037911A1 (en) * 2010-08-10 2012-02-16 Samsung Electronics Co., Ltd. Display substrate and method of manufacturing the same

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04217370A (ja) * 1990-12-19 1992-08-07 Seikosha Co Ltd 薄膜トランジスタのゲ−ト電極およびその製造方法
EP1998374A3 (en) * 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
KR20110080118A (ko) * 2010-01-04 2011-07-12 삼성전자주식회사 다층의 식각 정지층을 구비한 박막 트랜지스터 및 그 제조방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080299713A1 (en) * 2004-06-30 2008-12-04 Tae-Seong Kim Thin film transistor (TFT) and flat panel display including the TFT and their methods of manufacture
US20110278567A1 (en) * 2007-08-02 2011-11-17 Yan Ye Thin film transistors using thin film semiconductor materials
US20110266538A1 (en) * 2008-05-13 2011-11-03 Samsung Electronics Co., Ltd. Semiconductor device and manufacturing method thereof
US20120037911A1 (en) * 2010-08-10 2012-02-16 Samsung Electronics Co., Ltd. Display substrate and method of manufacturing the same

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