KR102294375B1 - 듀얼 게이트 트랜지스터 및 그 제조방법 - Google Patents

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Abstract

듀얼 게이트 트랜지스터 가제공된다. 상기 듀얼 게이트 트랜지스터는 기판, 상기 기판 상에 배치되는 바텀 게이트 전극(Bottom gate electrode), 상기 기판 상에, 상기 바텀 게이트 전극을 덮도록 배치되는 하부 게이트 절연막(Bottom gate insulator), 상기 하부 게이트 절연막 상에 서로 이격되어 배치되는 소스(Source) 및 드레인(Drain) 전극, 일측이 상기 소스 전극의 적어도 일 영역과 접촉되고 타측이 상기 드레인 전극의 적어도 일 영역과 접촉되도록 상기 하부 게이트 절연막 상에 배치되고, 금속 질산화물을 포함하는 활성막(active layer), 상기 하부 게이트 절연막 상에, 상기 소스 전극, 상기 드레인 전극, 및 상기 활성막을 덮도록 배치되는 상부 게이트 절연막(Top gate insulator), 및 상기 상부 게이트 절연막 상에 배치되는 탑 게이트 전극(Top gate electrode)을 포함할 수 있다.

Description

듀얼 게이트 트랜지스터 및 그 제조방법 {Dual gate transistor and fabricating method of the same}
본 발명은 듀얼 게이트 트랜지스터 및 그 제조방법에 관한 것으로서, 보다 구체적으로는 초고이동도를 갖는 듀얼 게이트 트랜지스터 및 그 제조방법에 관련된 것이다.
기존에 많이 사용되던 비정질 실리콘(a-Si) 기반 박막트랜지스터의 경우 낮은 이동도를 가져 OLED 또는 AR/VR 디스플레이에 적용하기 힘들다는 단점이 있다. 이를 극복하기 위하여 산화물 반도체 기반 박막 트랜지스터가 a-Si 기반 소자 대비 높은 이동도 및 신뢰성을 가져 많은 연구들이 진행되고 있다. 또한, 저온 다결정실리콘(LTPS)급 이동도를 갖는 산화물 박막트랜지스터를 제작하기 위하여 재료적 관점(조성 변화, doping)과 구조적 관점(반도체/절연체 계면 조절, 적층 반도체 구조)에서 연구들이 진행되고 있다.
하지만, 위와 같은 산화물 반도체 기반 박막트랜지스터 연구들은 대부분 LTPS급의 이동도를 확보하지 못할 뿐만 아니라 고온 열처리 공정을 사용하고 있기 때문에 저온공정이 필요한 플라스틱 기반 기판에 적용하기 힘들다는 단점이 있다. 또한, 반도체의 조성을 변화하여 이동도를 높이는 경우 신뢰성은 반대로 낮아지는 경우가 많아 실제로 적용되기 힘든 부분이 많은 상황이다.
이에 따라, 이동도 및 신뢰성이 향상된 트랜지스터를 제조하기 위한 다양한 기술들이 연구되고 있다. 예를 들어, 대한민국 특허 공개 공보 KR20150138881A (출원번호 KR20140065592A, 출원인: 실리콘디스플레이(주))에는, 소스 전극과 드레인 전극의 사이로 노출되는 산화물 반도체의 상면에 플라즈마 처리를 실시하여, 소스 전극과 드레인 전극의 패터닝 시에 산화물 반도체에 가해진 손상(damage)을 보상할 수 있도록 하고, 플라즈마 처리를 통해 산화물 반도체 표면의 안정화가 가능하여 불안정성 보완하여 산화물 반도체 박막 트랜지스터의 신뢰성을 향상시키는 기술이 개시되어 있다. 이 밖에도, 이동도 및 신뢰성이 향상된 트랜지스터 및 그 제조방법에 관한 기술들이 지속적으로 연구되고 있다.
대한민국 특허 공개 공보 KR20150138881A
본 발명이 해결하고자 하는 일 기술적 과제는, 이동도가 향상된 듀얼 게이트 트랜지스터 및 그 제조방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 다른 기술적 과제는, 신뢰도가 향상된 듀얼 게이트 트랜지스터 및 그 제조방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는, 플렉서블한 플라스틱 기판이 사용된 듀얼 게이트 트랜지스터 및 그 제조방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 기술적 과제는 상술된 것에 제한되지 않는다.
상술된 기술적 과제들을 해결하기 위해 본 발명은 듀얼 게이트 트랜지스터를 제공한다.
일 실시 예에 따르면, 상기 듀얼 게이트 트랜지스터는 기판, 상기 기판 상에 배치되는 바텀 게이트 전극(Bottom gate electrode), 상기 기판 상에, 상기 바텀 게이트 전극을 덮도록 배치되는 하부 게이트 절연막(Bottom gate insulator), 상기 하부 게이트 절연막 상에 서로 이격되어 배치되는 소스(Source) 및 드레인(Drain) 전극, 일측이 상기 소스 전극의 적어도 일 영역과 접촉되고 타측이 상기 드레인 전극의 적어도 일 영역과 접촉되도록 상기 하부 게이트 절연막 상에 배치되고, 금속 질산화물을 포함하는 활성막(active layer), 상기 하부 게이트 절연막 상에, 상기 소스 전극, 상기 드레인 전극, 및 상기 활성막을 덮도록 배치되는 상부 게이트 절연막(Top gate insulator), 및 상기 상부 게이트 절연막 상에 배치되는 탑 게이트 전극(Top gate electrode)을 포함하되, 상기 활성막은 12 nm 초과 15 nm 미만의 두께를 갖는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 기판과 상기 바텀 게이트 상에 배치되는 버퍼막(buffer layer), 및 상기 활성막 상에 배치되는 보호막(protect layer)을 더 포함하되, 상기 버퍼막, 상기 하부 게이트 절연막, 상기 보호막, 및 상기 상부 게이트 절연막은 서로 동일한 금속 산화물을 포함할 수 있다.
일 실시 예에 따르면, 상기 상기 하부 게이트 절연막 및 상기 상부 게이트 절연막의 두께는 같되, 상기 버퍼막 및 상기 보호막의 두께는 상기 하부 게이트 절연막 또는 상기 상부 게이트 절연막의 두께와 다른 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 금속 산화물은, Al2O3를 포함할 수 있다.
일 실시 예에 따르면, 상기 듀얼 게이트 트랜지스터는 147 cm2/vs 이상의 이동도(mobility)를 갖는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 금속 질산화물은, ZnON을 포함할 수 있다.
일 실시 예에 따르면, 상기 기판은, 플렉서블한 플라스틱 기판을 포함할 수 있다.
상술된 기술적 과제들을 해결하기 위해 본 발명은 듀얼 게이트 트랜지스터의 제조방법을 제공한다.
일 실시 예에 따르면, 상기 듀얼 게이트 트랜지스터의 제조방법은 기판 상에 버퍼막(buffer layer)을 형성하는 단계, 상기 버퍼막 상에 바텀 게이트 전극(Bottom gate electrode)을 형성하는 단계, 상기 기판 상에 상기 바텀 게이트 전극을 덮도록 하부 게이트 절연막(Bottom gate insulator)을 형성하는 단계, 상기 하부 게이트 절연막 상에 서로 이격되어 배치되는 소스(Source) 전극, 드레인(Drain) 전극, 및 일측이 상기 소스 전극의 적어도 일 영역과 접촉되고 타측이 상기 드레인 전극의 적어도 일 영역과 접촉되며 금속 질산화물을 포함하는 활성막(Active layer)을 형성하는 단계, 상기 활성막 상에 배치되는 보호막(Protect layer) 및 상기 하부 게이트 절연막 상에 상기 소스 전극, 상기 드레인 전극, 및 상기 활성막을 덮도록 배치되는 상부 게이트 절연막(Top gate insulator)을 형성하는 단계, 및 상기 상부 게이트 절연막 상에 탑 게이트 전극(Top gate electrode)을 형성하는 단계를 포함할 수 있다.
일 실시 예에 따르면, 상기 버퍼막, 상기 하부 게이트 절연막, 상기 보호막, 및 상기 상부 게이트 절연막은 서로 동일한 공정 방법으로 형성되고, 상기 하부 게이트 전극, 상기 소스 전극, 상기 드레인 적극, 상기 활성막, 및 상기 상부 게이트 전극은 서로 동일한 공정 방법으로 형성되되, 상기 하부 게이트 절연막 및 상기 하부 게이트 전극은 서로 다른 공정 방법으로 형성되는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 하부 게이트 절연막은 ALD 공정으로 형성되고, 상기 하부 게이트 전극은 Sputtering 공정으로 형성되는 것을 포함할 수 있다.
본 발명의 실시 예에 따른 듀얼 게이트 트랜지스터는, 기판, 상기 기판 상에 배치되는 바텀 게이트 전극(Bottom gate electrode), 상기 기판 상에, 상기 바텀 게이트 전극을 덮도록 배치되는 하부 게이트 절연막(Bottom gate insulator), 상기 하부 게이트 절연막 상에 서로 이격되어 배치되는 소스(Source) 및 드레인(Drain) 전극, 일측이 상기 소스 전극의 적어도 일 영역과 접촉되고 타측이 상기 드레인 전극의 적어도 일 영역과 접촉되도록 상기 하부 게이트 절연막 상에 배치되고, 금속 질산화물을 포함하는 활성막(active layer), 상기 하부 게이트 절연막 상에, 상기 소스 전극, 상기 드레인 전극, 및 상기 활성막을 덮도록 배치되는 상부 게이트 절연막(Top gate insulator), 및 상기 상부 게이트 절연막 상에 배치되는 탑 게이트 전극(Top gate electrode)을 포함하되, 상기 활성막은 12 nm 초과 15 nm 미만의 두께를 갖는 것을 포함할 수 있다. 이에 따라, 이동도 및 신뢰성이 향상되고, 플렉서블한 플라스틱 기판에서 공정이 가능한 트랜지스터가 제공될 수 있다.
도 1은 본 발명의 실시 예에 따른 듀얼 게이트 트랜지스터의 제조방법을 설명하는 순서도이다.
도 2내지 도 8은 본 발명의 실시 예에 따른 듀얼 게이트 트랜지스터의 제조공정을 나타내는 도면들이다.
도 9는 본 발명의 실시 예에 따른 듀얼 게이트 트랜지스터를 촬영한 사진이다.
도 10은 유리 기판이 제거되기 전 상태의 듀얼 게이트 트랜지스터와 유기 기판이 제거된 상태의 듀얼 게이트 트랜지스터를 비교한 그래프이다.
도 11 및 도 12는 본 발명의 실시 예에 따른 듀얼 게이트 트랜지스터 및 비교 예에 따른 싱글 게이트 트랜지스터의 특성을 비교하는 그래프이다.
도 13 내지 도 15는 본 발명의 실시 예에 따른 듀얼 게이트 트랜지스터 및 비교 예에 따른 싱글 게이트 트랜지스터의 신뢰도를 비교하는 그래프이다.
도 16은 본 발명의 실시 예에 따른 듀얼 게이트 트랜지스터 및 비교 예에 따른 싱글 게이트 트랜지스터의 문턱전압을 비교하는 그래프이다.
도 17은 본 발명의 실시 예에 따른 듀얼 게이트 트랜지스터가 포함하는 활성막의 두께에 따른 이동도 특성을 비교하는 그래프이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명할 것이다. 그러나 본 발명의 기술적 사상은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화 될 수도 있다. 오히려, 여기서 소개되는 실시 예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
또한, 본 명세서의 다양한 실시 예 들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시 예에 제 1 구성요소로 언급된 것이 다른 실시 예에서는 제 2 구성요소로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함한다. 또한, 본 명세서에서 '및/또는'은 전후에 나열한 구성요소들 중 적어도 하나를 포함하는 의미로 사용되었다.
명세서에서 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함한다. 또한, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 구성요소 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 구성요소 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 배제하는 것으로 이해되어서는 안 된다. 또한, 본 명세서에서 "연결"은 복수의 구성 요소를 간접적으로 연결하는 것, 및 직접적으로 연결하는 것을 모두 포함하는 의미로 사용된다.
또한, 하기에서 본 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 것이다.
도 1은 본 발명의 실시 예에 따른 듀얼 게이트 트랜지스터의 제조방법을 설명하는 순서도이고, 도 2내지 도 8은 본 발명의 실시 예에 따른 듀얼 게이트 트랜지스터의 제조공정을 나타내는 도면들이다.
도 1 및 도 2를 참조하면, 기판(100)이 준비된다. 일 실시 예에 따르면, 상기 기판(100)은 플렉서블(flexible)한 플라스틱 기판을 포함할 수 있다. 예를 들어, 상기 기판(100)은 PEN(Polyethylene naphthalate)를 포함할 수 있다. 이와 달리, 다른 실시 예에 따르면, 상기 기판(100)은 금속 기판, 유리 기판, 실리콘 반도체 기판, 또는 화합물 반도체 기판 중 어느 하나일 수 있다. 상기 기판(100)의 종류는 제한되지 않는다.
상기 기판(100) 상에 버퍼막(110)이 형성될 수 있다(S100). 일 실시 예에 따르면, 상기 버퍼막(110)은 금속 산화물을 포함할 수 있다. 예를 들어, 상기 금속 산화물은 알루미늄 산화물(Al2O3)을 포함할 수 있다. 또한, 상기 버퍼막(110)은 100 nm의 두께로 형성될 수 있다.
일 실시 예에 따르면, 상기 버퍼막(110)은 ALD(Atomic Layer Deposition) 공정으로 형성될 수 있다. 보다 구체적으로, 상기 버퍼막(110)을 형성하는 단계는, 상기 기판(100) 상에 금속 전구체를 제공하는 단계, 상기 금속 전구체가 제공된 상기 기판(100)을 퍼지(purge)하는 단계, 상기 금속 전구체가 제공된 상기 기판(100) 상에 반응 소스를 제공하는 단계, 및 상기 반응 소스가 제공된 상기 기판(100)을 퍼지(purge)하는 단계를 포함할 수 있다. 예를 들어, 상기 금속 전구체는 TMA(Trimethyl Aluminium)을 포함할 수 있다. 예를 들어, 상기 반응 소스는 물(H2O)을 포함할 수 있다. 즉, 상기 버퍼막(110)은 금속 전구체 제공-퍼지-반응 소스 제공-퍼지 순서로 이루어지는 ALD공정을 통해 형성될 수 있다.
상기 버퍼막(110) 상에 바텀 게이트 전극(Bottom gate electrode, 120)이 형성될 수 있다(S200). 일 실시 예에 따르면, 상기 바텀 게이트 전극(120)은 몰리브덴(Mo) 또는 인듐 주석 산화물(Indium Tin Oxide, ITO) 중 어느 하나를 포함할 수 있다. 일 실시 예에 따르면, 상기 바텀 게이트 전극(120)은 스퍼터링(Sputtering) 방법으로 형성될 수 있다. 또한, 상기 바텀 게이트 전극(120)은 100 nm의 두께로 형성될 수 있다.
도 1 및 도 3을 참조하면, 상기 버퍼막(110) 상에 하부 게이트 절연막(Bottom gate insulator, 130)이 형성될 수 있다(S300). 일 실시 예에 따르면, 상기 하부 게이트 절연막(130)은, 상기 바텀 게이트 전극(120)을 덮도록 형성될 수 있다. 상기 하부 게이트 절연막(130)은, 후술되는 활성막(140)과 상기 바텀 게이트 전극(120) 사이에 배치되어, 상기 바텀 게이트 전극(120)의 전류가 후술되는 활성막(140)으로 직접 흐르지 못하도록 차단할 수 있다.
일 실시 예에 따르면, 상기 하부 게이트 절연막(130)은 상기 버퍼막(110)과 같은 물질을 포함할 수 있다. 즉, 상기 하부 게이트 절연막(130) 또한 알루미늄 산화물(Al2O3)을 포함할 수 있다. 일 실시 예에 따르면, 상기 하부 게이트 절연막(130)은 상기 버퍼막(110)과 같은 방법으로 형성될 수 있다. 즉, 상기 하부 게이트 절연막(130) 또한 ALD 공정으로 형성될 수 있다. 이에 따라, 상기 하부 게이트 절역막(130)의 구체적인 제조 방법에 대한 설명은 생략된다. 다만, 상기 하부 게이트 절연막(130)은 상기 버퍼막(110) 보다 두껍게 형성될 수 있다. 예를 들어, 상기 하부 게이트 절연막(130)은 200 nm의 두께로 형성될 수 있다.
도 1 및 도 4를 참조하면, 상기 하부 게이트 절연막(130) 상에 소스(Source) 전극(S) 및 드레인(Drain) 전극(D)이 형성될 수 있다(S400). 상기 소스 전극(S) 및 상기 드레인 전극(D)은 서로 이격되어 배치될 수 있다. 일 실시 예에 따르면, 상기 소스 전극(S) 및 상기 드레인 전극(D)은 인듐 주석 산화물(ITO)을 포함할 수 있다. 일 실시 예에 따르면, 상기 소스 전극(S) 및 상기 드레인 전극(D)은 스퍼터링(Sputtering) 방법으로 형성될 수 있다. 또한, 상기 소스 전극(S) 및 상기 드레인 전극(D)은 각각 50 nm의 두께로 형성될 수 있다.
도 1 및 도 5를 참조하면, 상기 하부 게이트 절연막(130) 상에 활성막(Active layer, 140)이 형성될 수 있다(S400). 일 실시 예에 따르면, 상기 활성막(140)의 일측은 상기 소스 전극(S)의 적어도 일 영역과 접촉될 수 있다. 반면, 상기 활성막(140)의 타측은 상기 드레인 전극(D)의 적어도 일 영역과 접촉될 수 있다. 또한, 상기 활성막(140)은 상기 소스 전극(S) 및 상기 드레인 전극(D) 사이에 노출된 상기 하부 게이트 절연막(130)을 덮을 수 있다. 즉, 상기 활성막(140)은 상기 하부 게이트 절연막(130) 상에 형성되되, 상기 소스 전극(S) 및 상기 드레인 전극(D)과 접촉되도록, 상기 소스 전극(S) 및 상기 드레인 전극(D) 사이에 형성될 수 있다.
일 실시 예에 따르면, 상기 활성막(140)은 금속 질산화물을 포함할 수 있다. 예를 들어, 상기 금속 질산화물은 아연 질산화물(ZnON)을 포함할 수 있다. 이에 따라, 후술되는 듀얼 게이트 트랜지스터는 150℃이하의 낮은 온도에서도 열처리되어 최적화 될 수 있다.
상술된 바와 달리, 종래의 트랜지스터의 경우 활성막으로서 산화물 반도체가 주로 사용되었다. 이러한, 산화물 반도체 기반의 트랜지스터는 상대적으로 고온의 열처리 공정이 요구됨에 따라, 저온공정이 요구되는 플렉서블한 플라스틱 기판이 사용되지 못하는 단점이 있었다. 하지만, 본 발명의 실시 예에 따른 듀얼 게이트 트랜지스터는, 상기 활성막(140)이 아연 질산화물을 포함함에 따라, 상대적으로 낮은 온도에서 열처리될 수 있어, 기판으로서 플렉서블한 플라스틱 기판이 사용될 수 있다.
일 실시 예에 따르면, 상기 활성막(140)은 스퍼터링(Sputtering) 방법으로 형성될 수 있다. 보다 구체적으로, 상기 활성막(140)은 아르곤(Ar), 산소(O2), 및 질소(N2)가 각각 3 sccm, 1 sccm, 및 40 sccm의 유량으로 제공되어 형성될 수 있다. 일 실시 예에 따르면, 상기 활성막(140)의 두께는 12 nm 초과 15 nm 미만으로 제어될 수 있다. 이 경우, 후술되는 듀얼 게이트 트랜지스터의 이동도(mobility)가 향상될 수 있다. 보다 구체적인 설명은 후술된다.
도 1 및 도 6을 참조하면, 상기 활성막(140) 상에 보호막(Protect layer, 150)이 형성될 수 있다(S500). 상기 보호막(150)은, 상기 활성막(140)이 외부에 노출되어 산화되는 것을 방지할 수 있다. 또한, 상기 보호막(150)은 외부의 물리적 화학적 자극들로부터 상기 활성막(140)을 보호할 수 있다.
일 실시 예에 따르면, 상기 보호막(150)은 상기 하부 게이트 절연막(130) 및 상기 버퍼막(110)과 같은 물질을 포함할 수 있다. 즉, 상기 보호막(150) 또한 알루미늄 산화물(Al2O3)을 포함할 수 있다. 일 실시 예에 따르면, 상기 보호막(150)은 상기 하부 게이트 절연막(130) 및 상기 버퍼막(110)과 같은 방법으로 형성될 수 있다. 즉, 상기 보호막(150) 또한 ALD 공정으로 형성될 수 있다. 이에 따라, 상기 보호막(150)의 구체적인 제조 방법에 대한 설명은 생략된다. 다만, 상기 보호막(150)은 상기 하부 게이트 절연막(130) 및 상기 버퍼막(110) 보다 얇게 형성될 수 있다. 예를 들어, 상기 보호막(150)은 20 nm의 두께로 형성될 수 있다.
일 실시 예에 따르면, 상기 하부 게이트 절연막(130) 상에, 상기 소스 전극(S) 및 상기 드레인 전극(D)을 덮도록, 상기 활성막(140) 및 상기 보호막(150)이 순차적으로 형성될 수 있다. 이후, 상기 활성막(140) 및 상기 보호막(150)이 함께 패터닝될 수 있다. 이에 따라, 상기 활성막(140) 및 상기 보호막(150)은 도 6에 도시된 바와 같이 패턴 형태를 가질 수 있다.
도 1 및 도 7을 참조하면, 상기 하부 게이트 절연막(130) 상에 상부 게이트 절연막(Top gate insulator, 160)이 형성될 수 있다(S500). 일 실시 예에 따르면, 상기 상부 게이트 절연막(160)은, 상기 활성막(140)을 덮도록 형성될 수 있다. 이에 따라, 상기 상부 게이트 절연막(160) 또한 상기 소스 전극(S), 상기 드레인 전극(D), 및 상기 활성막(140)을 덮을 수 있다. 상기 상부 게이트 절연막(160)은 후술되는 탑 게이트 전극(170)과 상기 활성막(140) 사이에 배치되어, 후술되는 탑 게이트 전극(170)의 전류가 상기 활성막(140)으로 직접 흐르지 못하도록 차단할 수 있다.
일 실시 예에 따르면, 상기 상부 게이트 절연막(160)은 상기 버퍼막(110), 상기 하부 게이트 절연막(130), 및 상기 보호막(150)과 같은 물질을 포함할 수 있다. 즉, 상기 상부 게이트 절연막(160) 또한 알루미늄 산화물(Al2O3)을 포함할 수 있다. 일 실시 예에 따르면, 상기 상부 게이트 절연막(160)은 상기 버퍼막(110), 상기 하부 게이트 절연막(130), 및 상기 보호막(150)과 같은 방법으로 형성될 수 있다. 즉, 상기 상부 게이트 절연막(160) 또한 ALD 공정으로 형성될 수 있다. 이에 따라, 상기 상부 게이트 절연막(160)의 구체적인 제조 방법에 대한 설명은 생략된다. 또한, 상기 상부 게이트 절연막(160)은 상기 하부 게이트 절연막(130)과 같은 두께로 형성될 수 있다. 예를 들어, 상기 하부 게이트 절연막(160)은 200 nm의 두께로 형성될 수 있다.
도 1 및 도 8을 참조하면, 상기 상부 게이트 절연막(160) 상에 탑 게이트 전극(Top gate electrode, 170)이 형성될 수 있다(S600). 일 실시 예에 따르면, 상기 탑 게이트 전극(170)은 몰리브덴(Mo) 또는 인듐 주석 산화물(ITO) 중 어느 하나를 포함할 수 있다. 일 실시 예에 따르면, 상기 탑 게이트 전극(170)은 스퍼터링(Sputtering) 방법으로 형성될 수 있다. 또한, 상기 탑 게이트 전극(170)은 100 nm의 두께로 형성될 수 있다.
이에 따라, 본 발명의 실시 예에 따른 듀얼 게이트 트랜지스터가 제조될 수 있다. 즉, 본 발명의 실시 예에 따른 듀얼 게이트 트랜지스터는, 상기 활성막(140)을 사이에 두고, 상기 탑 게이트 전극(170) 및 상기 바텀 게이트 전극(120)이 서로 이격되어 배치된 구조를 가질 수 있다. 이에 따라, 상기 듀얼 게이트 트랜지스터의 신뢰성이 향상될 수 있다.
보다 구체적으로, 탑 게이트 전극 또는 바텀 게이트 전극 중 어느 하나의 게이트 전극을 포함하는 구조를 갖는 종래의 트랜지스터의 경우, 빛과 전압에 의하여 소자 특성이 변화하는 NBIS(Negative Bias Illumination Stress)로 인하여, 소자의 신뢰성이 저하되는 문제점이 발생되었다.
하지만, 상술된 바와 같이, 상기 활성막(140)을 사이에 두고 상기 탑 게이트 전극(170) 및 상기 바텀 게이트 전극(120)이 서로 이격되어 배치된 구조를 갖는 듀얼 게이트 트랜지스터의 경우, 반도체와 절연체 사이 계면의 영향이 감소될 수 있다. 이에 따라, 빛과 전압에 의하여 소자 특성이 변화하는 NBIS가 감소될 수 있다. 결과적으로, 소자의 신뢰성이 향상될 수 있다.
또한, 본 발명의 실시 예에 따른 듀얼 게이트 트랜지스터의 경우, 상기 활성막(140)의 두께가 제어되어 이동도(mobility)가 향상될 수 있다. 보다 구체적으로, 상기 활성막(140)의 두께가 얇아지는 경우, 상기 활성막(140)이 상기 탑 게이트 전극(170) 및 상기 바텀 게이트 전극(120) 모두로부터 받는 영향력이 증가할 수 있다. 이에 따라, 상기 듀얼 게이트 트랜지스터의 이동도가 향상될 수 있다. 하지만, 상기 활성막(140)의 두께가 과도하게 얇아지는 경우, 열처리 공정에 의하여 상기 활성막(140)이 산화될 수 있다. 이 경우, 상기 활성막(140)이 포함하는 ZnON이 ZnO로 변화되므로, 상기 듀얼 게이트 트랜지스터의 이동도가 감소될 수 있다. 또한, 상기 활성막(140)의 두께가 두꺼워지는 경우, 상기 활성막(140)이 포함하는 물질의 함량이 증가함에 따라, 이동도가 향상될 수 있다. 하지만, 일정 수준의 두께를 초과하는 경우, 이동도가 Conducting 될 수 있다. 결과적으로, 상기 듀얼 게이트 트랜지스터가 최적의 이동도를 갖기 위해서는, 상기 활성막(140)의 두께가 제어되어야 함을 알 수 있다.
예를 들어, 상기 활성막(140)의 두께가 12 nm 초과 15 nm 미만으로 제어되는 경우, 상기 듀얼 게이트 트랜지스터의 이동도가 향상될 수 있다. 이 경우, 상기 듀얼 게이트 트랜지스터는 147 cm2/vs 이상의 높은 이동도를 가질 수있다. 즉, 상기 활성막(140)의 두께가 12 nm 이하인 경우, 상기 활성막(140)이 포함하는 ZnON이 열처리 과정에서 ZnO로 변화됨에 따라 이동도가 감소될 수 있다. 반면, 상기 활성막(140)의 두께가 15 nm 이상인 경우, 이동도가 Conducting 될 수 있다. 결과적으로, 상기 활성막(140)의 두께가 12 nm 초과 15 nm 미만으로 제어됨으로써, 상기 듀얼 게이트 트랜지스터의 이동도가 향상될 수 있다.
본 발명의 실시 예에 따른 듀얼 게이트 트랜지스터의 제조 방법은, 상기 기판(100), 상기 기판(100) 상에 배치되는 상기 바텀 게이트 전극(120), 상기 기판(100) 상에, 상기 바텀 게이트 전극(120)을 덮도록 배치되는 상기 하부 게이트 절연막(130), 상기 하부 게이트 절연막(130) 상에 서로 이격되어 배치되는 상기 소스 및 드레인 전극(S, D), 일측이 상기 소스 전극(S)의 적어도 일 영역과 접촉되고 타측이 상기 드레인 전극(D)의 적어도 일 영역과 접촉되도록 상기 하부 게이트 절연막(130) 상에 배치되고, 금속 질산화물을 포함하는 상기 활성막(140), 상기 하부 게이트 절연막(130) 상에, 상기 소스 전극(S), 상기 드레인 전극(D), 및 상기 활성막(140)을 덮도록 배치되는 상기 상부 게이트 절연막(160), 및 상기 상부 게이트 절연막(160) 상에 배치되는 상기 탑 게이트 전극(170)을 포함하되, 상기 활성막(140)은 12 nm 초과 15 nm 미만의 두께를 갖는 것을 포함할 수 있다. 이에 따라, 이동도 및 신뢰성이 향상되고, 플렉서블한 플라스틱 기판에서 공정이 가능한 트랜지스터가 제공될 수 있다.
이상, 본 발명의 실시 예에 따른 듀얼 게이트 트랜지스터 및 그 제조방법이 설명되었다. 이하, 본 발명의 실시 예에 따른 듀얼 게이트 트랜지스터 및 그 제조방법의 구체적인 실험 예 및 특성 평가 결과가 설명된다.
실시 예에 따른 듀얼 게이트 트랜지스터 제조
유리 기판 및 PEN(Polyethylene-2,6-naphthalate) 필름이 적층된 기판이 준비된다. 준비된 기판 상에 ALD 공정을 통해 100 nm 두께의 Al2O3 버퍼층을 형성하고, 버퍼층 상에 100 nm 두께의 ITO 바텀 게이트 전극, 및 ITO 바텀 게이트 전극을 덮는 200 nm 두께의 Al2O3 하부 게이트 절연막을 형성하였다. ITO 바텀 게이트 전극은 Sputtering 공정으로 형성하였고, Al2O3 하부 게이트 절연막은 ALD 공정으로 형성하였다.
이후, 하부 게이트 절연막 상에 50 nm 두께의 ITO 소스 전극, 50 nm 두께의 ITO 드레인 전극을 Sputtering 방식으로 형성하고, 소스 전극 및 드레인 전극 사이에 13 nm 두께의 ZnON 활성막을 형성하였다. 보다 구체적으로, ZnON 활성막은 Ar, O2, 및 N2가 각각 3 sccm, 1 sccm, 및 40 sccm의 유량으로 제공되는 Sputtering 방식으로 형성하였다.
ZnON 활성막이 형성된 후, 소스 전극, 드레인 전극, 활성막을 덮도록, 하부 게이트 절연막 상에 20 nm 두께의 Al2O3 보호막 및 200 nm 두께의 Al2O3 상부 게이트 절연막을 형성하였다. 보호막 및 상부 게이트 절연막은 모두 ALD 공정으로 형성하였다.
최종적으로, 상부 게이트 절연막 상에 100 nm 두께의 ITO 탑 게이트 전극을 Sputtering 방식으로 형성하고, 유리 기판을 제거하여 상기 실시 예에 따른 듀얼 게이트 트랜지스터를 제조하였다.
비교 예 1에 따른 싱글 게이트 트랜지스터 준비
ZnON을 활성층으로 갖는 바텀 게이트 트랜지스터를 준비하였다.
비교 예 2에 따른 싱글 게이트 트랜지스터 준비
ZnON을 활성층으로 갖는 탑 게이트 트랜지스터를 준비하였다.
상기 실시 예, 비교 예 1, 및 비교 예 2에 따른 트랜지스터의 게이트 종류 및 개수가 아래의 <표 1>을 통해 정리된다.
구분 게이트 전극 종류 게이트 전극 개수
실시 예 듀얼 게이트 (Top & Bottom) 2
비교 예 1 싱글 게이트 (Bottom) 1
비교 예 2 싱글 게이트 (Top) 1
도 9는 본 발명의 실시 예에 따른 듀얼 게이트 트랜지스터를 촬영한 사진이다.
도 9를 참조하면, 상술된 본 발명의 실시 예에 따른 듀얼 게이트 트랜지스터를 촬영하여 나타내었다. 도 9에서 확인할 수 있듯이, 상기 실시 예에 따른 듀얼 게이트 트랜지스터는, 투명하고 플랙서블한 기판을 통해 형성된 것을 확인할 수 있었다.
도 10은 유리 기판이 제거되기 전 상태의 듀얼 게이트 트랜지스터와 유기 기판이 제거된 상태의 듀얼 게이트 트랜지스터를 비교한 그래프이다.
도 10을 참조하면, 유리 기판이 제거되기 전 상태(Before)의 듀얼 게이트 트랜지스터 및 유리 기판이 제거된 상태(After)의 듀얼 게이트 트랜지스터를 준비한 후, 각각에 대하여 Gate Voltage(Vg, V)에 따른 Drain Current(ID, A)를 측정하여 나타내었다. 도 10에서 확인할 수 있듯이, 본 발명의 실시 예에 따른 듀얼 게이트 트랜지스터의 경우, 유리 기판이 제거됨에도 불구하고 소자의 특성이 실질적으로 일정하게 유지되는 것을 확인할 수 있었다.
도 11 및 도 12는 본 발명의 실시 예에 따른 듀얼 게이트 트랜지스터 및 비교 예에 따른 싱글 게이트 트랜지스터의 특성을 비교하는 그래프이다.
도 11을 참조하면, 본 발명의 실시 예에 따른 듀얼 게이트 트랜지스터(DG Sweep), 비교 예 1에 따른 싱글 게이트 트랜지스터(BG sweep), 및 비교 예 2에 따른 싱글 게이트 트랜지스터(TG sweep)의 Transfer Characteristics를 확인하기 위하여, 각각에 대해 Gate Voltage(Vg, V)에 따른 Drain Current(ID, A)를 측정하여 나타내었다.
도 11에서 확인할 수 있듯이, 본 발명의 실시 예에 따른 듀얼 게이트 트랜지스터는, 비교 예 1 및 비교 예 2에 따른 싱글 게이트 트랜지스터 보다 Drain Current가 높게 나타나는 것을 확인할 수 있었다.
도 12를 참조하면, 본 발명의 실시 예에 따른 듀얼 게이트 트랜지스터(Dual Gate Sweep), 비교 예 1에 따른 싱글 게이트 트랜지스터(Bottom Gate Sweep), 비교 예 2에 따른 싱글 게이트 트랜지스터(Top Gate Sweep)의 Output Characteristics를 확인하기 위하여, 각각에 대해 Gate Voltage(Vg, V)에 따른 Drain Current(ID, A)를 측정하여 나타내었다. 또한, 도 12에서는 비교 예 1 및 비교 예 2에 따른 싱글 게이트 트랜지스터의 Drain Current를 합한 값(BG+TG Sweep) 또한 나타내었다. Dual Gate Bias는 20V의 조건에서 측정되었다.
도 12에서 확인할 수 있듯이, 상기 실시 예에 따른 듀얼 게이트 트랜지스터의 경우, 비교 예 1 및 비교 예 2에 따른 싱글 게이트 트랜지스터의 Drain Current 보다 높게 나타날 뿐만 아니라, 비교 예 1 및 비교 예 2에 따른 싱글 게이트 트랜지스터의 Drain Current를 합한 값보다 높게 나타났다.
이 밖에도, 상기 실시 예, 비교 예 1, 및 비교 예 2에 따른 트랜지스터로부터 측정된 전기적 특성들이 아래의 <표 2>를 통하여 정리된다.
구분 비교 예 1 비교 예 2 실시 예
Vth [V] -2.87 -3.35 -0.72
μsat[cm2/vs] 65.84 67.87 147.44
S.S[V/decade] 0.43 0.46 0.17
On current atVd=Vg=20V [mA] 0.30 0.26 0.75
<표 2>를 통해 알 수 있듯이, 본 발명의 실시 예에 따른 듀얼 게이트 트랜지스터는 147 cm2/vs 이상의 높은 이동도를 갖는 것을 확인할 수 있었다. 특히, 상기 실시 예에 따른 듀얼 게이트 트랜지스터는, 비교 예 1 및 비교 예 2에 따른 싱글 게이트 트랜지스터의 이동도를 합한 값보다 높은 이동도를 갖는 것을 확인할 수 있었다.
도 13 내지 도 15는 본 발명의 실시 예에 따른 듀얼 게이트 트랜지스터 및 비교 예에 따른 싱글 게이트 트랜지스터의 신뢰도를 비교하는 그래프이다.
도 13 내지 도 15를 참조하면, 비교 예 1에 따른 싱글 게이트 트랜지스터(Bottom Gate Sweep), 비교 예 2에 따른 싱글 게이트 트랜지스터(Top Gate Sweep), 및 본 발명의 실시 예에 따른 듀얼 게이트 트랜지스터(Dual Gate Sweep) 각각에 대해 NBIS(Negative Bias Illumination Stress)를 확인하기 위하여, Gate Bias(VG, V)에 따른 Drain Current(ID, A)를 측정하여 나타내었다.
도 13 내지 도 15에서 확인할 수 있듯이, 본 발명의 실시 예에 따른 듀얼 게이트 트랜지스터의 경우, 비교 예 1 및 비교 예 2에 따른 싱글 게이트 트랜지스터와 비교하여 1시간의 빛과 -10V의 Gate bias 조건에서 소자특성의 열화가 눈에 띄게 감소하는 것을 확인할 수 있었다.
도 16은 본 발명의 실시 예에 따른 듀얼 게이트 트랜지스터 및 비교 예에 따른 싱글 게이트 트랜지스터의 문턱전압을 비교하는 그래프이다.
도 16을 참조하면, 비교 예 1에 따른 싱글 게이트 트랜지스터(Bottom Gate Sweep), 비교 예 2에 따른 싱글 게이트 트랜지스터(Top Gate Sweep), 및 본 발명의 실시 예에 따른 듀얼 게이트 트랜지스터(Dual Gate Sweep) 각각에 대해 Stress Time(sec)에 따른 △Vth(V)를 측정하여 나타내었다.
도 16에서 확인할 수 있듯이, 본 발명의 실시 예에 따른 듀얼 게이트 트랜지스터의 경우, 비교 예 1 및 비교 예 2에 따른 싱글 게이트 트랜지스터와 비교하여 △Vth의 감소폭이 현저하게 낮은 것을 확인할 수 있었다.
도 17은 본 발명의 실시 예에 따른 듀얼 게이트 트랜지스터가 포함하는 활성막의 두께에 따른 이동도 특성을 비교하는 그래프이다.
도 17을 참조하면, 상술된 실시 예에 따른 듀얼 게이트 트랜지스터를 준비하되, 활성막의 두께를 12 nm 내지 15 nm로 제어하고, 두께가 제어된 활성막을 포함하는 듀얼 게이트 트랜지스터의 이동도(μDG, cm2/Vs)를 측정하여 나타내었다.
도 17에서 확인할 수 있듯이, 상기 실시 예에 따른 듀얼 게이트 트랜지스터가 포함하는 활성막의 두께가 12 nm에서 13 nm로 증가함에 따라 이동도 또한 함께 증가하는 것을 확인할 수 있었다. 하지만, 활성막의 두께가 13 nm를 초과하는 경우, Conducting 해지는 것을 확인할 수 있었다.
이에 따라, 상기 실시 예에 따른 듀얼 게이트 트랜지스터의 이동도를 향상시키기 위하여, 활성막의 두께가 12 nm 초과 15 nm 미만으로 제어되어야 하는 것을 알 수 있다.
또한, 듀얼 게이트 트랜지스터의 이동도와 싱글 게이트 트랜지스터의 이동도 비율(μDG/(μBG + μTG))을 확인한 결과, 12 nm 내지 13 nm의 두께에서 1.0 초과의 값을 나타내는 것을 확인할 수 있었다. 즉, 단순히 채널이 두개가 생긴 경우 (μDG/(μBG + μTG)) 값이 1이 나오지만, 1.0 초과의 값이 나오는 것으로 보아 상기 실시 예에 따른 듀얼 게이트 트랜지스터의 경우, 단순히 채널을 두개 형성시키는 것보다 향상된 효과가 발생되는 것을 알 수 있었다.
이상, 본 발명을 바람직한 실시 예를 사용하여 상세히 설명하였으나, 본 발명의 범위는 특정 실시 예에 한정되는 것은 아니며, 첨부된 특허청구범위에 의하여 해석되어야 할 것이다. 또한, 이 기술분야에서 통상의 지식을 습득한 자라면, 본 발명의 범위에서 벗어나지 않으면서도 많은 수정과 변형이 가능함을 이해하여야 할 것이다.
100: 기판
110: 버퍼막
120: 바텀 게이트 전극
130: 하부 게이트 절연막
140: 활성막
150: 보호막
160: 상부 게이트 절연막
170: 상부 게이트 전극

Claims (10)

  1. 기판;
    상기 기판 상에 배치되는 바텀 게이트 전극(Bottom gate electrode);
    상기 기판 상에, 상기 바텀 게이트 전극을 덮도록 배치되는 하부 게이트 절연막(Bottom gate insulator);
    상기 하부 게이트 절연막 상에 서로 이격되어 배치되는 소스(Source) 및 드레인(Drain) 전극;
    일측이 상기 소스 전극의 적어도 일 영역과 접촉되고 타측이 상기 드레인 전극의 적어도 일 영역과 접촉되도록 상기 하부 게이트 절연막 상에 배치되고, 아연 질산화물(ZnON)을 포함하며, 12 nm 초과 15 nm 미만의 두께를 갖는 활성막(active layer);
    상기 하부 게이트 절연막 상에, 상기 소스 전극, 상기 드레인 전극, 및 상기 활성막을 덮도록 배치되는 상부 게이트 절연막(Top gate insulator); 및
    상기 상부 게이트 절연막 상에 배치되는 탑 게이트 전극(Top gate electrode)을 포함하되,
    147 cm2/Vs 이상의 이동도(mobility)를 갖는 것을 포함하는 듀얼 게이트 트랜지스터.
  2. 제1 항에 있어서,
    상기 기판과 상기 바텀 게이트 상에 배치되는 버퍼막(buffer layer); 및
    상기 활성막 상에 배치되는 보호막(protect layer)을 더 포함하되,
    상기 버퍼막, 상기 하부 게이트 절연막, 상기 보호막, 및 상기 상부 게이트 절연막은 서로 동일한 금속 산화물을 포함하는 듀얼 게이트 트랜지스터.
  3. 제2 항에 있어서,
    상기 상기 하부 게이트 절연막 및 상기 상부 게이트 절연막의 두께는 같되,
    상기 버퍼막 및 상기 보호막의 두께는 상기 하부 게이트 절연막 또는 상기 상부 게이트 절연막의 두께와 다른 것을 포함하는 듀얼 게이트 트랜지스터.
  4. 제2 항에 있어서,
    상기 금속 산화물은, Al2O3를 포함하는 듀얼 게이트 트랜지스터.
  5. 삭제
  6. 삭제
  7. 제1 항에 있어서,
    상기 기판은, 플렉서블한 플라스틱 기판을 포함하는 듀얼 게이트 트랜지스터.
  8. 기판 상에 버퍼막(buffer layer)을 형성하는 단계;
    상기 버퍼막 상에 바텀 게이트 전극(Bottom gate electrode)을 형성하는 단계;
    상기 버퍼막 상에 상기 바텀 게이트 전극을 덮도록 하부 게이트 절연막(Bottom gate insulator)을 형성하는 단계;
    상기 하부 게이트 절연막 상에 서로 이격되어 배치되는 소스(Source) 전극,
    드레인(Drain) 전극, 및 일측이 상기 소스 전극의 적어도 일 영역과 접촉되고 타측이 상기 드레인 전극의 적어도 일 영역과 접촉되며 아연 질산화물(ZnON)을 포함하고, 12 nm 초과 15 nm 미만의 두께를 갖는 활성막(Active layer)을 형성하는 단계;
    상기 활성막 상에 배치되는 보호막(Protect layer) 및 상기 하부 게이트 절연막 상에 상기 소스 전극, 상기 드레인 전극, 및 상기 활성막을 덮도록 배치되는 상부 게이트 절연막(Top gate insulator)을 형성하는 단계; 및
    상기 상부 게이트 절연막 상에 탑 게이트 전극(Top gate electrode)을 형성하는 단계를 포함하되,
    147 cm2/Vs 이상의 이동도(mobility)를 갖는 것을 포함하는 듀얼 게이트 트랜지스터의 제조방법.
  9. 제8 항에 있어서,
    상기 버퍼막, 상기 하부 게이트 절연막, 상기 보호막, 및 상기 상부 게이트 절연막은 서로 동일한 공정 방법으로 형성되고,
    상기 하부 게이트 전극, 상기 소스 전극, 상기 드레인 적극, 상기 활성막, 및 상기 상부 게이트 전극은 서로 동일한 공정 방법으로 형성되되,
    상기 하부 게이트 절연막 및 상기 하부 게이트 전극은 서로 다른 공정 방법으로 형성되는 것을 포함하는 듀얼 게이트 트랜지스터의 제조방법.
  10. 제9 항에 있어서,
    상기 하부 게이트 절연막은 ALD 공정으로 형성되고, 상기 하부 게이트 전극은 Sputtering 공정으로 형성되는 것을 포함하는 듀얼 게이트 트랜지스터의 제조방법.

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