TWI618243B

TWI618243B - 半導體裝置及其製造方法

Info

Publication number: TWI618243B
Application number: TW106121034A
Authority: TW
Inventors: 吳政璁; 林鑫成; 林文新; 胡鈺豪
Original assignee: 世界先進積體電路股份有限公司
Priority date: 2017-06-23
Filing date: 2017-06-23
Publication date: 2018-03-11
Also published as: TW201906156A

Abstract

本發明提供了一種半導體裝置，包括基板、第一與第二主體區、井區、源極區、汲極區、以及第一與第二摻雜區。基板具有第一導電類型。第一與第二主體區分別設置於基板的第一與第二區域。井區設置於第一與第二區域且介於第一與第二主體區之間，具有第二導電類型。源極區的第一與第二部分分別設置於第一與第二主體區內。汲極區設置於井區。第一摻雜區設置於井區內，具有第一導電類型。第二摻雜區堆疊於第一摻雜區之上，具有第二導電類型。第一摻雜區的第一部分與第二摻雜區的第一部分設置在第一區域的井區內且朝向第一主體區而延伸至井區之外。

Description

半導體裝置及其製造方法

本發明係關於半導體裝置，且特別是關於一種具有空乏結構(depletion structure)與增強結構(enhancement structure)之功率半導體裝置(power semiconductor device)及其製造方法。

在反馳式電源供應器中，常使用一空乏型元件來將外部的交流電壓轉換為直流電壓，以做為反馳式電源供應器內部元件的供應電壓。另外，也需要一個具有低原極-汲極導通電阻的功率元件來將一次側的電壓信號傳送至二次側電路。一般而言，上述空乏型元件與功率元件系使兩個獨立的元件來實現，但這增加了電路面積電晶體。此外，在元件封裝後，需要兩條導線來將上述空乏型元件與功率元件的汲極連接在一起，這提高了電路成本。

根據本發明一實施例，本發明提供了一種半導體裝置。此半導體裝置包括基板、第一主體區、第二主體區、井區、源極區、汲極區、第一摻雜區、以及第二摻雜區。基板具有第一導電類型，且具有第一區域以及第二區域。第一主體區設置於第一區域。第二主體區具有第一導電類型，且設置於第二區域。井區設置於第一區域以及第二區域內且介於第一主體區與第二主體區之間，具有相反於第一導電類型之第二導電類型。源極區的第一部分設置於第一主體區內，且源極區的第二部分設置於第二主體區。汲極區設置於井區上。第一摻雜區設置於井區內，具有第一導電類型。第二摻雜區設置於井區內且堆疊於第一摻雜區之上，具有第二導電類型。第一摻雜區的第一部分與第二摻雜區的第一部分設置在第一區域的井區內且朝向第一主體區而延伸至井區之外。

根據本發明一實施例，本發明提供了一種半導體裝置之製造方法。此半導體裝置之製造方法包括以下步驟：形成第一導電類型的一基板，其中，基板具有第一區域以及第二區域；形成第一主體區於第一區域；形成第二主體區於第二區域，其中，第二主體區具有第一導電類型。形成井區於第一區域以及第二區域內，其中，井區形成於第一主體區與第二主體區之間具有相反於第一導電類型之第二導電類型；形成源極區，其中，源極區的第一部分形成於第一主體區內，且源極區的第二部分形成於第二主體區內；形成汲極區於井區上；佈植第一摻質於該井區，以形成第一摻雜區，其中，第一摻雜區具有第一導電類型；佈植第二摻質於井區內以及於第一摻雜區之上，以形成第二摻雜區，其中，第二摻雜區具有第二導電類型。第一摻雜區的第一部分與第二摻雜區的第一部分形成在第一區域的井區內且朝向第一主體區而延伸至井區之外。

為讓本發明之上述目的、特徵及優點能更明顯易懂，下文特舉一較佳實施例，並配合所附的圖式，作詳細說明如下。

1‧‧‧功率半導體裝置

10‧‧‧半導體基板

10D、10E‧‧‧區域

11‧‧‧井區

12、14‧‧‧主體區

13‧‧‧源極區

12A‧‧‧P+摻雜區

12B‧‧‧N+摻雜區

13A、13B‧‧‧接觸區

15‧‧‧接觸區

16‧‧‧場絕緣層

17‧‧‧P+摻雜區

18‧‧‧N+摻雜區

18A‧‧‧第一部分

18B‧‧‧第二部分

19‧‧‧摻雜區邊界

20‧‧‧閘極結構

21‧‧‧閘絕緣層

22、23‧‧‧源極內連線

24、25‧‧‧閘極內連線

26‧‧‧汲極內連線

27‧‧‧層間介電層

200‧‧‧犧牲層

201…204‧‧‧佈植保護層

D‧‧‧汲極電極

D10、D11‧‧‧距離

DMOS‧‧‧空乏型電晶體

G1、G2‧‧‧閘極電極

EMOS‧‧‧增強型電晶體

S1、S2‧‧‧源極電極

第1圖表示根據本發明之一實施例之功率半導體裝置。

第2圖表示第1圖的功率半導體裝置的等效電路。

第3A-3F圖表示根據本發明之一實施例之功率半導體裝置之製造方法；第4圖表示第1圖的功率半導體裝置的上視圖。

第5圖表示根據本發明一實施例，第1圖的功率半導體裝置的結構形狀。

第6圖表示根據本發明之另一實施例之功率半導體裝置。

於下文中將參照相關圖式以解說本發明之數個實施例之範例。

第1圖係表示根據本發明一實施例的功率半導體裝置(power semiconductor device)的截面圖。在第1圖的實施例中，功率半導體裝置1係以一導電類型為N型的半導體裝置來實現。參閱第1圖，功率半導體裝置1包括導電類型為P型的半導體基板10。基板10可分為區域10D與區域10E。在半導體基板10的區域10D與10E中設置有N型的井區(well region)11。P+摻雜區12A設置在半導體基板10的區域10D與10E，且N+摻雜區12B設置在半導體基板10的區域10D。在區域10D中，P+摻雜區12A與N+摻雜區12B共同形成了主體區(body region)12，且N+摻雜區12B介於井區11與P+摻雜區12A 之間。在區域10E中，P+摻雜區12A則作為主體區14。參閱第1圖，井區11設置在介於主體區12與14之間。P型的接觸區13A設置於主體區12與14的P+摻雜區12A內。N型的接觸區13B配置於主體區12的N+摻雜區12B內與主體區14的P+摻雜區12A。如第1圖所示，接觸區13B介於井區11與接觸區12A之間。接觸區13A與13B是用來形成源極區13。詳細來說，在區域10D中，接觸區13A與鄰近的接觸區13B共同形成了源極區13的一部分(第一部分)；而在區域10E中，接觸區13A與鄰近的接觸區13B共同形成了源極區13的另一部分(第二部分)。也就是，源極區13的一部分係設置在主體區12內，而源極區13的另一部分係設置在主體區14內。N型的接觸區15設置於井區11上且於區域10D與10E內，以作為源極區。於半導體基板10上設置有場絕緣層(field insulating layer)16。在區域10D的接觸區15與在區域10E的接觸區15之間具有場絕緣層16的一部分。

參閱第1圖，於井區11內設置有一P+摻雜區17以及堆疊於P+摻雜區17上的N+摻雜區18。P+摻雜區17與N+摻雜區18各自可分為設置在區域10D的一部分(第一部分)以及設置在區域10D的另一部分(第二部分)。在區域10D中，P+摻雜區17與N+摻雜區18朝向主體區12而延伸至井區11之外，並與主體區12接觸。在區域10E中，P+摻雜區17與N+摻雜區18完全設置在井區11內。參閱第1圖，區域10E的P+摻雜區17與N+摻雜區18對齊摻區雜邊界19，且摻雜區邊界19在井區11內。詳細來說，摻雜區邊界19與主體區14鄰進井區 11的邊界之間具有間隔距離D11，且間隔距離D11大於主體區14與井區11之間的距離D10。

此外，閘絕緣層21設置於半導體基板10的區域10D與10E，且覆蓋場絕緣層16之一部分。在區域10D中，閘絕緣層21由場絕緣層16朝向主體區12的方向延伸以覆蓋N+摻雜區18。在區域10E中，閘絕緣層21由場絕緣層16朝向主體區12的方向延伸以覆蓋井區11的一部分以及半導體基板10的一部分。閘極結構20設置在閘絕緣層21上。根據場絕緣層16、閘絕緣層21、以及摻雜區18之間的設置關係，區域10D內的N+摻雜區18一部分被閘絕緣層21覆蓋，而區域10E內的N+摻雜區18未被閘絕緣層21覆蓋。參閱第1圖，由於源極區13、汲極區15、閘極結構20、以及摻雜區17與18的設置，在區域10D中的源極區13、汲極區15、以及閘極結構20形成了空乏型電晶體(depletion transistor)DMOS，而在區域10E中的源極區13、汲極區15、以及閘極結構20形成了增強型電晶體(enhancement transistor)EMOS。

第2圖係表示第1圖的半導體裝置1的等效電路圖。參閱第1與第2圖，源極內連線22電性連結在區域10D中的接觸區13A與13B以形成空乏型電晶體DMOS的源極電極S1，且源極內連線23電性連結於區域10E中的接觸區13A與13B以形成增強型電晶體EMOS的源極電極S2。閘極內連線24電性連結於區域10D的閘極結構20以形成空乏型電晶體DMOS的閘極電極G1，且閘極內連線25電性連結於區域10E的閘極結構20以形成增強型電晶體EMOS的閘極電極G2。汲極內連線26電性連結於區域10D與10E的接觸區15以作為空乏型電晶體DMOS與增強型電晶體EMOS的汲極電極D，換句話說，空乏型電晶體DMOS的汲極電極與增強型電晶體EMOS的汲極電極彼此連接。此外，層間介電層27則設置以覆蓋此些電極22-26。根據第1圖的上述實施例，半導體裝置1同時具有空乏型電晶體DMOS與增強型電晶體EMOS。此外且當半導體裝置1封裝後，僅需一條導線即可同時連接空乏型電晶體DMOS與增強型電晶體EMOS的汲極電極。

下文中將藉由對應圖式以解說上述功率半導體裝置1之製造方法。參閱第3A圖，形成具有犧牲層200之P型的半導體基板10。半導體基板10可為矽基板、絕緣層上覆矽(SOI)基板、矽鍺基板、或其他適當之半導體基板。犧牲層200可為如氧化物、氮化物或氮氧化物(oxynitride)的一膜層。於犧牲層200上則形成佈植保護層201。佈植保護層201經過圖案化以露出施行佈植之一區域。接著，佈植N型摻質進入半導體基板10內以形成井區11。用於井區11的N型摻質之摻雜濃度可設定為高於半導體基板10的摻雜濃度，例如為約1×10¹⁴~1×10¹⁵原子/平方公分。於形成井區11之後，移除犧牲層200上的佈植保護層201。

接著，將透過第3B與3C圖來說明形成主體區12與14的示範步驟。參閱第3B圖，於犧牲層200上形成另一佈植保護層202。佈植保護層202經過圖案化以露出施行佈植之一區域。接著，佈植P型摻質進入半導體基板10內以形成P+摻雜區12A。用於P+摻雜區12A的P型摻質的摻雜濃度可設定例如為約1×10¹⁶~9×10¹⁶原子/平方公分。於形成P+摻雜區12A之後，移除犧牲層200上的佈植保護層202。接著參閱第3C圖，於犧牲層200上形成另一佈植保護層203。佈植保護層203經過圖案化以露出施行佈植之一區域。接著佈植N型摻質進入半導體基板10內以形成N+摻雜區12B。用於N+摻雜區12B的N型摻質的摻雜濃度可設定例如為約1×10¹⁶~9×10¹⁶原子/平方公分。於形成N+摻雜區12B之後，移除犧牲層200上的佈植保護層203。參閱第1與3C圖，在第3C圖左側的P+摻雜區12A與N+摻雜區12B共同形成了在區域10D的主體區12，而第3C圖右側的P+摻雜區12A則做為在區域10E的主體區14。

第3D圖顯示了形成P+摻雜區17與N+摻雜區18的示範步驟。在本發明實施例中藉由佈植方式以於半導體基板10內形成P+摻雜區17與N+摻雜區18。P+摻雜區17與N+摻雜區18係由下往上垂直地堆疊。參閱第3D圖，於犧牲層200上形成另一佈植保護層204。佈植保護層204經過圖案化以露出施行佈植之一區域。接著，P型與N型之摻質分別地佈植進入半導體基板10內以形成P+摻雜區17與N+摻雜區18。舉例來說，P型佈植可早於N型佈植施行，使得P+摻雜區17早於N+摻雜區18形成，然而，此佈植之順序並非限定。用於P+摻雜區區17的P型摻質的摻雜濃度或用於N+摻雜區18的N型摻質之摻雜濃度可設定例如為約1×10¹⁵~5×10¹⁵？？~？？原子/平方公分，以使得P+摻雜區17與N+摻雜區18的摻雜濃度高於井區11內之摻雜濃度。於部分實施例中，用於P+摻雜區17的P型摻質之摻雜濃度可設定為高於井區11之摻雜濃度，而用於 N+摻雜區18的N型摻質之摻雜濃度可設定為低於井區11之摻雜濃度。如第1與3D圖所示，P+摻雜區17的一部分與N+摻雜區18的一部分(即在區域10D的P+摻雜區17與N+摻雜區18)係形成於井區11內，且朝向主體區12而延伸至井區11之外並與主體區12接觸。P+摻雜區17的另一部分與N+摻雜區18的另一部分(即在區域10E的P+摻雜區17與N+摻雜區18)則完全設置在井區11內。於形成P+摻雜區17與N+摻雜區18之後，移除犧牲層200以及其上的佈植保護層204。

接著，參閱第3E圖，在如第3A-3D圖所示般於半導體基板10內形成井區11、摻雜區12A與12B、以及摻雜區17與18之後，於半導體基板10的表面上形成場絕緣層16。絕緣層16可為氧化物、氮化物或氮氧化物之材質。場絕緣層16可由氧化及/或氮化半導體基板10所形成，或由沉積氧化物、氮化物及或氮氧化物於半導體基板10上所形成。如第3E圖所示，場絕緣層16係形成於半導體基板10上且經過圖案化以露出井區11、P+摻雜區12A、N+摻雜區12B、以及N+摻雜區18的表面。

繼續參閱第3E圖，形成閘絕緣層21於半導體基板100的區域10D與10E上以覆蓋場絕緣層16之一部分閘絕緣層21可為如氧化物、氮化物或氮氧化物。參閱第1與3E塗，在形成閘絕緣層21的過程中，區域10D中的閘絕緣層21由場絕緣層16朝向主體區12的方向延伸以覆蓋N+摻雜區18，而區域10E中的閘絕緣層21由場絕緣層16朝向主體區12的方向延伸以覆蓋井區11的一部分以及半導體基板10的一部分。接著，再者，於閘絕緣層21上形成閘極結構20。閘極結構20可為多晶矽、金屬、或金屬矽化物，或其他導電材料。根據場絕緣層16、閘絕緣層21、以及摻雜區18之間的設置關係，區域10D內的N+摻雜區18一部分被閘絕緣層21覆蓋，而區域10E內的N+摻雜區18未被閘絕緣層21覆蓋。

參閱第1與3F圖，於主體區12與14的P+摻雜區12A內形成P型的接觸區13A，且於主體區12的N+摻雜區12B內與主體區14的P+摻雜區12A內形成N型的接觸區13B。在區域10D中，接觸區13A與鄰近的接觸區13B共同形成了源極區13的一部分，而在區域10E中，接觸區13A與鄰近的接觸區13B共同形成了源極區13的另一部分。接觸區13A與13B藉由佈植對應之P型與N型摻質進入主體區12與14而形成。此外，於井區11內形成N型的接觸區15，以作為源極區。接觸區15藉由佈植N型摻質進入井區11而形成。上述的源極區與汲極區之摻雜濃度可經過設定而具有例如約5×10¹⁹原子/平方公分或約1×10¹⁹~9×10¹⁹原子/平方公分。於部分實施例中，源極區與汲極區之摻雜濃度可經過設定而具有不同程度。參閱第1-2與3F圖，接著，形成源極電極22以電性連結在區域10D中的接觸區13A與13B以形成空乏型電晶體DMOS的源極電極S1，且形成源極內連線23以電性連結於區域10E中的接觸區13A與13B以形成增強型電晶體EMOS的源極電極S2。此外，形成閘極內連線24以電性連結於區域10D的閘極結構20以形成空乏型電晶體DMOS的閘極電極G1，且形成閘極內連線25以電性連結於區域10E的閘極結構20以形成增強型電晶體 EMOS的閘極電極G2。在第3F圖的示範步驟中，也形成汲極內連線26以電性連結於區域10D與10E的接觸區15以作為空乏型電晶體DMOS與增強型電晶體EMOS的汲極電極D。這些內連線22-26可依序或同時形成。此外，此些內連線22-26的材料可擇自於如多晶矽、金屬、金屬矽化物或其他導電材料。於部分實施例中，內連線22-26的材料與閘極結構20的材料為相同。在形成內連線22-26之後，可沉積層間介電層27於半導體基板102上以覆蓋此些內連線22-26。

第4圖系表示半導體裝置1的上視圖。為了能清楚呈現接觸區13A與13B、接觸區15、以及N+摻雜區18，第4圖未顯示閘極結構20以及內連線22-26。參閱第4圖，在區域10E的N+摻雜區18與主體區14之間具有間隔距離D11，且間隔距離D11大於主體區14與井區11之間的距離D10。

在一實施例中，半導體裝置1具有指狀型結構。如第5圖所示，源極區13與汲極區15各自以手指型狀來形成。源極區13的指狀延伸部分與汲極區15的指狀延伸部分交錯配置。第1圖所示的功率半導體裝置1的截面圖係根據第5圖中的截面線A’-A來獲得的。為了能清楚地顯示源極區13、汲極區15、以及N+摻雜區18之間的位置關係，第5圖省略顯示第1圖的其他元件。參閱第1與5圖，N+摻雜區18可分為第一部分18A與第二部分18B。第一部分18A則是指形成在區域10D的N+摻雜區18。第二部分18A的面積可以是N+摻雜區18的總面積的1%~99%。在其他實施例中，半導體裝置1可具有圓形結構、跑道型結構、矩形結構等等。

在上述實施例中，在區域10D的主體區12係由P+摻雜區12A與N+摻雜區12B共同形成的，且接觸區13A與13B係分別配置在摻雜區12A與12B中。在其他實施例中，如第6圖所示，如同在區域10E的主體區14，主體區12僅由P+摻雜區12A所形成，且接觸區13A與13B接配置在P+摻雜區12A中。在第6圖的半導體裝置的製造過程中，則可省略第3D圖中形成N+摻雜區12A之步驟。

在上述的實施例中，雖然功率半導體裝置1之範例為N型裝置，於部分實施例中此些功率半導體裝置可為P型裝置。P型功率半導體裝置之結構可相同於前述之此些N型功率半導體裝置之結構，但於P型功率半導體裝置內之材料之導電類型可設定為相反於N型功率半導體裝置之內之材料的導電類型。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可作更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

Claims

一種半導體裝置，包括：一基板，具有一第一導電類型，且具有一第一區域以及一第二區域；一第一主體區，設置於該第一區域；一第二主體區，具有該第一導電類型，設置於該第二區域；一井區，設置於該第一區域以及該第二區域內且介於該第一主體區與該第二主體區之間，具有相反於該第一導電類型之一第二導電類型；一源極區，該源極區的一第一部分設置於該第一主體區內，且該源極區的一第二部分設置於該第二主體區內；一汲極區，設置於該井區上；一第一摻雜區，設置於該井區內，具有該第一導電類型；以及一第二摻雜區，設置於該井區內且堆疊於該第一摻雜區之上，具有該第二導電類型；其中，該第一摻雜區的一第一部分與該第二摻雜區的一第一部分設置在該第一區域的該井區內且朝向該第一主體區而延伸至該井區之外；以及其中，該第一摻雜區的一第二部分與該第二摻雜區的一第二部分設置在該第二區域且完全設置在該井區內。
如申請專利範圍第1項所述之半導體裝置，其中，該第一摻雜區的該第一部分以及該第二摻雜區的該第一部分係延伸至該井區之外以與該第一主體區接觸。
如申請專利範圍第2項所述之半導體裝置，其中，該第一摻雜區的該第二部分以及該第二摻雜區的該第二部分設置在該第二區域且對齊一摻雜區邊界，且該摻雜區邊界與該第二主體區之間具有一間隔距離。
如申請專利範圍第1項所述之半導體裝置，其中，該第一摻雜區的該第二部分以及該第二摻雜區的該第二部分對齊一摻雜區邊界，且該摻雜區邊界在該井區內。
如申請專利範圍第1項所述之半導體裝置，更包括：一閘極結構，設置在該第一摻雜區之上；其中，該源極區的該第一部分、在該第一區域的該汲極區、以及形成在該第一摻雜區的該第一部分上的該閘極結構形成一空乏型電晶體。
如申請專利範圍第5項所述之半導體裝置，其中，該源極區的該第二部分、在該第二區域的該汲極區、以及形成在該第一摻雜區的該第二部分上的該閘極結構形成一增強型電晶體。
如申請專利範圍第1項所述之半導體裝置，更包括：一絕緣層，設置於該井區之上；一閘絕緣層，覆蓋該絕緣層之一部分，且朝向該第一主體區延伸以覆蓋該第二摻雜區的該第一部分；以及一閘極結構，設置於該閘絕緣層上。
如申請專利範圍第7項所述之半導體裝置，其中，該第二摻雜區的該第二部分設置於該第二區域，且該閘絕緣層朝向該第二主體區延伸以覆蓋該井區的一部分。
如申請專利範圍第1項所述之半導體裝置，其中，該源極區包括：一第一接觸區，具有該第二導電類型；以及一第二接觸區，具有該第一導電類型；其中，該第一接觸區介於該井區與該第二接觸區之間。
如申請專利範圍第9項所述之半導體裝置，其中，該第一主體區包括：一第三摻雜區，配置於該第一區域，具有該第二導電類型；以及一第四摻雜區，配置於該第一區域以及該第二區域，具有該第一導電類型；其中，該源極區的該第一部分的該第一接觸區設置於該第三摻雜區內，且該源極區的該第一部分的該第二接觸區設置於該第四摻雜區內。
如申請專利範圍第10項所述之半導體裝置，其中，該源極區的該第二部分的該第一接觸區與該第二區域區設置於該第四摻雜區內。
如申請專利範圍第1項所述之半導體裝置，其中，該第一導電類型為P型，而該第二導電類型為N型。
如申請專利範圍第1項所述之半導體裝置，其中，該第一導電類型為N型，而該第二導電類型為P型。
如申請專利範圍第1項所述之半導體裝置，其中，該汲極區包括：一接觸區，設置於該第一區域以及該第二區域內，具有該第二導電類型；以及其中，該半導體裝置更包括：一內連線，連接在該第一區域的該接觸區與在該第二區域的該接觸區。
一種半導體裝置之製造方法，包括：形成一第一導電類型的一基板，其中，該基板具有一第一區域以及一第二區域；形成一第一主體區於該第一區域；形成一第二主體區於該第二區域，其中，該第二主體區具有該第一導電類型；形成一井區於該第一區域以及該第二區域內，其中，該井區形成於該第一主體區與該第二主體區之間具有相反於該第一導電類型之一第二導電類型；形成一源極區，其中，該源極區的一第一部分形成於該第一主體區內，且該源極區的一第二部分形成於該第二主體區內；形成一汲極區於該井區上；佈植一第一摻質於該井區，以形成一第一摻雜區，其中，該第一摻雜區具有該第一導電類型；以及佈植一第二摻質於該井區內以及於該第一摻雜區之上，以形成一第二摻雜區，其中，該第二摻雜區具有該第二導電類型；其中，該第一摻雜區的一第一部分與該第二摻雜區的一第一部分形成在該第一區域的該井區內且朝向該第一主體區而延伸至該井區之外。
如申請專利範圍第15項所述之半導體裝置之製造方法，其中，該第一摻雜區的該第一部分以及該第二摻雜區的該第一部分係延伸至該井區之外以與該第一主體區接觸。
如申請專利範圍第16項所述之半導體裝置之製造方法，其中，該第一摻雜區的一第二部分以及該第二摻雜區的一第二部分設置在該第二區域且對齊一摻雜區邊界，且該摻雜區邊界與該第二主體區之間具有一間隔距離。
如申請專利範圍第15項所述之半導體裝置之製造方法，其中，該第一摻雜區的一第二部分該第二摻雜區的一第二部分設置在該第二區域且完全設置在該井區內。
如申請專利範圍第18項所述之半導體裝置之製造方法，其中，該第一摻雜區的該第二部分以及該第二摻雜區的該第二部分對齊一摻雜區邊界，且該摻雜區邊界在該井區內。
如申請專利範圍第15項所述之半導體裝置之製造方法，更包括：形成一第一閘極結構於該第一摻雜區；其中，該源極區的該第一部分、在該第一區域的該汲極區、以及形成在該第一摻雜區的該第一部分上的該閘極結構形成一空乏型電晶體。
如申請專利範圍第20項所述之半導體裝置之製造方法，其中，該第一摻雜區的一第二部分形成在該第二區域，且該源極區的該第二部分、在該第二區域的該汲極區、以及形成在該第一摻雜區的該第二部分上的該閘極結構形成一增強型電晶體。
如申請專利範圍第15項所述之半導體裝置之製造方法，更包括：形成一絕緣層於該井區之上；形成一閘絕緣層以覆蓋該絕緣層之一部分，其中，該閘絕緣層朝向該第一主體區延伸以覆蓋該第二摻雜區的該第一部分；以及形成一閘極結構於該閘絕緣層上。
如申請專利範圍第22項所述之半導體裝置之製造方法，其中，該閘絕緣層朝向該第二主體區延伸以覆蓋該井區的一部分。
如申請專利範圍第15項所述之半導體裝置之製造方法，其中，形成該源極區之步驟包括：佈植該第二摻質以形成一第一接觸區，其中，該第一接觸區具有該第二導電類型；以及佈植該第一摻質以形成一第二接觸區，其中，該第二接觸區具有該第一導電類型；其中，該第一接觸區介於該井區與該第二接觸區之間。
如申請專利範圍第24項所述之半導體裝置之製造方法，其中形成該第一主體區之步驟包括：佈植該第二摻質於該第一區域，以形成一第三摻雜區，其中，該第三摻雜區具有該第二導電類型；以及佈植該第一摻質於該第一區域與該第二區域，以形成一第四摻雜區，其中，該第四摻雜區具有該第一導電類型；其中，該源極區的該第一部分的該第一接觸區形成在該第三摻雜區內，且該源極區的該第一部分的該第二接觸區設置在該第四摻雜區內。
如申請專利範圍第25項所述之半導體裝置之製造方法，其中，該源極區的該第二部分的該第一接觸區與該第二區域形成在該第四摻雜區。
如申請專利範圍第15項所述之半導體裝置之製造方法，其中，該第一導電類型為P型，而該第二導電類型為N型。
如申請專利範圍第15項所述之半導體裝置之製造方法，其中，該第一導電類型為N型，而該第二導電類型為P型。
如申請專利範圍第15項所述之半導體裝置之製造方法，其中，形成該汲極區之步驟包括：形成一接觸區於於於該第一區域以及該第二區域內，其中，該接觸區具有該第二導電類型；其中，該半導體裝置之製造方法更包括：以一汲極內連線來連接在該第一區域的該接觸區與在該第二區域的該接觸區。