TWI615906B - 半導體裝置及其製造方法 - Google Patents

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Abstract

半導體裝置的製造方法包含在基底上形成材料層，在材料層內形成第一溝槽，沿著第一溝槽之側壁形成第一介電蓋層，在第一介電蓋層沿著第一溝槽之側壁設置時，在材料層內形成第二溝槽，沿著第一溝槽之側壁和第二溝槽之側壁形成第二介電蓋層，以及在第一溝槽和第二溝槽內形成導電特徵部件。

Description

半導體裝置及其製造方法
本發明實施例是關於半導體裝置及其製造方法，特別是有關於溝槽的製造方法。
半導體積體電路(integrated circuit，IC)產業經歷了快速成長，積體電路的設計和材料由於科技進展產生了數個世代的積體電路，每一世代皆具有與前一世代相比更小且更複雜的電路。在積體電路演化的進程中，當幾何尺寸(例如使用生產製程能產生的最小元件(或線))縮小時，功能密度(例如單位晶片區域的互連裝置數)則逐漸增加。
一般而言，此縮小尺寸的製程藉由提高生產效率和降低相關成本提供了一些效益。如此縮小尺寸的製程也增加了積體電路製程和生產的複雜性。為了實現這些進展，在積體電路的製程和生產方面需要相似的發展。當半導體裝置(例如金屬-氧化物-半導體場效電晶體(metal-oxide-semiconductor field-effect transistor，MOSFET))的尺寸歷經各個科技世代(technology node)的縮小，導線的互連以及在電晶體和其他裝置之間幫助佈線的相關介電材料在改善積體電路的效能上扮演更重要的角色。雖然現存製造積體電路裝置的方法已逐步滿足它們既定的用途，但它們仍未在各方面皆徹底的符合要求， 舉例而言，關於在互連結構中形成溝槽仍具有一些挑戰。
本揭露提供形成半導體裝置之製造方法的許多不同的實施例。此方法包含在基底上形成材料層，在材料層內形成第一溝槽，其中第一溝槽具有第一寬度。此方法也包含沿著第一溝槽之側壁形成第一介電蓋層，且第一介電蓋層具有與材料層不同的蝕刻速率。此方法更包含在第一介電蓋層沿著第一溝槽之側壁設置時，在材料層內形成第二溝槽，其中第二溝槽具有大於第一寬度的第二寬度，第二溝槽對齊且與第一溝槽連通。此外，此方法包含沿著第一溝槽之側壁和第二溝槽之側壁形成第二介電蓋層，以及在第一溝槽和第二溝槽內形成導電特徵部件。
在另一實施例中，半導體裝置之製造方法包含在基底上形成介電層，在介電層上形成第一圖案化硬遮罩，第一圖案化硬遮罩具有第一開口，第一開口具有第一寬度。此方法也包含在第一圖案化硬遮罩上形成第二圖案化硬遮罩，第二圖案化硬遮罩具有第二開口，第二開口具有大於第一寬度的第二寬度。此方法也包含通過第一開口蝕刻介電層，以在介電層內形成第一溝槽，沿著第一溝槽之側壁形成第一介電蓋層，第一介電蓋層具有與介電層不同的蝕刻速率。此半導體裝置的製造方法更包含在第一介電蓋層沿著第一溝槽之側壁設置時，通過第二開口蝕刻介電層以形成第二溝槽，其中第二溝槽與第一溝槽連通。此外，半導體裝置的製造方法包含沿著第一溝槽之側壁和第二溝槽之側壁形成第二介電蓋層，其中第二介電蓋層具 有與介電層不同的蝕刻速率，以及在第一溝槽和第二溝槽內形成導電特徵部件。
在又一實施例中，提供半導體裝置。此裝置包含設置於基底上的介電層和設置於介電層內且物理性地接觸基底的導電特徵部件，此導電特徵部件包含具有第一寬度的第一部分，以及具有第二寬度的第二部分，第二寬度大於第一寬度。此半導體裝置也包含沿著第一部分之側壁設置的第一介電蓋層，以及沿著第一部分之側壁和第二部分之側壁設置的第二介電蓋層，其中第二介電蓋層的一部分係設置於導電特徵部件的第二部分下，使得第二介電蓋層的上述部分的第一段具有第一厚度，且第二介電蓋層的上述部分的第二段具有不同於第一厚度的第二厚度。
100‧‧‧方法
102、104、106、108、110、112、114、116‧‧‧步驟
200‧‧‧半導體裝置前驅物
210‧‧‧基底
305‧‧‧蝕刻停止層
310‧‧‧材料層
410‧‧‧第一圖案化硬遮罩
415‧‧‧第一開口
420‧‧‧第二圖案化硬遮罩
425‧‧‧第二開口
510‧‧‧導孔溝槽(第一溝槽)
510’‧‧‧剩餘的導孔溝槽
515‧‧‧第二開口
610‧‧‧第一介電蓋層
710‧‧‧溝槽(第二溝槽)
720‧‧‧子溝槽(虎牙狀的子溝槽)
730‧‧‧溝槽角落
740‧‧‧第二介電蓋層
750‧‧‧頂部輪廓
755‧‧‧底部輪廓
810‧‧‧導電材料
820‧‧‧導孔特徵部件
830‧‧‧導線
t1‧‧‧第一厚度
t2‧‧‧第二厚度
w1‧‧‧第一寬度
w2‧‧‧第二寬度
w3‧‧‧第三寬度
藉由以下的詳述配合所附圖式，可以更加理解本揭露的內容。需強調的是，根據工業上的標準慣例，許多特徵部件(feature)並未按照比例繪製且僅用於闡述目的。事實上，為了能清楚地討論，各種特徵部件的尺寸可能被增加或減少。
第1圖是根據本揭露的一或多個觀點，提供裝置之整體或部分的製造方法的流程圖；第2、3、4、5、6、7、8A和8B圖是根據第1圖之方法的多個觀點，繪示裝置200之實施例的剖面示意圖。
以下揭露提供了很多不同的實施例或範例，用於實施所提供之標的的不同特徵部件。組件和配置的具體範例描 述如下，以簡化本揭露。當然，這些僅僅是範例，並非用以限定本揭露。舉例而言，敘述中若提及第一特徵部件形成於第二特徵部件之上，可能包含第一和第二特徵部件直接接觸的實施例，也可能包含額外的特徵部件形成於第一和第二特徵部件之間，使得它們不直接接觸的實施例。此外，本揭露在不同的範例中可重複參考數字及/或字母，此重複是為了簡化和清楚，並非在不同實施例及/或組態之間指定其關係。
再者，空間上相關的措辭，例如「在......之下」、「在......下方」、「下方的」、「在......上方」、「上方的」和其他類似的用語可用於此，以簡化一元件或特徵部件與其他元件或特徵部件之間如圖所示之關係的陳述。此空間上相關的措辭意欲包含除圖式描繪之方向外，使用或操作中的裝置之不同方向。裝置可以其他方向定位(旋轉90度或其他定位方向)，且在此使用的空間相關描述可同樣依此解讀。
第1圖是根據本揭露的多個觀點，製造一或多個半導體裝置之方法100的實施例的流程圖，方法100詳述如下，舉例而言，參考如第2、3、4、5、6、7、8A和8B圖所示之半導體裝置前驅物200。可理解的是，在此方法之前、中、後可提供額外的步驟，且一些敘述的步驟可為了方法的其他實施例被取代或刪除。
參見第1圖和第2圖，方法100自步驟102開始，在基底210上形成材料層310。基底210可包含矽，作為替換或額外增加的，基底210可包含其他元素半導體材料，例如鍺(Ge)。基底201也可包含化合物半導體，例如碳化矽、砷化鎵、砷化 銦或磷化銦。基底201可包含合金半導體，例如矽鍺、碳化矽鍺、磷化砷鎵或磷化銦鎵。在一實施例中，基底210包含磊晶層。舉例而言，基底210可具有覆蓋在塊材半導體之上的磊晶層。再者，基底210可包含絕緣層上覆半導體(semiconductor-on-insulator，SOI)結構。舉例而言，基底210可包含藉由例如為氧離子植入的隔離法(separation by implantation by oxygen，SIMOX)、或其他合適的技術，例如晶圓接合和研磨所形成的埋植氧化(buried oxide，BOX)層。
基底210也可包含藉由實施例如離子植入及/或擴散製程所形成的各種P型摻雜區及/或N型摻雜區，這些摻雜區包含N型井、P型井、輕摻雜區(light doped region，LDD)、重摻雜源/汲極(source and drain，S/D)以及各種通道摻雜輪廓配置為形成各種積體電路裝置，例如互補式金屬-氧化物-半導體場效電晶體(complimentary metal-oxide-semiconductor field-effect transistor，CMOSFET)、影像感測器及/或發光二極體(light emitting diode，LED)。
基底210也可包含各種隔離特徵部件。隔離特徵部件將在基底210內的各種裝置區隔開。隔離特徵部件包含藉由使用不同的製程技術而形成的不同結構。舉例而言，隔離特徵部件可包含淺溝槽隔離(shallow trench isolation，STI)特徵部件。淺溝槽隔離的形成可包含在基底210內蝕刻出溝槽，且以絕緣材料例如氧化矽、氮化矽或氮氧化矽填入溝槽。填充的溝槽可具有多層結構，例如熱氧化襯墊層與填充溝槽的氮化矽。可實施化學機械研磨(chemical mechanical polishing，CMP)以 研磨掉多餘的絕緣材料，以及將隔離特徵部件的頂面平坦化。
基底210也可包含一或多個形成於其上的導電特徵部件(例如線或導孔(via))。導電特徵部件可形成一部分的互連結構，亦稱為多層互連(multi-layer interconnect，MLI)，一般包含複數個導電層(亦稱為金屬層)、接觸窗及/或導孔，提供導電層及/或其他導電特徵部件的互連關係。在此所謂的「導孔」(via)可包含接觸特徵部件。視各層的水平面而定，導孔可提供與導線(佈線)之連接、導線(金屬佈線)之間的連接、與摻雜區的連接、與電晶體之閘極的連接、與電容之電極板的連接、及/或與半導體裝置或積體電路之其他特徵部件的連接。多層互連的導電特徵部件可包含阻障或襯墊層。在一實施例中，導電特徵部件包含鋁(Al)、銅(Cu)、鎢(W)、各自的合金、前述之組合及/或其他合適的導電材料。導電特徵部件也可包含矽化物的特徵部件，舉例而言，設置於半導體裝置的源極、汲極或閘極結構上。
方法100可用於形成上述討論的一部分的多層互連結構。換言之，多層互連的導線和導孔(包含接觸窗)可使用方法100之一或多個步驟來形成。
材料層310可包含氧化矽、未摻雜或摻雜的矽酸鹽玻璃(silicate glass)(例如硼磷矽酸鹽玻璃(boron phosphate silicate glass，BPSG)和磷矽酸鹽玻璃(phosphate silicate glass，PSG))、未摻雜或摻雜的熱成長氧化矽、未摻雜或摻雜的四乙氧基矽烷(tetraethoxysilane，TEOS)沉積的氧化矽、有機矽酸鹽玻璃、多孔的低介電常數材料及/或其他合適的介電 材料。一些實施例中，材料層310包含極低介電常數(extra-low k，ELK)的介電材料。合適的極低介電常數的材料可包含氟矽玻璃(fluorinated silica glass，FSG)、摻雜碳的氧化矽、黑鑽石(Black Diamond®)(應用材料公司(Applied Materials of Santa Clara，California))、乾凝膠(Xerogel)、氣凝膠(Aerogel)、非晶形氟化碳、聚對二甲苯(Parylene)、雙-苯環丁烯(bis-benzocyclobutenes，BCB)、多孔高分子材料SiLK(陶氏化學(Dow Chemical，Midland，Michigan)、聚亞醯胺(polyimide)、多孔性高分子及/或其他合適的材料。
一些實施例中，在形成材料層310之前，在基底210上形成蝕刻停止層(etch stop layer，ESL)305，然後在蝕刻停止層305上形成材料層310。蝕刻停止層305對材料層310具有蝕刻選擇性(etch selectivity)，且蝕刻停止層305係在後續將材料層310圖案化的製程中，作為停止蝕刻用。蝕刻停止層305可包含氮化矽、氮氧化矽、碳化矽、氧化鈦、氮化鈦、氧化鉭、氮化鉭、前述之組合及/或其他合適的材料。在各種範例中，蝕刻停止層305和材料層310可藉由化學氣相沉積法(chemical vapor deposition，CVD)、物理氣相沉積法(physical vapor deposition，PVD)、原子層沉積法(atomic layer deposition，ALD)、熱氧化法、旋轉塗佈法(spin-on coating)、前述之組合或其他合適的製程沉積。
再參見第1圖和第2圖，方法100接著進行步驟104，在材料層310上形成第一圖案化硬遮罩(hard mask，HM)410，且在第一圖案化硬遮罩410上形成第二圖案化硬遮罩 420。第一圖案化硬遮罩410包含具有第一寬度w1的第一開口415，且第二圖案化硬遮罩420包含具有第二寬度w2的第二開口515。在本實施例中，第二寬度w2大於第一寬度w1。在一實施例中，第二寬度w2大於第一寬度w1的兩倍寬度。一些實施例中，第一開口415定義出導孔特徵部件，且第二開口425定義出與導孔特徵部件連接的金屬線。第一開口415可與基底210內各別的導電特徵部件對齊，且第二開口425連接和對齊於第一開口415。
第一圖案化硬遮罩410和第二圖案化硬遮罩420可包含氧化矽、氮化矽、氮氧化矽、碳化矽、氧化鈦、氮化鈦、氧化鉭、氮化鉭、前述之組合及/或其他合適的材料。在本實施例中，第一圖案化硬遮罩410可包含不同於材料層310的材料，以在後續的蝕刻製程中產生蝕刻選擇性。第二圖案化硬遮罩420可包含不同於材料層310和第一圖案化硬遮罩410的材料，以在後續的蝕刻製程中產生蝕刻選擇性。在一實施例中，材料層310包含極低介電常數之介電材料，第一圖案化硬遮罩410包含氮化矽，且第二圖案化硬遮罩420包含氮化鈦。
第一圖案化硬遮罩410和第二圖案化硬遮罩420可藉由沉積、微影和蝕刻製程來形成。沉積製程可包含化學氣相沉積法、原子層沉積法、物理氣相沉積法、熱氧化法、旋轉塗佈法、前述之組合及/或其他合適的製程。範例的微影製程可包含形成光阻層，藉由微影曝光製程對光阻層曝光，實施曝光後烘烤製程，以及對光阻層顯影以形成圖案化的光阻層。蝕刻製程可包含溼式蝕刻、乾式蝕刻及/或前述之組合。
參見第1圖和第3圖，方法100接著進行步驟106，通過第一開口415蝕刻材料層310以形成導孔溝槽510(或第一溝槽)。一些實施例中，導孔溝槽510延伸穿過材料層310往下至蝕刻停止層305。蝕刻製程可包含溼式蝕刻、乾式蝕刻及/或前述之組合。舉例而言，乾式蝕刻製程可使用含氯氣體、含氟氣體、其他蝕刻氣體及/或前述之組合。溼式蝕刻溶液可包含氫氧化銨(ammonium hydroxide，NH4OH)、氫氟酸(hydrofluoric acid，HF)或稀釋的氫氟酸、去離子水、四甲基氫氧化銨(tetramethylammonium hydroxide，TMAH)、其他合適的溼式蝕刻溶液或前述之組合。導孔蝕刻製程可調整各種蝕刻參數，例如使用的蝕刻劑、蝕刻溫度、蝕刻溶液的濃度、蝕刻壓力、蝕刻劑流速及/或其他合適的參數。一些實施例中，選擇蝕刻製程以在實質上未蝕刻第一圖案化硬遮罩410和第二圖案化硬遮罩420的狀況下，選擇性地蝕刻材料層310。如先前所述，蝕刻停止層305作為停止蝕刻用，以改善蝕刻製程容許度(process window)和蝕刻輪廓的控制。一些實施例中，蝕刻製程包含異向性乾式蝕刻，因此，形成具有垂直輪廓且與第一開口415相同寬度(稱為第一寬度w1)的導孔溝槽510。舉例而言，導孔蝕刻製程可包含使用以氟為主的化學物質(例如CF4、SF6、CH2F2、CHF3及/或C2F6)的電漿乾式蝕刻製程。
參見第1圖和第4圖，方法100接著進行步驟108，沿著導孔溝槽510的側壁形成第一介電蓋層610。一般而言，穿過極低介電常數之介電材料(例如材料層310)形成溝槽(例如導孔溝槽510)之後，在極低介電常數之介電材料上實施額外的蝕 刻製程會衰減(degrade)/改變溝槽的輪廓，如此改變的溝槽輪廓會對裝置效能產生不利的影響，例如高導孔電阻。
為了防止在後續製程中改變至少一部份的導孔溝槽510的輪廓，本揭示沿著導孔溝槽510的側壁和底部形成保護層(或蓋層)。具體而言，如第4圖所示，第一介電蓋層610係沿著導孔溝槽510的側壁和底面形成，以在後續的蝕刻製程中協助保護/維持導孔溝槽510至少一部份的輪廓。第一介電蓋層610包含與材料層310不同的材料，以在後續的蝕刻製程中達到蝕刻選擇性，且在後續的蝕刻製程中與材料層310相比具有較低的形成高分子的傾向。一些實施例中，沿著極低介電常數之材料層310中的導孔溝槽510之側壁形成為氮化矽之第一介電蓋層610。或者，沿著形成於極低介電常數之材料層310中的導孔溝槽510之側壁和底部形成為氮氧化矽之第一介電蓋層610。一些實施例中，為了降低高分子的形成，第一介電蓋層610可包含不含碳的材料。第一介電蓋層610可藉由化學氣相沉積法(CVD)、物理氣相沉積法(PVD)、原子層沉積法(ALD)及/或其他合適的技術形成。在一實施例中，第一介電蓋層610係藉由原子層沉積法(ALD)形成，以達到沿著導孔溝槽510的側壁之共形的(conformal)側壁覆蓋。第一介電蓋層610也沉積於部分的第一圖案化硬遮罩410和第二圖案化硬遮罩420之上，第一圖案化硬遮罩410和第二圖案化硬遮罩420在後續的蝕刻製程中將被移除。
第一介電蓋層610可藉由化學氣相沉積法(CVD)、物理氣相沉積法(PVD)、原子層沉積法(ALD)及/或其他合適的 技術形成。在一實施例中，第一介電蓋層610係藉由原子層沉積法(ALD)形成，以達到沿著導孔溝槽510的側壁之共形的側壁覆蓋。第一介電蓋層610也沉積於部分的第一圖案化硬遮罩410和第二圖案化硬遮罩420之上，第一圖案化硬遮罩410和第二圖案化硬遮罩420在後續的蝕刻製程中將被移除。
參見第1圖和第5圖，方法100接著進行步驟110，通過第二開口425蝕刻第一圖案化硬遮罩410和材料層310以形成溝槽710(或第二溝槽)。在導孔溝槽510’的下部分(或剩餘的導孔溝槽510’)仍由第一介電蓋層610覆蓋時，蝕刻移除導孔溝槽510的上部分。一些實施例中，控制蝕刻的深度使得溝槽710形成於材料層310的上部分，且連接和對齊於剩餘的導孔溝槽510’。
溝槽蝕刻製程可包含溼式蝕刻、乾式蝕刻及/或前述之組合。舉例而言，乾式蝕刻製程可使用含氯氣體、含氟氣體、其他蝕刻氣體或前述之組合。溼式蝕刻溶液可包含氫氧化銨(NH4OH)、氫氟酸(HF)或稀釋的氫氟酸、去離子水、四甲基氫氧化銨(TMAH)、其他合適的溼式蝕刻溶液及/或前述之組合。溝槽蝕刻製程可調整各種蝕刻參數，例如使用的蝕刻劑、蝕刻溫度、蝕刻溶液的濃度、蝕刻壓力、蝕刻劑流速及/或其他合適的參數。一些實施例中，溝槽蝕刻製程可包含選擇性的異向性乾式蝕刻，通過第二開口425蝕刻暴露的第一圖案化硬遮罩410和材料層310，但未實質地蝕刻沿著剩餘的導孔溝槽510’的側壁之第一介電蓋層610。在一實施例中，乾式蝕刻製程使用以氟為主的化學物質(例如CF4、SF6、CH2F2、CHF3及/ 或C2F6)。
如前所述，在步驟110的蝕刻製程中，第一介電蓋層610保護/維持剩餘的導孔溝槽510’的輪廓。在這方面上，第一介電蓋層610保護形成/定義剩餘的導孔溝槽510’的材料層310，以防止其暴露於蝕刻溶液/氣體。另一方面，這也避免/防止了形成/定義剩餘的導孔溝槽510’的材料層310與蝕刻溶液/氣體反應，否則將在材料層310上形成高分子，且因此而衰減/改變溝槽的輪廓。整體而言，藉由其形成高分子的低度傾向(例如不含碳的材料)，第一介電蓋層610減少或防止高分子沿著剩餘的溝槽導孔溝槽510’的側壁形成。結果，保持了剩餘的導孔溝槽510’之側壁輪廓和寬度。在一特殊的實施例中，為氮化矽之第一介電蓋層610保持了形成在極低介電常數之材料層310中之剩餘的導孔溝槽510’的側壁輪廓和寬度，且在使用以氟為主的化學物質(例如CF4、SF6、CH2F2、CHF3及/或C2F6)之乾式蝕刻製程中，防止了高分子沿著剩餘的導孔溝槽510’的側壁形成。
再參見第5圖，在溝槽蝕刻製程中，形成額外的、不預期的子溝槽(sub-trench)720(或虎牙狀的子溝槽720)是很常發生的。如圖所示，子溝槽720在溝槽角落730(在溝槽710中自剩餘的導孔溝槽510’遠離的角落)延伸進入材料層310。子溝槽720的形成是由在溝槽角落730的較高蝕刻速率所導致(例如由於在溝槽角落730之高薄膜應力的緣故)。因此，當導電層填入子溝槽720，其增加了導電層和基底210之間潛在解決脆弱的絕緣點之顧慮。本揭露將提供使子溝槽720平順的方法以解決 此脆弱的點。
參見第1圖和第6圖，方法100接著進行步驟112，以第二介電蓋層740填入子溝槽720、導孔溝槽510和溝槽710。在本實施例中，第二介電蓋層740填入子溝槽720，藉此對在溝槽角落730的第二介電蓋層740提供平順的(或幾近平坦的)頂部輪廓750。換言之，在溝槽角落730，藉由將第二介電材料填入子溝槽720，使得第二介電蓋層740具有平順的頂部輪廓750和虎牙狀的底部輪廓755。因此，在溝槽角落730，第二介電蓋層740具有第二厚度t2，且第二厚度t2實質上大於第二介電蓋層740在其餘地方的第一厚度t1。第二介電蓋層740的形成在許多方面上皆相似於前述第4圖中所討論的第一介電蓋層610，包含其中討論的材料。在一實施例中，第二介電蓋層740係藉由原子層沉積法(ALD)沉積，以自然地填入子溝槽720。一些實施例中，第二介電蓋層740是由與第一介電蓋層610相同的材料形成。在其他實施例中，第二介電蓋層740是由與第一介電蓋層610不同的材料形成。
再參見第6圖，在本實施例中，沿著剩餘的導孔溝槽510’的側壁設置有第一介電蓋層610和第二介電蓋層740，導孔溝槽510的寬度自第一寬度w1縮小至第三寬度w3。因此，剩餘的導孔溝槽510’的尺寸可藉由沿著剩餘的導孔溝槽510’之側壁形成第一介電蓋層610和第二介電蓋層740而進一步減少，而不用微影製程和蝕刻製程。如下所述，在後續的蝕刻製程中，第一介電蓋層610和第二介電蓋層740可允許導孔溝槽510的剩餘部分維持在第三寬度w3。
參見第1圖和第7圖，方法100接著進行步驟114，對蝕刻停止層305進行蝕刻，以延伸剩餘的導孔溝槽510’穿過蝕刻停止層305，且暴露出在剩餘的導孔溝槽510’中的基底210。蝕刻停止層305可藉由溼式蝕刻、乾式蝕刻及/或前述之組合以進行蝕刻。一些實施例中，蝕刻停止層305係藉由選擇性地蝕刻進行蝕刻，對蝕刻停止層305進行蝕刻且實質上未蝕刻材料層310和第二介電蓋層740。在本實施例中，在對蝕刻停止層305進行蝕刻時，藉由第一介電蓋層610和第二介電蓋層740覆蓋剩餘的導孔溝槽510’之側壁，防止高分子沿著剩餘的導孔溝槽510’之側壁形成，且因此而保持了導孔溝槽510的輪廓和寬度，亦即第三寬度w3。
參見第1圖和第8A圖，方法100接著進行步驟116，將導電材料810填入溝槽710和剩餘的導孔溝槽510’。導電材料810可包含晶種層、襯墊層及/或其他的多層結構。一些實施例中，在形成導電材料810之前，先形成阻障層(未繪示)。阻障層可包含金屬且具導電性，但不允許材料層310(以及第一介電蓋層610和第二介電蓋層740)與填入剩餘的導孔溝槽510’和溝槽710的導電材料810之間有互相擴散和反應，阻障層可包含耐火金屬和其氮化物。在各種範例中，阻障層可包含TiN、TaN、Co、WN、TiSiN、TaSiN或前述之組合。阻障層可包含多層膜。
然後，導電材料810填入剩餘的導孔溝槽510’和溝槽710。導電材料810可包含金屬氮化物、金屬元素及/或前述之組合。組成的範例包含銅(Cu)、鎢(W)、鈦(Ti)、鋁(Al)、鉿(Hf)、鉬(Mo)、鈧(Sc)、釔(Y)、鎳(Ni)、鉑(Pt)及/或其他合適 的金屬。金屬氮化物的組成範例包含氮化鈦(TiN)、氮化鉭(TaN)、氮化鎢(WN)及/或其他合適的金屬氮化物。阻障層和導電材料810可使用一或多個沉積步驟來形成，例如原子層沉積法(ALD)、物理氣相沉積法(PVD)、化學氣相沉積法(CVD)、電鍍法(電化學電鍍(electrochemical plating，ECP))及/或其他合適的製程。在一實施例中，以相同的導電材料810同時填入剩餘的導孔溝槽510’和溝槽710。
一些實施例中，在沉積導電材料810之後，實施平坦化製程(例如化學機械研磨(chemical mechanical polishing，CMP)製程)以將導電材料810的頂面平坦化。一些實施例中，用以將導電材料810的頂面平坦化的化學機械研磨製程也可用來移除第二介電蓋層740、第一圖案化硬遮罩410和第二圖案化硬遮罩420。在剩餘的導孔溝槽510’和溝槽710內之留下的導電材料810各自形成導孔特徵部件(via feature)820和導線830，如第8B圖所示。
再參見第8B圖，導孔特徵部件820具有剩餘的導孔溝槽510’的垂直輪廓，且沿著導孔特徵部件820的側壁具有第一介電蓋層610和第二介電蓋層740。換言之，導孔特徵部件820藉由第一介電蓋層610和第二介電蓋層740與材料層310分隔。導孔特徵部件820向下延伸且物理性地接觸基底210。第二介電蓋層740係沿著導線830側壁和沿著導線830之底部的一部分設置。導線830之底部的另一部分物理性地接觸於導孔特徵部件820。在溝槽角落730，以第二介電蓋層740填入材料層310內的子溝槽720。換言之，在溝槽角落730，第二介電蓋層740具有 平順的頂部輪廓750和虎牙形狀的底部輪廓755。因此，在溝槽角落730，第二介電蓋層740具有第二厚度t2，而在其餘部分具有第一厚度t1。導線830(與沿著其側壁設置的第二介電蓋層740)具有第二寬度w2，而導孔特徵部件820具有實質上小於第二寬度w2的第三寬度w3。導孔特徵部件820可被稱為Vx，而導線830可被稱為Mx+1，其中x是後端(back-end)金屬化製程的層數。
在方法100之前、中、後可實施額外的製程步驟，且一些上述的製程步驟可根據方法100的各種實施例被取代或刪除。
根據上述內容，可得知本揭露提供了在已存在的第一溝槽上形成第二溝槽的方法。此方法係運用沿著已存在的第一溝槽之側壁形成蓋層，以在形成第二溝槽的期間保護第一溝槽。此方法也在形成第二溝槽之後，運用形成另一蓋層，以改善位於溝槽角落之溝槽輪廓。藉由較簡單和彈性的製程整合，此方法保持了已存在之第一溝槽的輪廓和寬度，且改善了第二溝槽的溝槽輪廓。
以上概述數個實施例之特徵，以便在本發明所屬技術領域中具有通常知識者可以更理解本揭露的觀點。在發明所屬技術領域中具有通常知識者應該理解他們能以本揭露為基礎，設計或修改其他製程和結構以達到與在此介紹的實施例相同之目的及/或優勢。在發明所屬技術領域中具有通常知識者也應該理解到，此類等效的結構並無悖離本揭露的精神與範圍，且他們能在不違背本揭露之精神和範圍之下，做各式各樣的改變、取代和替換。
200‧‧‧半導體裝置前驅物
210‧‧‧基底
305‧‧‧蝕刻停止層
310‧‧‧材料層
510’‧‧‧剩餘的導孔溝槽
610‧‧‧第一介電蓋層
710‧‧‧溝槽(第二溝槽)
720‧‧‧子溝槽(虎牙狀的子溝槽)
730‧‧‧溝槽角落
740‧‧‧第二介電蓋層
750‧‧‧頂部輪廓
755‧‧‧底部輪廓
810‧‧‧導電材料
820‧‧‧導孔特徵部件
830‧‧‧導線
t1‧‧‧第一厚度
t2‧‧‧第二厚度
w1‧‧‧第一寬度
w2‧‧‧第二寬度
w3‧‧‧第三寬度

Claims (13)

  1. 一種半導體裝置的製造方法，包括：在一基底上形成一材料層；在該材料層內形成一第一溝槽，其中該第一溝槽具有一第一寬度；沿著該第一溝槽之側壁形成一第一介電蓋層，其中該第一介電蓋層具有與該材料層不同的蝕刻速率；在該第一介電蓋層沿著該第一溝槽之側壁設置時，在該材料層內形成一第二溝槽，其中該第二溝槽具有大於該第一寬度的一第二寬度，其中該第二溝槽對齊且與該第一溝槽連通，其中在該材料層內形成該第二溝槽還包含通過該第二溝槽在該第二溝槽之一角落形成一子溝槽；沿著該第一溝槽之側壁、該第二溝槽之底部、該子溝槽內和該第二溝槽之側壁形成一第二介電蓋層，其中填入該子溝槽的該第二介電蓋層的一部分之厚度大於在該第二溝槽之底部上的該第二介電蓋層的另一部分之厚度；以及在該第一溝槽和該第二溝槽內形成一導電特徵部件。
  2. 如申請專利範圍第1項所述之半導體裝置的製造方法，其中形成該第一溝槽穿過該材料層且一部分的該基底暴露於該第一溝槽內。
  3. 如申請專利範圍第1或2項所述之半導體裝置的製造方法，其中在該材料層內形成該第一溝槽包含：在該材料層上形成一第一圖案化硬遮罩，該第一圖案化硬遮罩具有一第一開口，該第一開口具有該第一寬度； 在該第一圖案化硬遮罩上形成一第二圖案化硬遮罩，該第二圖案化硬遮罩具有一第二開口，該第二開口具有該第二寬度；以及通過該第一開口蝕刻該材料層。
  4. 如申請專利範圍第3項所述之半導體裝置的製造方法，其中在該材料層內形成該第二溝槽包含：通過該第二開口蝕刻該材料層和該第一圖案化硬遮罩，以形成該第二溝槽和該子溝槽。
  5. 如申請專利範圍第1或2項所述之半導體裝置的製造方法，更包括：在該基底上形成該材料層之前，在該基底上形成一蝕刻停止層；以及在沿著該第一溝槽之側壁和該第二溝槽之側壁形成該第二介電蓋層之後，在該第一介電蓋層和該第二介電蓋層沿著該第一溝槽之側壁設置時，蝕刻該蝕刻停止層以暴露出該基底。
  6. 一種半導體裝置的製造方法，包括：在一基底上形成一介電層；在該介電層上形成一第一圖案化硬遮罩，該第一圖案化硬遮罩具有一第一開口，該第一開口具有一第一寬度；在該第一圖案化硬遮罩上形成一第二圖案化硬遮罩，該第二圖案化硬遮罩具有一第二開口，該第二開口具有大於該第一寬度的一第二寬度；通過該第一開口蝕刻該介電層，以在該介電層內形成一第 一溝槽；沿著該第一溝槽之側壁形成一第一介電蓋層，該第一介電蓋層具有與該介電層不同的蝕刻速率；在該第一介電蓋層沿著該第一溝槽之側壁設置時，通過該第二開口蝕刻該介電層以形成一第二溝槽，其中該第二溝槽與該第一溝槽連通；沿著該第一溝槽之側壁和該第二溝槽之側壁以及在該第二圖案化硬遮罩上形成一第二介電蓋層，其中該第二介電蓋層具有與該介電層不同的蝕刻速率；以及在該第一溝槽和該第二溝槽內形成一導電特徵部件。
  7. 如申請專利範圍第1或6項所述之半導體裝置的製造方法，其中該第一介電蓋層和該第二介電蓋層係各自地藉由原子層沉積法形成，或者該第一介電蓋層和該第二介電蓋層係由不含碳的介電材料形成，或者該介電層係由極低介電常數之介電材料形成。
  8. 如申請專利範圍第6項所述之半導體裝置的製造方法，其中通過該第二開口蝕刻該介電層以形成該第二溝槽包含通過該第二開口蝕刻該介電層和該第一圖案化硬遮罩，使得一子溝槽形成於該第二溝槽之一角落。
  9. 如申請專利範圍第8項所述之半導體裝置的製造方法，其中沿著該第二溝槽之側壁形成該第二介電蓋層包含將該第二介電蓋層填入該子溝槽。
  10. 如申請專利範圍第6、8和9中任一項所述之半導體裝置的製造方法，更包括： 在該基底上形成該介電層之前，在該基底上形成一蝕刻停止層；以及在沿著該第一溝槽之側壁和該第二溝槽之側壁形成該第二介電蓋層之後，通過該第一介電蓋層和該第二介電蓋層蝕刻該蝕刻停止層，以暴露該基底。
  11. 一種半導體裝置，包括：一介電層，設置於一基底上；以及一導電特徵部件，設置於該介電層內且物理性地接觸該基底，該導電特徵部件包含：一第一部分，具有一第一寬度；一第二部分，具有一第二寬度，該第二寬度大於該第一寬度；一第一介電蓋層，沿著該第一部分之側壁設置；以及一第二介電蓋層，沿著該第一部分之側壁和該第二部分之側壁設置，其中該第二介電蓋層的一第一段係設置於該導電特徵部件的該第二部分下，該第二介電蓋層的一第二段係填入位於該第二部分之角落下方的一子溝槽，且該第二段的厚度大於該第一段的厚度。
  12. 如申請專利範圍第11項所述之半導體裝置，其中該導電特徵部件的該第一部分藉由該第一介電蓋層和該第二介電蓋層與該介電層分離，其中該導電特徵部件的該第二部分藉由該第二介電蓋層與該介電層分離。
  13. 如申請專利範圍第11或12項所述之半導體裝置，其中該第一介電蓋層和該第二介電蓋層包含不含碳的介電材料，或 者該第一介電蓋層和第二介電蓋層包含氮化矽層且該介電層包含極低介電常數之介電材料。
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10256142B2 (en) 2009-08-04 2019-04-09 Novellus Systems, Inc. Tungsten feature fill with nucleation inhibition
KR102131581B1 (ko) 2012-03-27 2020-07-08 노벨러스 시스템즈, 인코포레이티드 텅스텐 피처 충진
US11437269B2 (en) 2012-03-27 2022-09-06 Novellus Systems, Inc. Tungsten feature fill with nucleation inhibition
US9997405B2 (en) 2014-09-30 2018-06-12 Lam Research Corporation Feature fill with nucleation inhibition
US9728501B2 (en) * 2015-12-21 2017-08-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming trenches
US10573522B2 (en) * 2016-08-16 2020-02-25 Lam Research Corporation Method for preventing line bending during metal fill process
WO2018118085A1 (en) * 2016-12-23 2018-06-28 Intel Corporation Bottom-up fill dielectric materials for semiconductor structure fabrication and their methods of fabrication
US11121027B2 (en) * 2017-12-08 2021-09-14 Tokyo Electron Limited High aspect ratio via etch using atomic layer deposition protection layer
KR20200140391A (ko) 2018-05-03 2020-12-15 램 리써치 코포레이션 3d nand 구조체들에 텅스텐 및 다른 금속들을 증착하는 방법
KR102661930B1 (ko) 2018-08-13 2024-04-29 삼성전자주식회사 집적회로 소자
WO2020118100A1 (en) 2018-12-05 2020-06-11 Lam Research Corporation Void free low stress fill
JP2022523689A (ja) 2019-01-28 2022-04-26 ラム リサーチ コーポレーション 金属膜の蒸着
KR20210127262A (ko) 2019-03-11 2021-10-21 램 리써치 코포레이션 몰리브덴-함유 막들의 증착을 위한 전구체들
US12002754B2 (en) 2020-06-25 2024-06-04 Intel Corporation Multi-height and multi-width interconnect line metallization for integrated circuit structures
US11823989B2 (en) * 2020-07-17 2023-11-21 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-liner TSV structure and method forming same
US11569166B2 (en) * 2020-08-31 2023-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof
KR20220086349A (ko) * 2020-12-16 2022-06-23 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW516180B (en) * 2001-05-17 2003-01-01 Silicon Integrated Sys Corp Manufacturing method for dual damascene structure of integrated circuit
CN1434509A (zh) * 2002-01-22 2003-08-06 联华电子股份有限公司 双镶嵌金属内连线结构及其制作方法
TW200509297A (en) * 2003-08-19 2005-03-01 Taiwan Semiconductor Mfg Co Ltd Method of modifying dielectric layers and employing the method in damascene structures fabrication
TW200539304A (en) * 2004-05-28 2005-12-01 Taiwan Semiconductor Mfg Semiconductor structure
TW201130050A (en) * 2009-12-04 2011-09-01 Novellus Systems Inc Hardmask materials

Family Cites Families (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5990011A (en) * 1997-09-18 1999-11-23 Micron Technology, Inc. Titanium aluminum alloy wetting layer for improved aluminum filling of damescene trenches
US6140226A (en) 1998-01-16 2000-10-31 International Business Machines Corporation Dual damascene processing for semiconductor chip interconnects
JPH11354637A (ja) * 1998-06-11 1999-12-24 Oki Electric Ind Co Ltd 配線の接続構造及び配線の接続部の形成方法
US6025259A (en) * 1998-07-02 2000-02-15 Advanced Micro Devices, Inc. Dual damascene process using high selectivity boundary layers
US6372636B1 (en) * 2000-06-05 2002-04-16 Chartered Semiconductor Manufacturing Ltd. Composite silicon-metal nitride barrier to prevent formation of metal fluorides in copper damascene
US6930038B2 (en) * 2001-05-23 2005-08-16 United Microelectronics Corp. Dual damascene partial gap fill polymer fabrication process
US6642622B2 (en) * 2002-02-28 2003-11-04 Kabushiki Kaisha Toshiba Semiconductor device with protective layer
CN1278409C (zh) * 2002-06-10 2006-10-04 株式会社东芝 半导体器件的制造方法和半导体器件
US20070126120A1 (en) * 2005-12-06 2007-06-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device
KR100784871B1 (ko) * 2006-07-31 2007-12-14 삼성전자주식회사 내부 렌즈를 구비한 이미지 센서의 제조방법
US7772581B2 (en) * 2006-09-11 2010-08-10 Macronix International Co., Ltd. Memory device having wide area phase change element and small electrode contact area
US7544982B2 (en) * 2006-10-03 2009-06-09 Taiwan Semiconductor Manufacturing Company, Ltd. Image sensor device suitable for use with logic-embedded CIS chips and methods for making the same
US7838415B2 (en) * 2007-01-16 2010-11-23 United Microelectronics Corp. Method of fabricating dual damascene structure
DE102007004860B4 (de) * 2007-01-31 2008-11-06 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung einer Kupfer-basierten Metallisierungsschicht mit einer leitenden Deckschicht durch ein verbessertes Integrationsschema
US7667271B2 (en) 2007-04-27 2010-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistors
US8061718B2 (en) * 2007-07-27 2011-11-22 Robert Bosch Gmbh Toolless bitholder for spiral saws
KR100965031B1 (ko) * 2007-10-10 2010-06-21 주식회사 하이닉스반도체 듀얼 다마신 공정을 이용한 반도체 소자의 제조 방법
US8634231B2 (en) * 2009-08-24 2014-01-21 Qualcomm Incorporated Magnetic tunnel junction structure
JP2009218265A (ja) * 2008-03-07 2009-09-24 Sony Corp 半導体装置および半導体装置の製造方法
US7910453B2 (en) 2008-07-14 2011-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Storage nitride encapsulation for non-planar sonos NAND flash charge retention
US20100031477A1 (en) * 2008-08-05 2010-02-11 Charles Lamar Harrison Adjustable retainer
JP2010287831A (ja) 2009-06-15 2010-12-24 Renesas Electronics Corp 半導体装置およびその製造方法
US8134234B2 (en) * 2009-06-18 2012-03-13 Kabushiki Kaisha Toshiba Application of Mn for damage restoration after etchback
US8310013B2 (en) 2010-02-11 2012-11-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a FinFET device
US8399931B2 (en) 2010-06-30 2013-03-19 Taiwan Semiconductor Manufacturing Company, Ltd. Layout for multiple-fin SRAM cell
US8729627B2 (en) 2010-05-14 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel integrated circuit devices
US9490165B2 (en) * 2010-12-30 2016-11-08 Globalfoundries Singapore Pte. Ltd. Reliable interconnect integration scheme
US8273598B2 (en) * 2011-02-03 2012-09-25 International Business Machines Corporation Method for forming a self-aligned bit line for PCRAM and self-aligned etch back process
JP5746881B2 (ja) * 2011-02-22 2015-07-08 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US8816444B2 (en) 2011-04-29 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
US8466027B2 (en) 2011-09-08 2013-06-18 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide formation and associated devices
US8723272B2 (en) 2011-10-04 2014-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of manufacturing same
US8377779B1 (en) 2012-01-03 2013-02-19 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of manufacturing semiconductor devices and transistors
US8735993B2 (en) 2012-01-31 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET body contact and method of making same
US8785285B2 (en) 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US8716765B2 (en) 2012-03-23 2014-05-06 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8860148B2 (en) 2012-04-11 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET integrated with capacitor
US8736056B2 (en) 2012-07-31 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. Device for reducing contact resistance of a metal
US8823065B2 (en) 2012-11-08 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8772109B2 (en) 2012-10-24 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for forming semiconductor contacts
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
US9257282B2 (en) * 2014-05-02 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method of semiconductor integrated circuit fabrication
KR102195003B1 (ko) * 2014-06-18 2020-12-24 삼성전자주식회사 반도체 다이오드, 가변 저항 메모리 장치 및 가변 저항 메모리 장치의 제조 방법
US9536826B1 (en) * 2015-06-15 2017-01-03 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (finFET) device structure with interconnect structure
US9728501B2 (en) * 2015-12-21 2017-08-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming trenches
US9653682B1 (en) * 2016-02-05 2017-05-16 Taiwan Semiconductor Manufacturing Company Ltd. Resistive random access memory structure

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW516180B (en) * 2001-05-17 2003-01-01 Silicon Integrated Sys Corp Manufacturing method for dual damascene structure of integrated circuit
CN1434509A (zh) * 2002-01-22 2003-08-06 联华电子股份有限公司 双镶嵌金属内连线结构及其制作方法
TW200509297A (en) * 2003-08-19 2005-03-01 Taiwan Semiconductor Mfg Co Ltd Method of modifying dielectric layers and employing the method in damascene structures fabrication
TW200539304A (en) * 2004-05-28 2005-12-01 Taiwan Semiconductor Mfg Semiconductor structure
TW201130050A (en) * 2009-12-04 2011-09-01 Novellus Systems Inc Hardmask materials

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