KR101579352B1 - 반도체 디바이스에 대한 상호접속 구조물 및 방법 - Google Patents

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Abstract

반도체 디바이스가 개시된다. 디바이스는 기판, 기판 위에 배치된 제1 유전체 층, 및 제1 유전체 층에 그리고 제1 유전체 층의 표면 아래에 배치된 금속 구조물을 포함한다. 금속 구조물은 제1 폭의 상부 부분 및 제2 폭의 하부 부분을 갖는 형상을 갖는다. 제2 폭은 제1 폭보다 상당히 더 크다. 반도체 디바이스는 또한 금속 구조물의 상부 부분과 제1 유전체 층 사이에 위치된 제2 유전체의 서브구조물을 포함한다.

Description

반도체 디바이스에 대한 상호접속 구조물 및 방법{INTERCONNECTION STRUCTURE AND METHOD FOR SEMICONDUCTOR DEVICE}
본 출원은 2013년 3월 13일 출원된 미국 가특허 출원 번호 제61/778,799호의 우선권을 주장하며, 이 출원의 전체 내용은 참조에 의해 여기에 포함된다.
반도체 집적 회로(IC; integrated circuit) 산업은 과거 수세기에 걸쳐 급격한 성장을 겪어 왔다. 반도체 재료 및 설계의 기술 발전은 점점 더 작아지고 보다 복잡한 회로를 만들었다. 이들 재료 및 설계 발전은 프로세싱 및 제조에 관련된 기술도 또한 기술 발전을 거침에 따라 가능하게 되었다. 최소 컴포넌트의 크기가 감소함에 따라 다수의 난제가 생겨났다. 예를 들어, 트랜지스터와 다른 디바이스 사이의 배선을 용이하게 하는 전도성 라인 및 관련 유전체 재료의 상호접속이 IC 성능 개선에 있어서 점점 더 중요한 역할을 한다. 상호접속 구조물에 대한 금속화가 강건하여야 하고, 이 분야에서의 개선이 필요하다.
반도체 디바이스가 개시된다. 디바이스는 기판, 기판 위에 배치된 제1 유전체 층, 및 제1 유전체 층에 그리고 제1 유전체 층의 표면 아래에 배치된 금속 구조물을 포함한다. 금속 구조물은 제1 폭의 상부 부분 및 제2 폭의 하부 부분을 갖는 형상을 갖는다. 제2 폭은 제1 폭보다 상당히 더 크다. 반도체 디바이스는 또한 금속 구조물의 상부 부분과 제1 유전체 층 사이에 위치된 제2 유전체의 서브구조물을 포함한다.
본 개시는 다음의 상세한 설명으로부터 첨부 도면과 함께 볼 때 가장 잘 이해된다. 산업계에서의 표준 실시에 따라, 다양한 특징부들은 축척대로 도시된 것은 아니며 단지 설명을 위한 목적으로만 사용된다는 것을 강조한다. 사실상, 다양한 특징부의 치수는 설명을 명확하게 하기 위해 임의적으로 증가되거나 감소되어질 수 있다.
도 1은 본 개시의 다양한 양상에 따라 구성된 반도체 집적 회로(IC)를 제조하는 예시적인 방법의 흐름도이다.
도 2 내지 도 9b는 도 1의 방법에 따라 구성된 제조 단계에서 예시적인 반도체 IC 디바이스의 단면도들이다.
다음의 개시는 본 발명의 다양한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공하는 것임을 이해하여야 한다. 특정 예의 컴포넌트 및 구성이 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이고 한정하고자 하는 것이 아니다. 예를 들어, 이어지는 다음 설명에서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 개재하여 형성될 수 있는 실시예도 또한 포함할 수 있다. 또한 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순하고 명확하게 하기 위한 것이며, 그 자체가 설명되는 다양한 실시예들 및/또는 구성들 간의 관계를 지시하는 것은 아니다.
도 1은 본 개시의 양상에 따라 하나 이상의 반도체 디바이스를 제조하는 방법(100)의 하나의 실시예의 흐름도이다. 방법(100)은 예를 위해 도 2 내지 도 9b에 도시된 반도체 디바이스(200)를 참조하여 아래에 상세하게 설명된다.
도 1 및 도 2를 참조하면, 방법(100)은 기판(210)을 제공하는 단계 102에서 시작된다. 기판(210)은 실리콘을 포함한다. 대안으로서 또는 추가적으로, 기판(210)은 게르마늄과 같은 다른 원소 반도체를 포함할 수 있다. 기판(210)은 또한 실리콘 카바이드, 갈륨 비소, 인듐 비소화물, 및 인듐 인화물과 같은 화합물 반도체를 포함할 수 있다. 기판(210)은 실리콘 게르마늄, 실리콘 게르마늄 카바이드, 갈륨 비소 인화물, 및 갈륨 인듐 인화물과 같은 합금 반도체를 포함할 수 있다. 하나의 실시예에서, 기판(210)은 에피텍셜 층을 포함한다. 예를 들어, 기판(210)은 벌크 반도체 위에 있는 에피텍셜 층을 가질 수 있다. 또한, 기판(210)은 SOI(semiconductor-on-insulator) 구조물을 포함할 수 있다. 예를 들어, 기판(210)은 SIMOX(separation by implanted oxygen) 또는 웨이퍼 본딩 및 그라인딩과 같은 기타 적합한 기술과 같은 프로세스에 의해 형성된 BOX(buried oxide) 층을 포함할 수 있다.
기판(210)은 또한 이온 주입 및/또는 확산과 같은 프로세스에 의해 주입된, 다양한 p 타입 도핑 영역 및/또는 n 타입 도핑 영역을 포함할 수 있다. 이들 도핑 영역은 n 웰, p 웰, 저농도 도핑 영역(LDD; light doped region), 고농도 도핑 소스 및 드레인(S/D; source and drain), 및 상보형 금속 산화물 반도체 전계 효과 트랜지스터(CMOSFET; complimentary metal-oxide-semiconductor field-effect transistor), 이미징 센서, 및/또는 LED(light emitting diode)와 같은 다양한 집적 회로(IC; integrated circuit) 디바이스를 형성하도록 구성된 다양한 채널 도핑 프로파일을 포함한다. 기판(210)은 기판 안에 그리고 기판 상에 형성된 저항 또는 커패시터와 같은 기타 기능 특징부를 더 포함할 수 있다.
기판(210)은 또한 다양한 격리 특징부(isolation feature)를 포함할 수 있다. 격리 특징부는 기판(210) 내의 다양한 디바이스 영역들을 분리한다. 격리 특징부는 상이한 프로세싱 기술을 사용함으로써 형성된 상이한 구조들을 포함한다. 예를 들어, 격리 특징부는 쉘로우 트렌치 아이솔레이션(STI; shallow trench isolation) 특징부를 포함할 수 있다. STI의 형성은, 기판(210)에 트렌치를 에칭하고, 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물과 같은 절연체 재료로 트렌치를 채우는 것을 포함할 수 있다 . 채워진 트렌치는 실리콘 질화물로 트렌치를 채운 열 산화물 라이너 층과 같은 다층 구조를 가질 수 있다. 과도한 절연체 재료를 연마 제거하고 격리 특징부의 상부 표면을 평탄화하도록 화학 기계적 연마(CMP; chemical mechanical polishing)가 수행될 수 있다.
기판(210)은 또한 유전체 층 및 전극 층에 의해 형성된 게이트 스택을 포함할 수 있다. 유전체 층은 화학적 기상 증착(CVD; chemical vapor deposition), 원자층 증착(ALD; atomic layer deposition), 물리적 기상 증착(PVD; physical vapor deposition), 열 산화, 이들의 조합, 또는 기타 적합한 기술과 같은 적합한 기술에 의해 증착된 계면 층(IL; interfacial layer) 및 하이 k(HK; high-k) 유전체 층을 포함할 수 있다. 전극 층은 ALD, PVD, CVD 또는 기타 적합한 프로세스에 의해 형성된 금속 층, 라이너 층, ?팅 층, 및 접착 층과 같은 단층 또는 다층을 포함할 수 있다.
기판(210)은 또한, 기능적 집적 회로가 되도록 다양한 p 타입 및 n 타입 도핑 영역과 기타 기능적 특징부(예를 들어 게이트 전극)를 연결하도록 구성된 상호접속 구조물을 형성하도록 집적된 복수의 층간 유전체(ILD; inter-level dielectric) 층 및 전도성 특징부를 포함할 수 있다. 하나의 예에서, 기판(210)은 상호접속 구조물의 일부를 포함할 수 있고, 상호접속 구조물은 다층 상호접속(MLI; multi-layer interconnect) 구조물 및 MLI 구조물로 집적된 ILD 층을 포함하며, 기판(210) 내의 다양한 디바이스를 입력/출력 파워 및 신호에 연결하는 전기적 라우팅을 제공한다. 상호접속 구조물은 다양한 금속 라인, 컨택 및 비아 특징부(또는 비아 플러그)를 포함한다. 금속 라인은 수평 전기적 라우팅을 제공한다. 컨택은 실리콘 기판과 금속 라인 사이의 수직 접속을 제공하는 반면에, 비아 특징부는 상이한 금속 층 내의 금속 라인들 사이의 수직 접속을 제공한다.
기판(210)은 또한 도 2에서 전도성 특징부(214)로 나타낸 전도성 특징부를 포함한다. 전도성 특징부(214)는 (소스 또는 드레인과 같은) 도핑 영역 또는 게이트 전극을 포함할 수 있다. 대안으로서, 전도성 특징부(214)는 전극, 커패시터, 저항 또는 저항의 일부를 포함할 수 있다. 전도성 특징부(214)는 또한 컨택, 금속 비아, 또는 금속 라인과 같은 상호접속 구조물의 일부를 포함할 수 있다. 전도성 특징부(214)는 리소그래피, 에칭 및 증착을 포함한 절차에 의해 형성될 수 있다.
도 1 및 도 3을 참조하면, 방법(100)은 기판(210) 위에 제1 유전체 층(310)을 그리고 제1 유전체 층(310) 위에 제1 하드 마스크(330)를 증착하는 단계 104로 진행한다. 제1 유전체 층(310)은 실리콘 산화물, 실리콘 질화물, 열 실리콘 산화물보다 더 낮은 유전 상수(k)를 갖는 유전체 재료(따라서 로우 k(low-k) 유전체 재료 층으로 지칭됨), 또는 기타 적합한 유전체 재료 층과 같은 유전체 재료를 포함한다. 다양한 예에서, 로우 k 유전체 재료는 예로서 FSG(fluorinated silica glass), 탄소 도핑된 실리콘 산화물, 비정질 플루오르화 탄소, Parylene, BCB(bis-benzocyclobutenes), 폴리이미드, 및/또는 기타 재료를 포함할 수 있다. 다른 예에서, 로우 k 유전체 재료는 ELK(extreme low k) 유전체 재료를 포함할 수 있다. 유전체 재료 층(310)을 형성하는 프로세스는 스핀온 코팅 또는 CVD를 이용할 수 있다.
제1 하드 마스크(330)는 나중의 에칭 프로세스에서 제1 유전체 층(310)에 비교하여 상당히 느린 에칭 속도를 갖는 재료를 포함할 수 있다. 예를 들어, 제1 하드 마스크는 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물, 또는 기타 적합한 재료를 포함한다. 하나의 실시예에서, 제1 유전체 층(310)과 제1 하드 마스크(330) 사이에 제1 캐핑 층이 개재된다. 제1 캐핑 층은 실리콘 카바이드, 실리콘 카바이드 질화물, 실리콘 질화물, Si, C, O 및 H (SiCOH)로 구성된 탄소 도핑된 산화물 유전체, 또는 기타 적합한 재료를 포함할 수 있다. 제1 하드 마스크 층(330) 뿐만 아니라 제1 캐핑 층은 ALD, CVD 또는 PVD 프로세스에 의해 증착될 수 있다.
도 1 및 도 4를 참조하면, 방법(100)은 제1 하드 마스크(330)를 패터닝하는 단계 106으로 진행한다. 제1 하드 마스크(330)는 리소그래피 및 에칭 프로세스에 의해 패터닝될 수 있다. 예를 들어, 패터닝된 포토레지스트가 제1 하드 마스크(330) 상에 리소그래피 프로세스에 의해 형성될 수 있고, 패터닝된 포토레지스트를 통해 제1 하드 마스크(330)를 에칭하여 제1 하드 마스크 상에 개구(335)를 형성하도록 에칭 프로세스가 이어질 수 있다. 개구(335)는 (형성될) 수직 상호접속을 정의하도록 각각의 전도성 특징부(214)에 정렬될 수 있다. 대안으로서 또는 추가적으로, 개구(335)는 또한 수평 상호접속을 정의하도록 전도성 특징부(214)가 없는 영역에 정렬될 수 있다.
도 1 및 도 5를 참조하면, 방법(100)은 제1 유전체 층(310)에 트렌치(410)를 형성하고 트렌치(410)를 제1 금속 층(414)으로 채워 제1 금속 구조물(416)을 형성하는 단계 108로 진행한다. 트렌치(410)는 패터닝된 제1 하드 마스크(330)를 통해 제1 유전체 층(310)을 에칭함으로써 형성된다. 에칭 프로세스는 습식 에칭, 건식 에칭, 또는 이들의 조합을 포함한다. 본 실시예에서, 트렌치(410)는 실질적으로 직선인 측벽 프로파일로 형성된다.
하나의 실시예에서, 확산을 막고 그리고/또는 재료 접착을 제공하도록 제1 배리어 층(412)이 먼저 트렌치(410)에 채워진다. 제1 배리어 층(412)은 티타늄 질화물(TiN), 탄탈 질화물(TaN), 텅스텐 질화물(WN), 티타늄 실리콘 질화물(TiSiN), 탄탈 실리콘 질화물(TaSiN), 또는 기타 적합한 재료를 포함할 수 있다. 그 다음, 제1 금속 층(414)이 제1 배리어 층(412) 상에 증착된다. 제1 금속 층(414)은 알루미늄(Al), 구리(Cu) 또는 텅스텐(W) 또는 기타 적합한 전도성 재료를 포함할 수 있다. 제1 배리어 층(412) 및 제1 금속 층(414)은 ALD, PVD, CVD, 또는 기타 적합한 프로세스에 의해 증착될 수 있다. 트렌치(410)의 실질적으로 직선인 측벽 프로파일로써, 트렌치를 채우는 금속 층의 프로세스 윈도우가 훨씬 더 완화될 수 있다.
도시된 실시예에서, 금속 층(414)은 제1 금속 구조물(416)을 넘어설 수 있다. 제1 배리어 층(412) 뿐만 아니라 제1 금속 층(414)의 과도한 부분은 화학 기계적 연마(CMP) 프로세스에 의해 제거될 수 있다. 추가적으로, 패터닝된 제1 하드 마스크(330) 및 제1 캐핑 층(320)은 리세스 동안 제거된다.
도 1, 도 6a 및 도 6b를 참조하면, 방법(100)은 제1 금속 구조물(416) 및 제1 유전체 층(310) 상에 제2 하드 마스크(530)를 증착한 다음 패터닝하는 단계 110으로 진행한다. 하나의 실시예에서, 제1 금속 구조물(416) 및 유전체 층(310)과 제2 하드 마스크(530) 사이에 제2 캐핑 층이 개재된다. 제2 캐핑 층은 많은 점에서 상기 설명한 제1 캐핑 층과 유사할 수 있다. 제2 하드 마스크(530)는 나중의 에칭 프로세스에서 제1 금속 구조물(416) 및 제1 유전체 층(310)의 에칭 속도에 비교하여 상당히 느린 에칭 속도를 갖는 재료를 포함한다. 예를 들어, 제2 하드 마스크(530)는 실리콘 카바이드, 실리콘 카바이드 질화물, 실리콘 질화물, Si, C, O 및 H (SiCOH)로 구성된 탄소 도핑된 산화물, 또는 기타 적합한 재료를 포함한다. 제2 하드 마스크(530)는 ALD, CVD 또는 기타 적합한 프로세스에 의해 증착될 수 있다. 제2 하드 마스크(530)를 패터닝하는 절차는 많은 점에서 도 4에서 상기 설명한 제1 하드 마스크(330)를 패터닝하는 것과 유사하다.
본 실시예에서, 도 6a에 도시된 바와 같이, 패터닝된 제2 하드 마스크(530)에 개구(535)가 형성되고, 개구(535)는 제1 금속 구조물(416)의 일측에 오프셋 정렬된다(offset-aligned). 개구(535)는 제1 금속 구조물(416)의 일부분으로부터 인접한 제1 유전체 층(310)으로 연장한다. 대안으로서, 도 6b에 도시된 바와 같이, 2개의 오프셋 개구(535)가 제1 금속 구조물(416)의 각각의 양측에 정렬된다. 참조를 위해, 2개의 오프셋 개구에 참조 번호 535A 및 535B가 지정된다. 개구(535A 및 535B)는 각각의 인접한 제1 유전체 층(310)으로 연장한다. 본 실시예에서, 개구(535A)는 개구(535B)와 분리되어 있다.
도 1, 도 7a 및 도 7b를 참조하면, 방법(100)은 개구(535)를 통해 제1 금속 구조물(416) 및 제1 유전체 층(310)의 일부를 에칭하여 노치(notch)(610)를 형성하는 단계 112로 진행한다. 노치(610)는 제1 폭 w1과 제1 높이 h1를 갖는 하부 부분 및 제2 폭 w2 및 제2 높이 h2를 갖는 상부 부분을 갖는 2부분 구조물로서 제1 금속 구조물(416)을 정의한다. 제2 폭 w2은 제1 폭 w1보다 상당히 작다. 대안으로서, 노치(610)는 개구(535A 및 535B)를 통해 제1 금속 구조물(416)의 각각의 양측에 형성되며, 이는 610A 및 610B로 지칭된다.
에칭 프로세스는 습식 에칭, 건식 에칭, 또는 이들의 조합을 포함할 수 있다. 건식 에칭 프로세스는 불소 함유 가스(예를 들어, CF4, SF6, CH2F2, CHF3, 및/또는 C2F6), 염소 함유 가스(예를 들어, Cl2, CHCl3, CCl4, 및/또는 BCl3), 브롬 함유 가스(예를 들어, HBr 및/또는 CHBr3), 요오드 함유 가스, 기타 적합한 가스 및/또는 플라즈마, 및/또는 이들의 조합을 구현할 수 있다. 에칭 프로세스는 에칭 선택도, 유연성 및 원하는 에칭 프로파일을 얻기 위해 다단계 에칭을 포함할 수 있다. 하나의 실시예에서, 노치(610)는 도 7a 및 도 7b에 도시된 바와 같이 수직 측벽 프로파일을 갖도록 형성된다. 다른 실시예에서, 노치(610)는 도 7c 및 도 7d에 도시된 바와 같이 더 넓은 상단 개구를 갖는 테이퍼(taper) 측벽 프로파일을 갖도록 형성된다.
하나의 실시예에서, 제1 금속 구조물(416)과 제1 유전체 층(310)의 일부는 동시에 에칭되며, 제1 유전체 층(310)에 대한 제1 금속 구조물(416)의 에칭 속도 비를 조정함으로써, 노치(610)는 다양한 바닥 프로파일(bottom profile)로 형성될 수 있다. 예를 들어, 제1 금속 구조물(416)의 에칭 속도가 제1 유전체 층(310)의 에칭 속도보다 상당히 더 크도록 제어될 경우, 노치(610)는 도 7e에 도시된 바와 같이 제1 금속 구조물(416)의 일측에 더 깊은 부분을 갖는 평탄하지 않은 바닥 프로파일로 형성된다. 다른 예에서, 제1 금속 구조물(416)의 에칭 속도가 제1 유전체 층(310)의 에칭 속도보다 상당히 더 느리도록 제어될 경우, 도 7f에 도시된 바와 같이 노치(610)의 바닥 프로파일은 제1 유전체 층(310)의 일측에서 더 깊은 부분을 갖는다. 에칭 속도 비는 사용되는 에천트, 압력, 파워, RF 바이어스 전압, 에천트 유량, 및 기타 적합한 파라미터와 같은 에칭 프로세스 파라미터를 조정함으로써 제어될 수 있다.
도 1, 도 8a 및 도 8b를 참조하면, 방법(100)은 노치(610)를 제2 유전체 층(640)으로 채움으로써 유전체 서브구조물(sub-structure)(650)을 형성하는 단계 114로 진행한다. 제2 유전체 층(640)은 실리콘 카바이드, 실리콘 카바이드 질화물, 실리콘 질화물, SiCOH, 또는 기타 적합한 재료를 포함한다. 하나의 실시예에서, 제2 유전체 층(640)은 제1 유전체 층(310)과 상이한 재료로 형성된다. 제2 유전체 층(640)은 ALD, CVD 및 기타 적합한 프로세스에 의해 증착될 수 있다. 하나의 실시예에서, 먼저 제2 배리어 층(645)이 노치(610) 내의 제1 금속 구조물(416) 상에 선택적으로 증착되고, 제2 유전체 층(640)이 제2 배리어 층(645) 상에 증착되어 노치(610)를 채운다. 제2 배리어 층(645)은 제1 금속 구조물(416)과 제2 유전체 층(640) 사이에 확산을 막고 그리고/또는 접착을 개선할 수 있다. 제2 배리어 층(645)은 코발트(Co)와 같은 금속을 포함하고, ALD 또는 CVD에 의해 증착될 수 있다. 또한, 과도한 제2 유전체 층(640)을 제거하도록 CMP 프로세스가 적용된다.
유전체 서브구조물(650)로써, 제1 금속 구조물(416)은 하부 부분과 상부 부분으로 구성된다. 본 실시예에서, 하부 부분은 트렌치 금속으로 지칭되고, 상부 부분은 상호접속의 비아 금속으로 지칭된다. 제2 폭 w2은 비아 금속의 임계 치수(CD; critical dimension)이다. 하나의 실시예에서, h1에 대한 h2의 비는 0.25 내지 4.0 범위이다. 트렌치 금속과 비아 금속은 둘 다 하나의 금속 층, 즉 제1 금속 층(414)에 의해 형성되므로, 비아 금속은 트렌치 금속에 의사 자가 정렬(pseudo-self-alignment) 속성을 갖도록 형성된다. 하나의 실시예에서, 경사진 노치(610)로써, 비아 금속은 그의 바닥 부분에 비교하여 그의 상단 부분에서 더 작은 치수를 갖는 테이퍼 측벽 프로파일을 갖도록 형성된다. 다른 실시예에서, 노치(610)의 평평한 바닥 프로파일로써, 트렌치 금속은 평평한 바닥 프로파일을 갖는다. 또 다른 실시예에서, 노치(610)의 평평하지 않은 바닥 프로파일로써, 트렌치 금속은 평평하지 않은 바닥 프로파일을 갖는다.
방법(100) 전에, 방법(100) 동안 그리고 방법(100) 후에 추가의 단계들이 제공될 수 있고, 방법(100)의 추가의 실시예에 대하여, 기재된 단계 중의 일부는 반복되거나, 교체되거나, 제거되거나 또는 뒤바뀔 수 있다. 예로서, 단계 104 내지 108은 제1 금속 구조물(416) 위에 새로운 금속/유전체 상호접속(700)을 형성하도록 반복된다. 도 9a 및 도 9b에 도시된 바와 같이, 새로운 금속/유전체 상호접속(700)은 제3 유전체 층(710), 제3 배리어 층(712) 및 제2 금속 층(714)을 포함할 수 있다. 제2 금속 층(714) 뿐만 아니라 제3 배리어 층(712)도 제1 금속 구조물(416)의 각각의 비아 금속에 정렬 및 접촉하여 수직 상호접속을 형성할 수 있다.
상기에 기초하여, 본 개시는 유전체 서브구조물에 의해 노치 형성된 금속 구조물을 갖는 반도체 디바이스를 제공한다. 금속 구조물의 상부 부분은 비아금속으로서의 역할을 하고, 금속 구조물의 하부 부분은 트렌치 금속으로서의 역할을 한다. 본 개시는 비아 금속 및 트렌치 금속을 형성하는 방법을 제공한다. 본 방법은 금속 구조물의 일부 및 유전체 층의 일부를 에칭함으로써 유전체 서브구조물을 형성하는 것을 채용한다. 방법은 트렌치 금속에 정렬하는 자가 정렬(self-alignment) 속성을 갖는 비아 금속을 형성하는 것을 제공한다. 방법은 상호접속 구조물에 대한 강건한 금속 라인 형성을 설명하였다.
본 개시는 반도체 디바이스의 다양한 실시예들을 제공한다. 반도체 디바이스는, 기판, 기판 위에 배치된 제1 유전체 층, 및 제1 유전체 층 내에 그리고 제1 유전체 층의 표면 아래에 배치된 금속 구조물을 포함한다. 금속 구조물은 제1 폭을 갖는 상부 부분 및 제2 폭을 갖는 하부 부분을 갖는 형상을 갖는다. 제2 폭은 제1 폭보다 상당히 더 크다. 반도체 디바이스는 또한 금속 구조물의 상부 부분과 제1 유전체 층 사이에 위치된 제2 유전체의 서브구조물을 포함한다.
다른 실시예에서, 본 개시는 다른 기존의 접근법 이상으로 하나 이상의 개선점을 제공하는 반도체 디바이스를 제조하는 방법을 제공한다. 하나의 실시예에서, 반도체 디바이스의 제조 방법은, 기판을 제공하고, 기판 위에 제1 유전체 층을 형성하고, 제1 유전체 층 내에 제1 트렌치를 형성하고, 제1 트렌치를 제1 금속 층으로 채워 제1 폭을 갖는 금속 구조물을 형성하고, 금속 구조물 및 제1 유전체 층 내에 노치 - 노치는 제2 폭을 갖는 상부 부분 및 금속 구조물의 제1 폭을 갖는 하부 부분을 정의함 - 를 형성하고, 제2 유전체 층으로 노치를 채우는 것을 포함한다.
또 다른 실시예에서, 반도체 디바이스를 제조하는 방법은, 기판을 제공하고, 기판 위에 제1 유전체 층을 증착하고, 제1 유전체 층 위에 패터닝된 제1 하드 마스크를 형성하고, 패터닝된 제1 하드 마스크를 통해 제1 유전체 층을 에칭하여 제1 트렌치를 형성하고, 제1 트렌치를 제1 금속 층으로 채워 금속 구조물을 형성하고, 금속 구조물 및 제1 유전체 층 위에 패터닝된 제2 하드 마스크를 형성하고, 금속 구조물의 일부와 제1 유전체 층의 일부를 제거하여 노치를 형성하는 것을 포함한다. 노치는 금속 구조물의 상부 부분 및 하부 부분을 정의한다. 상부 부분의 폭은 하부 부분의 폭보다 더 작다. 방법은 또한, 제2 유전체 층으로 노치를 채우고, 금속 구조물 위에 제3 유전체 층을 증착하고, 금속 구조물의 상부 부분의 적어도 일부를 노출시키도록 제3 유전체 층에 제2 트렌치를 형성하고, 제2 금속 층으로 제2 트렌치를 채우는 것을 포함한다.
전술한 바는 당해 기술 분야에서의 숙련자가 본 개시의 양상을 보다 잘 이해할 수 있도록 여러 실시예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자라면, 여기에 소개된 실시예와 동일한 목적을 수행하고 그리고/또한 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 사용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자라면 또한 이러한 등가 구성이 본 개시의 사상 및 범위에서 벗어나지 않고, 본 개시의 사상 및 범위에서 벗어나지 않고서 다양한 변경, 치환 및 대안을 행할 수 있다는 것을 알아야 한다.
200: 반도체 디바이스 210: 기판
214: 전도성 특징부 310: 제1 유전체 층
320: 제1 캐핑 층 330: 제1 하드 마스크
410: 트렌치 412: 제1 배리어 층
414: 제1 금속 층 416: 제1 금속 구조물
530: 제2 하드 마스크 610: 노치
640: 제2 유전체 층 645: 제2 배리어 층
650: 유전체 서브구조물

Claims (10)

  1. 반도체 디바이스에 있어서,
    기판;
    상기 기판 위에 배치된 제1 유전체 층;
    상기 제1 유전체 층 내에 그리고 상기 제1 유전체 층의 표면 아래에 배치된 금속 구조물로서,
    제1 폭의 상부 부분과;
    제2 폭의 하부 부분 - 상기 제2 폭은 상기 제1 폭보다 더 크며, 그리하여 상기 금속 구조물에 노치(notch)가 형성됨 -
    을 포함하는 형상을 갖는, 상기 금속 구조물;
    상기 금속 구조물의 상부 부분과 상기 제1 유전체 층 사이의 상기 노치 내에 위치된 제2 유전체 서브구조물(sub-structure); 및
    상기 노치 내의 상기 제2 유전체 서브구조물 및 상기 금속 구조물 위에서 상기 노치 내의 상기 제2 유전체 서브구조물 및 상기 금속 구조물과 물리적으로 접촉하도록 배치되는 전도성 특징부
    를 포함하는 반도체 디바이스.
  2. 청구항 1에 있어서, 상기 서브구조물은 평탄 바닥 프로파일 또는 비-평탄 바닥 프로파일을 포함하는 것인 반도체 디바이스.
  3. 청구항 1에 있어서, 상기 금속 구조물은 상기 서브 구조물에 의해 노치 형성된 부분을 제외하고는 직선의 측벽을 갖는 것인 반도체 디바이스.
  4. 청구항 1에 있어서, 상기 금속 구조물의 상부 부분은 상단 폭이 하단 폭보다 더 작은 테이퍼(taper) 측벽 프로파일을 갖는 것인 반도체 디바이스.
  5. 청구항 1에 있어서,
    상기 금속 구조물과 상기 제1 유전체 층 사이에 배치된 제1 배리어 층; 및
    상기 금속 구조물과 상기 서브구조물 사이에 배치된 제2 배리어 층을 더 포함하는 반도체 디바이스.
  6. 반도체 디바이스를 제조하는 방법에 있어서,
    기판 위에 제1 유전체 층을 성막하는 단계;
    상기 제1 유전체 층에 제1 트렌치를 형성하는 단계;
    상기 제1 트렌치를 제1 금속 층으로 채워 제1 폭의 금속 구조물을 형성하는 단계;
    상기 금속 구조물 및 상기 제1 유전체 층에 노치를 형성하는 단계 - 상기 노치는 상기 금속 구조물의 제2 폭의 상부 부분 및 상기 금속 구조물의 제1 폭의 하부 부분을 정의함 - ;
    상기 노치를 제2 유전체 층으로 채우는 단계; 및
    상기 노치를 상기 제2 유전체 층으로 채우는 단계 이후, 상기 노치 내의 상기 제2 유전체 층 및 상기 금속 구조물 위에서 상기 노치 내의 상기 제2 유전체 층 및 상기 금속 구조물과 물리적으로 접촉하도록 배치되는 전도성 특징부를 형성하는 단계를 포함하는 반도체 디바이스의 제조 방법.
  7. 청구항 6에 있어서, 상기 금속 구조물의 상부 부분의 제2 폭은 상기 금속 구조물의 하부 부분의 제1 폭보다 더 작은 것인 반도체 디바이스의 제조 방법.
  8. 청구항 6에 있어서,
    상기 제1 트렌치를 상기 제1 금속 층으로 채우기 전에 제1 배리어 층으로 채우는 단계; 및
    상기 제2 유전체 층으로 채우기 전에 상기 노치 내의 금속 구조물 상에 제2 배리어 층을 선택적으로 성막하는 단계를 더 포함하는 반도체 디바이스의 제조 방법.
  9. 청구항 6에 있어서,
    상기 금속 구조물 위에 제3 유전체 층을 성막하는 단계; 및
    상기 금속 구조물의 상부 부분의 적어도 일부를 노출시키도록 상기 제3 유전체 층에 제2 트렌치를 형성하는 단계를 포함하고,
    상기 노치 내의 상기 유전체 층 및 상기 금속 구조물 위에 상기 전도성 특징부를 형성하는 단계는 상기 제2 트렌치를 제2 금속 층으로 채우는 단계를 포함하는 것인, 반도체 디바이스의 제조 방법.
  10. 반도체 디바이스의 구조물을 형성하는 방법에 있어서,
    기판 위에 제1 유전체 층을 성막하는 단계;
    상기 제1 유전체 층 위에 패터닝된 제1 하드 마스크를 형성하는 단계;
    상기 패터닝된 제1 하드 마스크를 통해 상기 제1 유전체 층을 에칭하여 제1 트렌치를 형성하는 단계;
    상기 제1 트렌치를 제1 금속 층으로 채워 금속 구조물을 형성하는 단계;
    상기 금속 구조물 및 상기 제1 유전체 층 위에 패터닝된 제2 하드 마스크를 형성하는 단계;
    상기 금속 구조물의 일부와 상기 제1 유전체 층의 일부를 제거하여 노치를 형성하는 단계 - 상기 노치는 상기 금속 구조물의 상부 부분 및 하부 부분을 정의하며, 또한 상기 상부 부분의 폭은 상기 하부 부분의 폭보다 더 작음 - ;
    상기 노치를 제2 유전체 층으로 채우는 단계;
    상기 금속 구조물 위에 제3 유전체 층을 성막하는 단계;
    상기 금속 구조물의 상부 부분의 적어도 일부를 노출시키도록 상기 제3 유전체 층에 제2 트렌치를 형성하는 단계; 및
    상기 제2 트렌치를 제2 금속 층으로 채우는 단계를 포함하고,
    상기 제2 금속 층은 상기 제2 유전체 층을 완전히 커버하는 것인, 반도체 디바이스의 구조물 형성 방법.
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