TWI610365B - 形成高密度，高短邊距，低電容之互連交替式凹溝的方法及其結構 - Google Patents

形成高密度，高短邊距，低電容之互連交替式凹溝的方法及其結構 Download PDF

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Abstract

本發明實施方式描述了用於半導體裝置的低電容互連結構及其製作方法。根據本發明一實施方式，一低電容互連結構包含一層間介電層(interlayer dielectric，ILD)。第一和第二互連線以一交替式圖案設置於層間介電層內。第一互連線的頂部表面可以凹陷在第二互連線的頂部表面下方。增加第一互連線的凹陷會減少鄰近互連之間的線對線電容。進一步的實施方式包含利用不同絕緣材料作為蝕刻帽於第一及第二互連線的上方。不同的材料在一蝕刻過程中彼此可能具有高度選擇性。因此，對於對準個別互連線之接觸的預算將會增加。

Description

形成高密度，高短邊距，低電容之互連交替式凹溝的方法及其結構
本發明實施方式整體涉及半導體裝置的製造。特別是，本發明實施方式涉及用於半導體裝置的低電容互連結構以及製作此裝置的方法。
當微處理器變得更快而且更小時，積體電路(integrated circuitry，IC)將變得更複雜而組件變得更加密集。互連線被用來電性連結裝置不同的部份。目前用來形成互連線的圖形化技術包含形成具有相同深度的凹溝，如第1圖所示。導電材料隨後設置於凹溝內以形成互連線120。然而，隨著互連線間距減少，鄰近互連線之間的線對線電容的增加變成一個限制因素。前例嘗試低k材料以及如空氣囊的技術來減少線對線電容。但是，這樣的方法受到材料特性的限制而且通常會導致較差的結構完整性。
除了線對線電容的增加之外，互連線間距的 縮短增加了與後續各層連結所需要的遮罩與蝕刻製程需求。第1圖中，一接觸遮罩160設置於蝕刻阻擋層105上。為了與單一互連線120接觸，接觸遮罩160必須被圖案化以具有一個於單一互連線120上方對齊的開口M。如果像第一圖所示，遮罩開口M未對準而且延伸到鄰近的互連線120上，隨後的蝕刻製程會提供兩個互連線接觸，進而防止形成一個隔離連結。因此，減少互連線的間距需要提升對準及圖案化接觸遮罩的精準度，其可能無法由傳統微影技術所獲得。
100‧‧‧互連結構
101‧‧‧底部蝕刻阻擋層
103‧‧‧層間介電層
105‧‧‧蝕刻阻擋層
107‧‧‧碳硬遮罩
108‧‧‧薄膜
109‧‧‧間隔物
110‧‧‧硬遮罩蝕刻阻擋層
111‧‧‧虛設硬遮罩層
112‧‧‧抗反射層
113‧‧‧間隔物形成層
114‧‧‧間隔物
115‧‧‧第一主幹
116‧‧‧第二主幹
120‧‧‧互連線
121‧‧‧第一互連線
122‧‧‧第二互連線
123‧‧‧第一通孔
124‧‧‧第二通孔
125‧‧‧第一介電帽
126‧‧‧第二介電帽
130‧‧‧遮罩開口
131‧‧‧抗反射塗料
133‧‧‧遮罩
135‧‧‧碳硬遮罩
141‧‧‧第一凹溝
142、145‧‧‧通孔
143‧‧‧凹部
144‧‧‧第二凹溝
151、152‧‧‧頂部表面
153‧‧‧底部表面
160‧‧‧接觸遮罩
170‧‧‧層
175‧‧‧墊
180‧‧‧附加層
185‧‧‧接觸開口
350‧‧‧標示
351‧‧‧方塊標示
400‧‧‧遮罩堆疊
600‧‧‧運算裝置
602‧‧‧電路板
604‧‧‧處理器
606‧‧‧通訊晶片
第1圖係繪示根據先前技術的互連結構。
第2A-2E圖係繪示根據本發明實施方式的一種互連結構的剖視圖。
第3圖係繪示根據本發明實施方式的線對線電容與交替式互連線凹陷深度的關係圖。
第4A-4Q圖係繪示根據本發明實施方式的一種形成低電容互連結構的流程圖。
第5A-5F圖係繪示根據本發明實施方式的一種形成低電容互連結構的流程圖。
第6圖係繪示根據本發明實施方式利用一種低電容互連結構的運算裝置示意圖。
【發明內容及實施方式】
本發明實施方式針對一種降低線對線電容的互連結構及製造這種裝置的方法。為了減少互連結構內的線對線電容，鄰近互連線之間的有效距離需增加。本發明實施方式利用凹陷交替線來增加鄰近互連線之間的有效距離。本發明實施方式包含凹陷於層間介電層內的第一互連線，如此一來它們的頂部表面位於鄰近的第二互連線之頂部表面的下方。根據另外的實施方式，第一互連線凹陷於層間介電層內，如此一來它們的頂部表面位於鄰近的第二互連線的底部表面的下方。線對線電容的減少與第一互連線凹陷深度的增加成強烈正比。因此，根據本發明實施方式而達成的降低線對線電容不完全依賴用來作為層間介電層材料本身的介電常數。這樣，本發明實施方式可以使用高於先前技術介電常數的介電材料而不增加線對線電容。
依據本發明一實施方式，一第一凹溝蝕刻製程用來形成第一互連線形成在其內的凹溝，以及一第二凹溝蝕刻製程用來形成第二互連線形成在其內的凹溝。蝕刻交替的凹溝利用不同的蝕刻製程使互連線形成在不同深度的凹溝內，而不是形成在相同深度的凹溝內，例如第1圖所示。因此，第一互連線可以凹陷低於第二互連線，進而減少互連結構內的線對線電容。
本發明的其他實施方式還使用兩種不同介電材料用於第一及第二介電帽。實施方式包含在一蝕刻過程中互連結構具有第一介電帽比第二介電帽高的高選擇性。 其他實施方式更包含第一及第二介電帽都是由在蝕刻過程中具有高於形成在層間介電層上方的蝕刻阻擋層之選擇性的材料所製成。在蝕刻過程中使用相較於彼此具有高選擇性的材料允許接觸開口的形成對於偏差更加寬容。由於蝕刻劑可被選擇以選擇性地移除其中一單一材料，遮罩開口可能跨越多於一個的互連線，因此提供一較大的偏差預算。
第2A圖繪示本發明一實施方式的一種低電容互連結構100。互連結構100可以用來連結任何使用多層互連的半導體裝置，例如積體電路(IC circuit)和其他相似結構。互連結構100形成於層間介電層(interlayer dielectric，ILD)103內。本發明實施方式使用了本領域一般已知的低k介電材料作為層間介電層，如二氧化矽。根據本發明實施方式，適合用來形成ILD103的低k介電材料也可以包含，但不限於以下材料，如摻雜碳的二氧化矽、多孔二氧化矽或氮化矽。本發明其他實施方式可以包含由k值小於5的介電材料所形成的ILD103。實施方式也可以包含k值小於2的ILD。根據另外的實施方式，ILD103也可以包含空氣間隔以及k值為1。根據本發明實施方式，ILD103可以小於100奈米厚。依據其他實施方式，ILD103可以小於40奈米厚。本發明一其他實施方式可更包含厚度在40奈米至80奈米之間的ILD103。其他實施方式包含大約在60奈米厚的ILD103。
在一實施方式中，一蝕刻阻擋層105，例如氮 化物或氧化物，設置在ILD103頂部表面的上方。根據一實施方式，蝕刻阻擋層105可以抵抗一蝕刻劑，其被用來蝕刻穿過一附加層180，如一附加互連層，其可設置在蝕刻阻擋層105上方。本發明實施方式包含介於3奈米至10奈米厚的一蝕刻阻擋層105。依據一實施方式，低電容互連結構100也可以具有一底部蝕刻阻擋層101，例如氮化物或氧化物材料，設置在ILD103下方。而底部蝕刻阻擋層101可以分離ILD103與其他互連結構或是半導體裝置的主動電路，如層170。根據一實施方式，底部蝕刻阻擋層101可以抵抗被用來蝕刻穿過ILD103的蝕刻劑。本發明實施方式包含介於3奈米至10奈米厚的一底部蝕刻阻擋層101。
根據一實施方式，互連結構100包含以一交替圖形設置於ILD103內的第一及第二互連線121、122，如第2A圖所示。根據一實施方式，交替圖形包含一第一互連線121毗鄰第二互連線122的每一側。根據本發明實施方式，第一及第二互連線121、122利用導電材料所製成。以舉例方式，但是不限於以下可以被用來作為互連材料可包含銅、鈷、鎢、矽化鎳、氮化鈦、鉬、鎳、釕、金、銀或鉑。根據一實施方式，相同的金屬會用來製成第一及第二互連線121、122。根據一替代實施方式，第一及第二互連線121、122可以由不同金屬製成。第一及第二互連線121、122以一間距P相互間隔。本發明實施方式包含間距P小於60奈米的高密度互連線。本發明再一 實施方式包含一小於30奈米的間距P。本發明實施方式包含互連線寬W小於30奈米。本發明另一實施方式包含互連線寬W小於15奈米。當第一及第二互連線121、122的線寬W如第2A圖所示大致相等時，另一實施方式並不會如此受限。如此一來，本發明再一實施方式包含第一互連線121的線寬W大於或小於第二互連線122的線寬W。
如第2A圖所示，第一互連線121的頂部表面151以一距離R凹陷於ILD103內。根據本發明實施方式，距離R被選定使第一互連線121的頂部表面151及第二互連線122的底部表面153被設置於大致相同的深度，如第2A圖所示。在本發明另一實施方式中距離R被選定使第一互連線121的頂部表面151形成在第二互連線122的頂部表面152與底部表面153之間，如第2B圖所示。根據實施方式的配置在ILD103的厚度需要被減少時可能是被需要。在本發明另一實施方式中，R被選定使第一互連線121的頂部表面151形成於第二互連線122的底部表面153下方，如第2C圖所示。根據其他實施方式，第二互連線122的頂部表面152也凹陷於ILD103內。
回去參閱第2A圖，本發明實施方式包含具有的高度H1的第一互連線121及具有高度H2的第二互連線122。本發明實施方式包含互連結構100，其中H1及H2被選定為相同高度，例如第2A圖所示。根據其他實施方式，互連結構100包含第一及第二互連線具有不相同的高 度H1及H2，例如第2B圖所示。本發明實施方式不會受限於如第2B圖所示其中H1大於H2。替代實施方式包含H1小於H2的互連結構100，如第2C圖所示。根據本發明實施方式，第一及第二高度H1及H2介於10奈米至30奈米之間。根據本發明另一實施方式，H1大約為24奈米，以及H2大約為16奈米。
現在請參閱第3圖，已顯示根據本發明各種實施方式中線對線電容的減少量和第一互連線121凹陷於ILD103內的距離R的關係圖。Y軸為線對線電容減少量的量測(如第1圖所描繪的先前技術裝置的線對線電容百分比)，而X軸為第一互連線121的頂部表面之151凹陷距離R(以奈米表示)。方塊標示351是第1圖繪示的先前技術裝置的線對線電容的參考標示。因此方塊351代表形成相同深度互連線120深度的裝置。第3圖所量測的裝置包括第二互連線122其高度H2大約為16奈米。因此，標示350為量測值其中第一互連線121的頂部表面151全部凹陷於第二互連線122的底部表面153下方，如第2A圖所示。以舉例的方式，標示350顯示了線對線電容大約降低了35%，當第一及第二互連線121、122完全地與彼此抵消，如第2A圖所示。第3圖顯示線對線電容的減少與第一互連線121凹陷於ILD103內的距離R值成強烈地正比。
再參閱第2A圖，本發明實施方式更包含設置在第一互連線121上方的一第一介電帽125。第一介電帽 125填充於形成在凹溝之第一互連線121的剩餘部分。根據一實施方式，第一介電帽125的頂部表面與蝕刻阻擋層105大致上共平面。本發明實施方式更包含設置在第二互連線122上方的一第二介電帽126。第二介電帽126填充於形成在凹溝之第二互連線122的剩餘部分。根據一實施方式，第二介電帽126的頂部表面與蝕刻阻擋層105大致上共平面。本發明實施方式包含第一及第二介電帽125、126是由SiOxCyNz、不導電金屬氧化物或金屬氮化物所製成，例如，但不限制於，氧化鈦、氧化鋯、氧化鈦鋁銣、氧化鋁或有機金屬。根據一實施方式，第一及第二介電帽是相同材料所製成。根據另一實施方式，第一介電帽125及第二介電帽126是由不同材料所製成。根據一實施方式，第一介電帽125是由在蝕刻過程中具有高於第二介電帽126選擇性的材料所製成。如本文使用，當一第一材料具有相對一第二材料的高選擇性，在一特定的蝕刻過程中第一材料的蝕刻速率會快於第二材料。根據另一實施方式，第二介電帽126由在蝕刻過程中具有高於第一介電帽125選擇性的材料所製成。本發明其他實施方式包含第一及第二介電帽125、126是由在蝕刻過程具有高於蝕刻阻擋層105選擇性的不同材料所形成。
除了降低線對線電容，互連結構100還可提供各獨立互連線間的相互連結之益處。例如第1圖所示的先前技術，接觸遮罩160的精確對準是必要的，因為在相鄰的互連120之間並不存在蝕刻選擇性。因此，為了提供 單一互連線的連接，遮罩開口M需要盡可能地與單一互連線對準，以避免相鄰的互連線露出。如此一來，當互連線之間的間距持續縮小，精確對準的需求已經成為生產半導體裝置的另一障礙。
如第2D圖所示，本發明實施方式允許選擇性地移除第一介電帽125，即使遮罩160在未對準的情況下。如第2D圖所示的蝕刻選擇性可能在本發明實施方式利用一種大於第二介電帽126材料及蝕刻阻擋層105材料的選擇性之材料用於第一介電帽125。因此，即使當遮罩開口M形成於第一互連線121上且相鄰第二互連線122時，第一介電帽125可以被選擇性地蝕刻移除，以形成接觸開口185，而不需要同時蝕刻移除設於第二互連線122上方的第二介電帽126。
請參閱第2E圖，其繪示一種依據本發明另一實施方式的互連裝置100所繪示的剖視圖。如第2E圖所示的互連裝置100與第2A圖所示的實施方式類似，而且更包含一第一通孔123及一第二通孔124。根據本發明實施方式，第一及第二通孔123、124整合在第一及第二互連線121、122的交替圖形內。因此，在本發明實施方式中，一第一通孔123設置於第一互連線121本來應該形成的位置。同樣地，實施方式包含一第二通孔124設置於第二互連線122本來應該形成的位置。如第2E圖所示，第一通孔123形成在兩第二互連線122之間，而且第二通孔124形成在兩第一互連線121之間。第一通孔123基本上 類似於第一互連線121，不同之處在於線一路穿過ILD103及底部蝕刻阻擋層101。因此，第一通孔123提供具有穿透ILD103連接到低層170的一種電性連接能力。如第2E圖所示，電性連接至低層170可形成一墊175在低層上170上。墊175可以為導線、電晶體裝置S/D接觸或是任何需要電性連結的半導體特徵，例如層170的任一區域為互連架構的一部分。同樣地，第二通孔124基本上類似第二互連線122，不同之處在於線一路穿過ILD103及底部蝕刻阻擋層101。因此，第二通孔124提供具有穿透ILD103連接到低層170的一種電性連接能力。那些熟悉本領域技術的人員將會了解通孔123與124不需要延伸於互連線的整個長度上(如線的延伸長度會超出紙平面)。
本發明實施方式更包含第一及第二介電帽125、126設置在第一及第二通孔123、124上方，第一及第二介電帽125、126基本上相似於以上所描述相對設置於第一及第二互連線121、122上方的介電帽。因此，當一個接觸的形成需要通過通孔時，實施方式允許遮罩開口M形成在相鄰互連線的上方，係因為其蝕刻選擇性介於第一介電帽125與第二介電帽126之間。
本發明的某些實施方式可以根據第4A圖至第4Q圖所描述的步驟來製造。現在請參閱第4A圖，如圖示將ILD103形成在互連結構中。根據本發明實施方式，一遮罩堆疊400設置於ILD103上方。根據本發明實施方式，遮罩堆疊400包含適合用來作為遮罩及蝕刻特徵進入 ILD103的多層結構。根據本發明一實施方式，遮罩堆疊400可以包含一蝕刻阻擋層105，如氮化物或氧化物材料，設置在ILD103上方。遮罩堆疊400更可以包含設置在蝕刻阻擋層105上方的一碳硬遮罩107。碳硬遮罩107可以是任何適合用來形成一硬遮罩層的材料，如一非晶矽或一碳化矽。一硬遮罩蝕刻阻擋層110可以設置在碳硬遮罩107上方。根據本發明實施方式，硬遮罩蝕刻阻擋層110可以是一抗蝕刻材料，例如，但不限制於氧化鈦、氧化鋯、氮化鋁、氧化鈦鋁鋯或氧化鋁。遮罩堆疊400也可以包含設置在硬遮罩蝕刻阻擋層110上方的一虛設硬遮罩層111。根據本發明一實施方式，虛設硬遮罩層111可以是任何適合用來形成一硬遮罩層的材料，如一非晶矽或一碳化矽。根據一實施方式，遮罩堆疊400更可以包含一抗反射塗層112，如一矽層，設置在虛設硬遮罩層111上方。抗反射塗層112可以包含在遮罩堆疊400內，用以提供設置在抗反射塗層112的遮罩層133較佳的圖案化控制。根據本發明實施方式，遮罩層133可以是一般透過微影製程而圖案化的一種材料，如光敏阻劑。如第4A圖所示，遮罩層133被圖案化以形成將被轉移到虛設硬遮罩層111上的第一結構之所期望的圖狀。根據本發明實施方式，ILD103可以設置在一附加層170上方。根據實施方式，層170可以一是附加互連結構或其可以是設置有電子電路的一裝置基材。如第4A圖所示，兩獨立的墊175設置在層170內。利用舉例說明，但不限制於，墊175可以 是導線，電晶體裝置的S/D接觸或是任何需要電性連結的半導體其他特徵，例如層170的任一區域為互連架構的一部分。
現在請參閱第4B圖，遮罩層133的圖形已經被轉移到虛設硬遮罩層111以形成第一主幹115。本發明實施方式透過一蝕刻製程轉移遮罩層133的圖形至虛設硬遮罩層111，例如本領域熟知的濕式或乾式蝕刻製程。抗反射塗層112的殘餘部分及遮罩層133已移除。接下來在第4C圖中，一間隔物形成層113設置在第一主幹115及硬遮罩蝕刻阻擋層110之暴露部分的上方。間隔物形成層113可以是通常用來作為絕緣間隔物的材料，例如一氧化物或氮化物。一間隔物蝕刻製程隨後被使用，以形成間隔物114於第一主幹115的每一側。實施方式包含選擇性地移除設在水平表面上構成間隔物形成層113材料的一間隔物蝕刻製程，從而延著第一主幹115側壁留下間隔物114。隨著間隔物形成後，第一主幹115被蝕刻移除，如第4D圖所示。
請參閱第4E圖，間隔物114被用來作為一種蝕刻遮罩，而且它們的圖形被轉移至硬遮罩層107。在部分硬遮罩層107與蝕刻阻擋層110殘留的蝕刻製程後，它們一起稱作第二主幹116。實施方式利用本領域熟知的蝕刻製程，例如濕式/乾式蝕刻製程，來轉移間隔物114的圖形至硬遮罩層107中。
現在請參閱第4F圖，第二主幹116接下來被 覆蓋了一薄膜108。薄膜108是可以用來形成第二間隔物的材料。根據一實施方式，薄膜108可以是一堅硬而且保形的材料，例如，但不限制於氧化鈦、氧化鋯、氮化鋁、氧化鋁或其組合。根據本發一實施方式，在蝕刻過程中用來作為第二主幹116的材料具有高選擇性相對於用來作為第二薄膜108的材料。根據這樣的實施方式，形成薄膜108的材料可以抵抗快速蝕刻移除主幹116的一蝕刻過程。舉例來說，當第二主幹116是由非晶矽所製成時，薄膜108可以是由氧化鈦所製成。
現在請參閱第4G圖，一間隔物蝕刻製程已經執行為了將薄膜108轉換為間隔物109。實施方式包含選擇性移除設置在水平表面上位於薄膜108內材料的一非等向性間隔物蝕刻製程，從而延著第二主幹116的側壁留下間隔物109。根據一實施方式，部分薄膜108可能會殘留在第二主幹116的頂部表面上，如第4G圖所示。其後，第一凹溝蝕刻製程用來形成穿越蝕刻阻擋層105並且進入ILD103的第一凹溝141。第一凹溝蝕刻製程利用間隔物109作為一遮罩，用以在第一凹溝141之間提供適當的間距，並且形成預期的線寬W。根據本發明一實施方式，線寬W小於30奈米。本發明另一實施方式包含小於15奈米的線寬W。根據本發明一實施方式，距離ILD103頂部表面為一深度DT1的凹溝被形成。本發明實施方式包含形成具有一深度DT1介於20奈米和60奈米之間的第一凹溝141。本發明其他實施方式包含形成一深度DT1大約40奈 米的第一凹溝141。
現在請參閱第4H圖，一通孔遮罩製程可以透過本發明一實施方式而實現。一碳硬遮罩135設置在第一凹溝141內且位於間隔物109上方。一抗反射塗料131，如非晶矽，可以設置在碳硬遮罩135上方。一通孔遮罩133，如光阻，被設置且圖形化而具有在第一凹溝141上方形成的一遮罩開口130，如第4H圖所示。現在請參閱第4I圖，位於遮罩開口130下方的碳硬遮罩135接著被蝕刻移除。上述蝕刻製程也會蝕刻穿過位於第一凹溝141底部下方的部分ILD103，而且穿過底部蝕刻阻擋層101以形成通孔142。通孔142可以提供一連結至ILD103下方的各層或各特徵，如層170或墊175。如所示之單一通孔142，實施方式也可包含具有多於一個通孔142的互連結構100。
請參閱第4J圖，殘餘的碳硬遮罩135、抗反射塗料131及遮罩材料133會被移除。根據本發明一實施方式，金屬設置在第一凹溝141內以形成第一互連線121並且進入通孔142以形成第一通孔123。雖然在第4J圖中未顯示，本發明實施方式也可以包含阻障層以及/或是黏著層例如，但不限制於，氮化鉭+鉭、鉭、氮化鉭、鈦、氮化鈦、氮化鎢或氮化錳，等本領域技術人員所熟知。根據本發明實施方式，金屬可以是任何用來作為互連線的導電金屬，如銅、鈷或鎢。實施方式包含利用本領域熟知的沉積製程將第一金屬設置進入第一凹溝141及通孔142， 例如，但不限制於，化學氣相沉積(chemical vapor deposition，CVD)、原子沉積(atomic layer deposition，ALD)或電鍍(electroplating)。如第4J圖所示，第一互連線121的頂部表面151已經與間隔物109的頂部表面被平坦化，用以移除金屬沉積所帶來溢出材料。根據一實施方式，平坦化可以透過如化學機械研磨(chemical-mechanical planarization，CMP)或一蝕刻製程而達成。本發明其他實施方式包含利用平坦化製程來移除間隔物109的上部且暴露第二主幹116的頂部表面，例如第4J圖所示。
現在請參閱第4K圖，第一互連線121與第一通孔123內凹一深度R以形成凹部143。根據本發明實施方式，深度R可以選擇使得第一互連線121的頂部表面與第一通孔123以一期望距離凹陷進入ILD103。根據本發明一實施方式，凹部143的深度R可以為10奈米或更大。根據另一實施方式，凹部143的深度R可以為15奈米或更大。根據本發明使用銅作為互連金屬的實施方式，其蝕刻製程為濕式蝕刻製程。根據本發明使用除了銅以外金屬的實施方式，如鈷或鎢，其蝕刻製程為濕式或乾式蝕刻製程。凹部143形成之後，第一互連線121為第一高度H1。本發明實施方式包含第一高度H1在10奈米至30奈米之間的第一互連線121。根據實施方式，第一高度H1可以在15奈米至25奈米之間。
現在請參閱第4L圖，第一介電帽125設置於 第一凹部143內。根據本發明實施方式，第一介電帽125可以接著研磨到與間隔物109的頂部表面水平，如第4L圖所示。根據本發明實施方式，第一介電帽125可以利用如化學氣相沉積(chemical vapor deposition，CVD)、原子沉積(atomic layer deposition，ALD)或物理氣相沉積(physical vapor deposition，PVD)等方法沉積。用於第一介電帽125的研磨製程可以是化學機械研磨(CMP)製程。本發明實施方式可能會使用如SiOxCyNz、不導電金屬氧化物或金屬氮化物的一種材料作為第一介電帽125。本發明其他實施方式可以選擇在一蝕刻過程中具有高於蝕刻阻擋層105與第二介電帽126之選擇性的一種材料作為第一介電帽125。
現在參閱第4M圖，第二主幹116被蝕刻移除。根據一實施方式，間隔物109的殘留部分提供一遮罩層用來蝕刻形成先前位於第二主幹116下方的部分ILD103內的第二凹溝144。本發明實施方式包含蝕刻第二凹溝144至一深度DT2深入ILD103。本發明實施方式包含深度DT2介於10奈米至30奈米之間。根據本發明一實施方式，深度DT2大約為15奈米。儘管如圖所示DT2等於凹陷R，但本發明實施方式並不如此限制。根據另一實施方式，第二深度DT2可能小於凹陷R。其它實施方式包含大於凹陷R的第二深度DT2，如第2B圖所繪示的實施方式。
現在參閱第4N圖，根據本發明一實施方式， 一個用來形成與低層170電性連接的一第二通孔圖形化製程被實施。一碳硬遮罩135設置在第二凹溝144內且位於間隔物109上方。一抗反射塗料131，如矽，可以設置在碳硬遮罩135上方。一通孔遮罩133，如光阻或其他遮罩材料，被設置且圖形化以具有在其中一第二凹溝144的上方形成的一遮罩開口130。現在參閱第4O圖，位於遮罩開口130下方的碳硬遮罩135與部分ILD103及位於第二凹溝144下方的底部蝕刻阻擋層101被蝕刻移除以形成通孔145。通孔145可以提供一連結至ILD103下方的各層或各特徵，如層170或墊175。在通孔145形成後，殘留的碳硬遮罩135、抗反射塗料131及遮罩材料133會被移除。
現在請參考第4P圖，一導電材料設置在第二凹溝144及第二通孔凹溝145內以形成第二互連線122及第二通孔124。雖然第4P圖中未顯示，本發明實施方式也可以包含阻障層以及/或是黏著層例如，但不限制於，氮化鉭+鉭、鉭、氮化鉭、鈦、氮化鈦、氮化鎢或氮化錳，等本領域技術人員所熟知。根據一實施方式，設置在凹溝內的金屬可以是和用來形成第一互連線的金屬相同，或者可以是適合形成導電互連線的不同金屬。根據實施方式，在沉積導電金屬後，頂層透過如化學機械研磨(CMP)製程或蝕刻製程來進行拋光，用以去除可能設置在第二凹溝144及第二通孔凹溝145外的多餘金屬。在本發明實施方式中，部分的間隔物109可能在拋光製程中被 磨退。
此後，根據本發明一實施方式在第4Q圖中，第二互連線122可能會凹陷低於蝕刻阻擋層105。根據一實施方式，凹陷可能會到導致頂部表面152被設置於低於蝕刻阻擋層105的頂部表面。根據另一實施方式，頂部表面152基本上與ILD103的頂部表面共平面，或凹陷低於ILD103的頂部表面。實施方式包含利用一濕式或乾式蝕刻製程來凹陷第二互連線122。根據第4Q圖所繪示的實施方式，第二互連線的高度H2可以與第一互連線121的高度H1相同。根據替代實施方式，第二互連線122的高度H2可以大於或小於第一互連線121的高度H1。跟隨在凹陷製程後，第二介電帽126可以設置在第二互連線122及第二通孔124上方。第二介電帽126可以透過如CVD、ALD或PVD等方法沉積。本發明實施方式可以包含如SiOxCyNz、不導電金屬氧化物或金屬氮化物的一種材料作為第二介電帽126。本發明其它實施方式可以包含用來作為第二介電帽126之一種具有高於蝕刻阻擋層105或等於第一介電帽125的蝕刻選擇性的材料。一旦第二介電帽126被形成，多餘的介電材料會透過化學機械研磨平坦化製程或蝕刻製程被磨退。平坦化製程也可以研磨移除間隔物109的殘留部分，使得只移除蝕刻阻擋層105的頂部表面以及使第一及第二介電帽125、126的頂部表面暴露出來。
根據另一實施方式，間隔物109可以透過用 來移除設置在第二凹溝內以形成第二互連線122之多餘導電材料的研磨光製程完整地研磨移除。其後，第二互連線可以凹陷並且填充一介電材料以形成上述之第二介電帽126。
其它實施方式可以放棄凹陷第二互連線122，當選擇性蝕刻不被需要來達成獨立互連線之間的接觸時。例如，選擇性蝕刻可能不被需要，當互連之間的間距夠大足以使未對準接觸開口不會與相鄰的互連線重疊。根據這樣的實施方式，一蝕刻阻擋層可以設置在第二互連線122頂部表面以及暴露的蝕刻阻擋層105的頂部表面上方。
根據本發明另一實施方式，第一及第二互連線121、122可以利用相反的順序形成(即凹陷的第一互連線121可以接在形成第二互連線122之後被形成)。本發明某些實施方式，其中第二互連線122可以根據對應於第5A圖至第5G圖所描述的步驟形成在形成第一互連線121之前。一種根據本發明此實施方式所形成低電容互連結構100的方法包含與對應於第4A圖至4F圖所描述相似的初始處理，因此在此不再重複敘述。因此，第5A圖示出接續了如第4F圖所示形成間隔物薄膜108之後的互連結構100處理。此外，雖然在第5A圖至第5F圖中沒有顯示，熟知本領域技術的人員會了解第一及第二通孔也可以包含在根據本發明實施方式所形成的一互連結構100內。根據這樣的實施方式，遮罩與蝕刻製程基本上與對應於第4H圖至4I圖的描述相似，而且第4N圖至4O圖的 描述可以被實施為了產生預期的通孔121和123。
現在請參閱第5A圖，間隔物蝕刻被執行以形成間隔物109，其大致相似於第4G圖中的間隔物109。本發明實施方式接著利用一第二蝕刻製程以形成第二凹溝144。本發明實施方式包含在ILD103內蝕刻第二凹溝144至一深度DT2。本發明實施方式包含在介於10奈米至30奈米之間的深度DT2。根據本發明一實施方式，深度DT2大約為15奈米。
在第二凹溝144形成之後，凹溝填充一導電材料以形成第二互連線122，如第5B圖所示。根據本發明實施方式，金屬可以是任何用來作為互連線的導電金屬，如銅、鈷或鎢。實施方式包含透過本領域熟知沉積製程，如CVD，在第二凹溝144內設置金屬。在一實施方式中，覆蓋層被研磨透過如CMP或蝕刻製程的研磨製程。本發明其它實施方式利用平坦化製程來移除間隔物109的上部以及暴露第二主幹116的上表面。
現在請參閱第5C圖，第二互連線122凹陷於蝕刻阻擋層105下方。根據一實施方式，第二互連線122的頂部表面142凹陷使得其基本上與ILD103的頂部表面共平面。根據其它實施方式，第二互連線122的頂部表面142可以凹陷於ILD103的頂部表面下方。實施方式包含透過一濕式或乾式蝕刻製程來凹陷第二互連線122。接著凹陷製程後，第二介電帽126可以設置於第二互連線122上方。第二介電帽126可以透過CVD、ALD或PVD等方 法設置。本發明實施方式具有由SiOxCyNz、金屬氧化物或金屬氮化物等材料所製成的第二介電帽126。本發明其它實施方式可以包含在一蝕刻過程中具有高於蝕刻阻擋層105和第一介電帽125選擇性的第二介電帽126。一旦第二介電帽126被形成，多餘的絕緣材料會被磨退。根據一實施方式，第二介電帽126被磨退使得它們與間隔物109的頂部表面大致共平面。根據一實施方式，研磨製程可以透過CMP製程或蝕刻製程而達成。
現在請參閱第5D圖，第二主幹116被蝕刻移除，且透過一凹溝蝕刻製程使第一凹溝141形成在ILD103內。根據一實施方式，凹溝形成深度DT1。本發明實施方式具有一深度DT1在20奈米及60奈米之間的第一凹溝141。本發明其他實施方式包含形成具有一深度DT1約為40奈米的第一凹溝141。第一凹溝141接著填入一導電材料以形成第一互連線121，如第5E圖所示。根據本發明實施方式，導電材料可以是任何用來作互連線的導電材料，如銅、鈷或鎢。實施方式包含利用本領域熟知的沉積製程，如CVD，沉積第一金屬於第一凹溝內。在一實施方式中，覆蓋層被磨退透過一研磨製程，如CMP或蝕刻製程。
此後，第一互連線121可以凹陷於ILD103內一深度R，如第5F圖所示。實施方式可以利用濕式或乾式蝕刻製程以凹陷第一互連線121。第一介電帽125可以接著設置在凹陷的第一互連線121上方。根據實施方式， 第一介電帽可以利用如CVD、ALD或PVD等方法沉積。本發明實施方式具有第一介電帽125，其利用SiOxCyNz、不導電金屬氧化物或金屬氮化物等用來作為第一介電帽125之材料所製成。本發明其它實施方式具有第一介電帽125，其在蝕刻過程中具有高於蝕刻阻擋層105及等於第二介電帽126的選擇性。在第一介電帽125形成之後，多餘的絕緣材料會藉由CMP製程或蝕刻製程來磨退，因此第一介電帽會與間隔物109的頂部表面大致上共面。根據一實施方式，用來移除多餘絕緣材料的研磨製程也可以移除間隔物109的殘留部分。
第6圖繪示出根據本發明一實施例之運算裝置600。運算裝置600容納一電路板602。電路板602可以包括多個組件，包括但不限制於一處理器604以及至少一通訊晶片606。處理器604透過物理和電性耦合至電路板602。一些實施例中至少一通訊晶片606也透過物理和電性耦合至電路板602。於進一步實施方式中，通訊晶片606為處理器604的一部分。
根據其應用，運算裝置600可以包括其他組件透過或沒透過物理和電性耦合至電路板602。這些其他組件包括，但不限制於，動態隨機存取記憶體(例如：DRAM)、唯讀記憶體(例如：ROM)、快閃記憶體(flash memory)、圖形處理器(graphics processor)、數位訊號處理器(digital signal processor)、密碼處理器(crypto processor)、晶片組(chipset)、天線(antenna)、 顯示器(display)、觸控螢幕顯示器(touchscreen display)、觸控螢幕控制器(touchscreen controller)、電池(battery)、音頻編解碼器(audio codec)、視頻編解碼器(video codec)、功率放大器(power amplifier)、一個全球定位系統(global positioning system，GPS)裝置，羅盤(compass)、加速度計(accelerometer)、陀螺儀(gyroscope)、揚聲器(speaker)、相機(camera)、以及一個大容量儲存裝置(mass storage device)(例如：硬碟機(hard disk drive)、光碟(CD)、數位影音光碟(DVD)等等)。
通訊晶片606可以透過無線通訊從另一台運算裝置600傳送資料和接收資料。用語"無線"及其衍生用於描述電路、裝置、系統、方法、技術、通訊通道等，通過調製電磁波傳送資料於非固體介質。該用語不是暗示相關裝置不包含有線，儘管一些實施方式可能沒有包含有線。通訊晶片606可以實現任何數目的無線標準或協議，包括但不限制於無線網絡(IEEE802.11系列)、WiMAX(IEEE802.16標準族)、IEEE 802.20、長期演進(long term evolution，LTE)、EV-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽(Bluetooth)、它們的衍生物、以及被指定為3G、4G、5G和超越任何其它無線協議。運算裝置600可包括複數個通訊晶片606。例如，第一通訊晶片606可專用於短距離無線通訊例如Wi-Fi和藍芽以及一第二通訊 晶片606可專用於長範圍的無線通訊如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、和其他。
運算裝置600的處理器604包括積體電路晶粒封裝在處理器604內。本發明一些實施例中，處理器之積體電路晶粒包括一個或多個裝置，例如包括低電容互連結構建立於根據本發明實施例的裝置。用語"處理器"可以指任何裝置或裝置的一部分用來處理來自暫存器和/或記憶體電子資料，轉換該電子資料成可儲存於暫存器和/或記憶體的其他電子資料。
通訊晶片606可以包括積體電路晶粒封裝在通訊晶片606內。根據本發明另一實施例，通訊晶片之積體電路晶粒包括一個或多個裝置，例如包括低電容互連結構建立於根據本發明實施例的裝置。
進一步實施例中，容納於運算裝置600內之其他組件可包含包括一個或多個裝置之積體電路晶粒，包括低電容互連結構建立於根據本發明實施例的裝置。
其他各種實施方式中，運算裝置600可以為膝上型電腦、筆記型電腦、輕省筆電、超輕薄筆電、智慧型手機(smartphone)、平板電腦(tablet)、個人數位助理(personal digital assistant，PDA)、超級行動個人電腦(ultra mobile PC)、行動電話(mobile phone)、桌上型電腦(desktop computer)、伺服器(server)、印表機(printer)、掃描器(scanner)、螢幕(monitor)、機頂盒(set-top box)、娛樂控制單元(entertainment control unit)、數位相機(digital camera)、隨身音樂撥放器(portable music player)、或數位視訊記錄器(digital video recorder)。進一步實施例中，運算裝置600可以為用於處理資料的任何其它電子裝置。
本發明實施方式包括，一種互連結構，包含一層間介電層(interlayer dielectric，ILD)，一個或多個一第一互連線，其設置於該層間介電層內，其中每一該些第一互連線的一頂部表面上設有一第一介電帽，以及一個或多個第二互連線，其和該些第一互連線以一交替的圖案設置於該層間介電層內，其中每一該第二互連線的一頂部表面上設有一第二介電帽，及其中該些第一互連線的該些頂部表面比該些第二互連線的該些頂部表面更深地凹陷於該層間介電層內。一其他實施方式包括。另一實施方式包含一互連結構，其中該些第一介電帽與該些第二介電帽的材料不相同。另一實施方式包含一互連結構，其中該些第一介電帽可以抵抗一蝕刻製程其選擇用於該些第二介電帽。另一實施方式包含一互連結構，其中該些第一介電帽及該些第二介電帽可以抵抗一蝕刻製程其選擇用於設置在該層間介電層上的一蝕刻阻擋層。另一實施方式包含一互連結構，其中該些第一互連線的該些頂部表面比該些第二互連線的底部表面更深入地設置在該層間介電層內。另一實施方式包含一互連結構，其中該些第二互連線的底部表面比該些第一互連線的該些頂部表面更深入地設置在該層間介電層內。另一實施方式包含一互連結構，更包含一個 或多個第一通孔形成通過該層間介電層，其中該些第一通孔的頂部表面凹陷於該層間介電層的深度與該些第一互連線的該些頂部表面相同，且一第一介電帽設置在該些第一通孔的該些頂部表面上。另一實施方式包含一互連結構，更包含一個或多個第二通孔形成通過該層間介電層，其中一第二介電帽設置在該些第二通孔的該些頂部表面上。另一實施方式包含一互連結構，其中該些第一介電帽及該些第二介電帽是SiOxCyNz材料、金屬氧化物材料或金屬氮化物材料。另一實施方式包含一互連結構，其中該些第一互連線與該些第二互連線間隔少於25奈米(nm)。另一實施方式包含一互連結構，其中該些第一互連線具有一第一高度且該些第二互連線具有一第二高度。另一實施方式包含一互連結構，其中該第一高度大於該第二高度。
本發明實施方式包括，一種形成互連的方法包含，形成一個或多個第一凹溝於一層間介電層(interlayer dielectric，ILD)內，設置一第一金屬於該一個或多個第一凹溝內以形成一第一互連線，形成一第一介電帽於該些第一互連線的頂部表面上，和該些第一凹溝以一交替的圖案形成一個或多個第二凹溝於該層間介電層內，設置一第二金屬於該一個或多個第二凹溝內以形成一第二互連線，其中該些第一互連線的該些頂部表面比該些第二互連線的該些頂部表面更深地凹陷於該層間介電層內，以及形成第二介電帽於該些第二互連線的該些頂部表面上。另一實施方式包含一種形成互連的方法其中形成該 些第一凹溝包含形成一硬遮罩於設在該層間介電層上的一蝕刻阻擋層上；形成間隔物於該硬遮罩的側壁上，其中該蝕刻阻擋層的部份殘留暴露於該些間隔物之間，以及蝕刻穿過該蝕刻阻擋層的該些暴露部分並進入位於該蝕刻阻擋層的該些暴露部分下方的該層間介電層。另一實施方式包含一種形成互連的方法其中形成該第二凹溝包含蝕刻穿過該硬遮罩，以及蝕刻穿過該蝕刻阻擋層的部份並進入先前設置於該硬遮罩下方的該層間介電層。另一實施方式包含一種形成互連的方法，更包含在設置該第一金屬進入該些第一凹溝之前，蝕刻穿過設於該一個或多個第一凹溝下方的該層間介電層的部份。另一實施方式包含一種形成互連的方法，更包含在設置該第二金屬進入該些第二凹溝之前，蝕刻穿過設於該一個或多個第二凹溝下方的該層間介電層的部份。另一實施方式包含一種形成互連的方法其中該些第一介電帽可以抵抗一蝕刻製程其選擇用於該些第二介電帽。另一實施方式包含一種形成互連的方法其中該些第一互連線的頂部表面比該些第二互連線的底部表面更深入地設置在該層間介電層內。另一實施方式包含一種形成互連的方法其中該些第二互連線的底部表面比該些第一互連線的頂部表面更深入地設置在該層間介電層內。另一實施方式包含一種形成互連的方法其中該些第一互連線與該些第二互連線的間隔少於25奈米(nm)。另一實施方式包含一種形成互連的方法其中該些第一和第二介電帽是SiOxCyNz材料、金屬氧化物材料或金屬氮化物材料。
本發明實施方式包括，一種形成互連的方法包含，形成一蝕刻阻擋層於一層間介電層(interlayer dielectric，ILD)上，形成一圖案化硬遮罩於該蝕刻阻擋層上，形成一間隔物層於該圖案化硬遮罩之表面與該蝕刻阻擋層之暴露部分上，蝕刻穿過該間隔物層以形成硬遮罩間隔物沿著該圖案化硬遮罩的側壁，蝕刻穿過該蝕刻阻擋層與該層間介電層以形成由該些硬遮罩間隔物所定義的第一凹溝，設置一第一金屬於該些第一凹溝內以在該些第一凹溝內形成第一互連線，設置一第一帽於每一該第一互連線上，蝕刻穿過該圖案化硬遮罩，及位於該圖案化硬遮罩下方之該蝕刻阻擋層及該層間介電層的部分以形成第二凹溝，設置一第二金屬於該些第二凹溝內以在該第二凹溝內形成第二互連線，其中該些第一互連線的該些頂部表面比該些第二互連線的該些頂部表面更深地凹陷於該層間介電層內，以及設置一第二介電帽於每一該第二互連線上。另一實施方式包含一種形成互連的方法其中該些第一互連線的頂部表面凹陷在該些第二互連線的頂部表面的下方。另一實施方式包含一種形成互連的方法其中該些第二互連線的底部表面比該些第一互連線的該些頂部表面更深入地設置在該層間介電層內。
100‧‧‧互連結構
101‧‧‧底部蝕刻阻擋層
103‧‧‧層間介電層
105‧‧‧蝕刻阻擋層
121‧‧‧第一互連線
122‧‧‧第二互連線
125‧‧‧第一介電帽
126‧‧‧第二介電帽
151、152‧‧‧頂部表面
153‧‧‧底部表面
170‧‧‧層
180‧‧‧附加層

Claims (40)

  1. 一種互連結構，包含：設置在基板中的複數個互連線；複數個第一介電帽，該複數個第一介電帽的每一者形成在該複數個互連線中的一者之頂部表面之上；以及複數個第二介電帽，該複數個第二介電帽的每一者形成在該複數個互連線中沒有第一介電帽形成在它們之上的一者之頂部表面之上，以及其中該些第一介電帽與該些第二介電帽為不同的材料。
  2. 如申請專利範圍第1項所述之互連結構，其中該些第一介電帽與該些第二介電帽以交替圖形形成。
  3. 如申請專利範圍第2項所述之互連結構，其中該些第一介電帽可以抵抗對該些第二介電帽具有選擇性的蝕刻製程。
  4. 如申請專利範圍第3項所述之互連結構，其中該些第一介電帽和該些第二介電帽可以抵抗對設置在該基板之上的蝕刻阻擋層具有選擇性的蝕刻製程。
  5. 如申請專利範圍第1項所述之互連結構，更包含形成穿過該基板的複數個通孔，其中第一介電帽係形成在該些通孔中一或多個的該頂部表面上，以及第二介電帽係形成在該些通孔中不具有第一介電帽的一或多個的該頂部表面上。
  6. 如申請專利範圍第1項所述之互連結構，其中該些第一介電帽和該些第二介電帽為SiOxCyNz材料、金屬 氧化物材料或金屬氮化物材料。
  7. 如申請專利範圍第1項所述之互連結構，其中該些互連線具有少於25奈米(nm)的間隔。
  8. 如申請專利範圍第1項所述之互連結構，其中具有第一介電帽形成在該頂部表面之上的該些互連線的每一者具有第一高度，以及其中具有第二介電帽形成在該頂部表面之上的該些互連線的每一者具有第二高度，其中該第一高度大於該第二高度。
  9. 一種形成互連的方法，包含：形成一或多個第一凹溝在基板之中；形成金屬線在該一或多個凹溝內；形成第一介電帽在該些第一金屬線之頂部表面之上；形成一或多個第二凹溝在該基板之中；形成第二金屬線在該一或多個第二凹溝內；以及形成第二介電帽在該些第二金屬線之頂部表面上。
  10. 如申請專利範圍第9項所述之方法，其中形成該些第一凹溝包含形成硬遮罩於設在該基板上的蝕刻阻擋層之上、形成間隔物於該硬遮罩的側壁上，其中該蝕刻阻擋層的部份於該些間隔物之間維持暴露、以及蝕刻穿過該蝕刻阻擋層的該些暴露部分並進入該蝕刻阻擋層之該些暴露部分下方的該基板之中。
  11. 如申請專利範圍第10項所述之方法，其中形成該第二凹溝包含蝕刻穿過該硬遮罩、以及蝕刻穿過該蝕刻阻擋層之部分且進入該基板之中。
  12. 如申請專利範圍第9項所述之方法，更包含在形成該些第一金屬線之前，蝕刻穿過在該些第一凹溝中的一或多個之下的該基板之部分、以及在形成該些第二金屬線之前，蝕刻穿過在該些第二凹溝中的一或多個之下的該基板之部分。
  13. 如申請專利範圍第9項所述之方法，其中該些第一介電帽可以抵抗對該些第二介電帽具有選擇性的蝕刻製程。
  14. 如申請專利範圍第9項所述之方法，其中該些第一凹溝與該些第二凹溝具有少於25奈米(nm)的間隔。
  15. 如申請專利範圍第9項所述之方法，其中該些第一介電帽和該些第二介電帽為SiOxCyNz材料、金屬氧化物材料或金屬氮化物材料。
  16. 一種互連結構，包含：形成在基板中的一或多個第一互連線；以及與該些第一互連線以交替圖形形成在該基板中的一或多個第二互連線，以及其中該些第一互連線之頂部表面實質上不與該些第二互連線之頂部表面共平面。
  17. 如申請專利範圍第16項所述之互連結構，其中該些第一互連線的該頂部表面比該些第二互連線的底部表面更深入地設置在該基板內。
  18. 如申請專利範圍第16項所述之互連結構，其中該些第二互連線的底部表面比該些第一互連線的頂部表面更深入地設置在該基板內。
  19. 如申請專利範圍第16項所述之互連結構，其中該些第一互連線與該些第二互連線被間隔少於25奈米(nm)。
  20. 如申請專利範圍第16項所述之互連結構，其中該些第一互連線具有第一高度，以及該些第二互連線具有不同於該第一高度之第二高度。
  21. 一種積體電路結構，包含：電晶體裝置，該電晶體裝置具有源極/汲極接觸第一互連線，其在該源極/汲極接觸之上而沒有在該源極/汲極接觸上；第二互連線，其在該源極/汲極接觸之上且在源極/汲極接觸上，該第二互連線在該第一互連線上方而沒有在該第一互連線上；通孔結構，其直接電性連接該第二互連至該源極/汲極接觸，該通孔結構水平地鄰近該第一互連線但不與該第一互連線接觸；第一介電質材料部分，其在該第一互連線之下且在該電晶體裝置之上，該第一介電質材料部分水平地鄰近該通孔結構；第二介電質材料部分，其水平地介於該通孔結構和該第一互連線之間；以及第三介電質材料部分，其在該第一互連線上方且接觸該第一互連線。
  22. 如申請專利範圍第21項所述之積體電路結構， 其中該第二電介質材料部分與該第三介電質材料部分分離。
  23. 如申請專利範圍第21項所述之積體電路結構，其中該第一介電質材料部分以及第二介電質材料部分包含低k介電質材料。
  24. 如申請專利範圍第23項所述之積體電路結構，其中該低k介電質材料係選自由碳摻雜二氧化矽、多孔二氧化矽所組成的群組中的一者。
  25. 如申請專利範圍第21項所述之積體電路結構，其中該第三介電質材料部分包含SiO x C y N z 。
  26. 如申請專利範圍第21項所述之積體電路結構，其中該第一互連線以及該通孔結構間隔開一個間距，以及其中該間距小於60奈米。
  27. 如申請專利範圍第21項所述之積體電路結構，其中該通孔結構具有寬度小於30奈米。
  28. 如申請專利範圍第21項所述之積體電路結構，其中該第一互連線以及該通孔結構具有相同金屬組成。
  29. 如申請專利範圍第21項所述之積體電路結構，其中該第一互連線以及該通孔結構具有不同金屬組成。
  30. 如申請專利範圍第21項所述之積體電路結構，其中該通孔結構包含銅。
  31. 一種積體電路結構，包含：電晶體裝置，該電晶體裝置具有源極/汲極接觸第一互連線，其在該源極/汲極接觸上方而沒有在該 源極/汲極接觸上，該第一互連線具有底部表面；第二互連線，其在該源極/汲極接觸之上且在源極/汲極接觸上，該第二互連線在該第一互連線上方而沒有在該第一互連線上；通孔結構，其直接電性連接該第二互連至該源極/汲極接觸，該通孔結構包含從該第二互連線相連至該第一互連線之該底部表面之下方的位置之導電材料；第一介電質材料部分，其在該第一互連線之下且在該電晶體裝置之上，該第一介電質材料部分水平地鄰近該通孔結構；第二介電質材料部分，其水平地介於該通孔結構和該第一互連線之間；以及第三介電質材料部分，其在該第一互連線上方且接觸該第一互連線。
  32. 如申請專利範圍第31項所述之積體電路結構，其中該第二電介質材料部分與該第三介電質材料部分分離。
  33. 如申請專利範圍第31項所述之積體電路結構，其中該第一介電質材料部分以及第二介電質材料部分包含低k介電質材料。
  34. 如申請專利範圍第33項所述之積體電路結構，其中該低k介電質材料係選自由碳摻雜二氧化矽、多孔二氧化矽所組成的群組中的一者。
  35. 如申請專利範圍第31項所述之積體電路結構， 其中該第三介電質材料部分包含SiO x C y N z 。
  36. 如申請專利範圍第31項所述之積體電路結構，其中該第一互連線以及該通孔結構間隔開一個間距，以及其中該間距小於60奈米。
  37. 如申請專利範圍第31項所述之積體電路結構，其中該通孔結構具有寬度小於30奈米。
  38. 如申請專利範圍第31項所述之積體電路結構，其中該第一互連線以及該通孔結構具有相同金屬組成。
  39. 如申請專利範圍第31項所述之積體電路結構，其中該第一互連線以及該通孔結構具有不同金屬組成。
  40. 如申請專利範圍第31項所述之積體電路結構，其中該通孔結構包含銅。
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