TWI605555B - 封裝結構及其製法 - Google Patents

封裝結構及其製法 Download PDF

Info

Publication number
TWI605555B
TWI605555B TW104120479A TW104120479A TWI605555B TW I605555 B TWI605555 B TW I605555B TW 104120479 A TW104120479 A TW 104120479A TW 104120479 A TW104120479 A TW 104120479A TW I605555 B TWI605555 B TW I605555B
Authority
TW
Taiwan
Prior art keywords
electronic component
heat dissipation
package structure
dissipation plate
substrate
Prior art date
Application number
TW104120479A
Other languages
English (en)
Other versions
TW201701418A (zh
Inventor
程呂義
呂長倫
Original Assignee
矽品精密工業股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 矽品精密工業股份有限公司 filed Critical 矽品精密工業股份有限公司
Priority to TW104120479A priority Critical patent/TWI605555B/zh
Publication of TW201701418A publication Critical patent/TW201701418A/zh
Application granted granted Critical
Publication of TWI605555B publication Critical patent/TWI605555B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Description

封裝結構及其製法
本發明係有關一種封裝結構，尤指一種具有複數電子元件之封裝結構。
隨著半導體封裝技術的演進，半導體裝置(Semiconductor device)已開發出不同的封裝型態。
由於電子產品之微小化以及高運作速度需求的增加，為提高單一半導體封裝結構之性能與容量以符合電子產品小型化(如節省封裝空間)之需求，半導體封裝結構採多晶片模組化(Multichip Module)乃成一趨勢，此種封裝方式能發揮系統封裝(SiP)異質整合特性，可將不同功用之電子元件。
例如：記憶體、中央處理器、繪圖處理器、影像應用處理器等，藉由封裝設計達到系統的整合，即將兩個或兩個以上之晶片組合在單一封裝結構中，不僅縮減電子產品整體電路結構體積，且能提昇電性功能。亦即，多晶片封裝結構可藉由將兩個或兩個以上之晶片組合在單一封裝結構中，來使系統運作速度之限制最小化。
此外，多晶片封裝結構可減少晶片間連接線路之長度而降低訊號延遲以及存取時間。
如第1及1’圖所示，習知封裝結構1係包括：一基板10、設於該基板10上之複數電子元件11a,11b,11c、以及包覆該些電子元件11a,11b,11c之封裝層13，且各該電子元件11a,11b,11c係電性連接該基板10。
惟，習知封裝結構1中，若欲以裸晶(即露出晶背)方式增加散熱功率，將因各該電子元件11a,11b,11c的高度(厚度)規格不同，而不能藉由研磨封裝層13之方式達到裸晶散熱之目的。
因此，如何使習知封裝結構能散熱之問題，實已成目前亟欲解決的課題。
鑑於上述習知技術之種種缺失，本發明係揭露一種封裝結構，係包括：基板；第一電子元件與第二電子元件，係設於該基板上，且該第一電子元件之高度係高於該第二電子元件之高度；散熱板，係設於該第二電子元件上，使該第一電子元件之高度等於該第二電子元件與該散熱板之總高度；以及封裝層，係形成於該基板上，使該封裝層包覆該散熱板、第一與第二電子元件，且該散熱板之表面與該第一電子元件之表面係外露於該封裝層。
本發明復揭露一種封裝結構之製法，係包括：提供一基板，該基板之其中一側設有至少一第一電子元件與至少一第二電子元件，且該第一電子元件之高度係高於該第二 電子元件之高度；形成散熱板於該第二電子元件上，使該第一電子元件之高度等於該第二電子元件與該散熱板之總高度；以及形成封裝層於該基板上，使該封裝層包覆該散熱板、第一與第二電子元件，且該散熱板之表面與該第一電子元件之表面係外露於該封裝層。
前述之封裝結構及其製法中，該基板係電性連接該第一與第二電子元件。例如，該第一或第二電子元件係藉由複數導電元件電性連接該基板。
前述之封裝結構及其製法中，該第一或第二電子元件係為堆疊組合之模組。
前述之封裝結構及其製法中，形成該散熱板之材質係為陶瓷材或金屬材。
前述之封裝結構及其製法中，該散熱板係為具有多孔之金屬板。
前述之封裝結構及其製法中，該散熱板之熱傳導係數大於230W/(m．K)或400W/(m．K)。
前述之封裝結構及其製法中，該散熱板之投影面積係大於或等於該第二電子元件之投影面積。
前述之封裝結構及其製法中，復包括該散熱板係藉由結合層結合於該第二電子元件上。
前述之封裝結構及其製法中，復包括藉由研磨方式或雷射燒除方式移除該封裝層之部分材質，使該散熱板之表面、該第一電子元件之表面與該封裝層之表面齊平。
前述之封裝結構及其製法中，復包括藉由模壓方式直 接模壓出與該第一電子元件等高的封裝層，使該散熱板之表面、該第一電子元件之表面與該封裝層之表面齊平。
另外，前述之封裝結構及其製法中，復包括結合散熱件於該封裝層上，並使該散熱件接觸該散熱板。
由上可知，本發明之封裝結構及其製法中，係藉由該散熱板設於該第二電子元件上，使該第一電子元件之高度等於該第二電子元件與該散熱板之總高度，故能藉由研磨該封裝層之方式露出該第一電子元件之表面，使該第一電子元件達到散熱之目的。
再者，於研磨該封裝層後，能露出該散熱板之表面，使該第二電子元件能利用該散熱板與空氣熱交換而達到散熱之目的，且相較於裸晶的散熱效果，本發明之第二電子元件的散熱效率可顯著提升30%以上。
1,2,2’‧‧‧封裝結構
10,20‧‧‧基板
11a,11b,11c‧‧‧電子元件
13,23‧‧‧封裝層
20a‧‧‧第一表面
20b‧‧‧第二表面
200‧‧‧線路層
21a,21a’‧‧‧第一電子元件
21b,21b’‧‧‧第二電子元件
210,24‧‧‧導電元件
22‧‧‧散熱板
220‧‧‧結合層
221‧‧‧穿孔
240‧‧‧凸塊底下金屬層
25‧‧‧散熱件
9‧‧‧承載件
A,A’,B‧‧‧投影面積
H,L‧‧‧高度
R‧‧‧總高度
t‧‧‧厚度
S‧‧‧切割路徑
第1圖係為習知封裝結構之立體示意圖；第1’圖係為第1圖之剖面示意圖；以及第2A至2F圖係為本發明之封裝結構之製法的剖面示意圖；其中，第2C’圖係為第2C圖之局部放大圖，第2F’圖係為第2F圖之另一實施例。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小 等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如“上”、“第一”、“第二”及“一”等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
第2A至2F圖係為本發明之封裝結構2之製法之剖面示意圖。
如第2A圖所示，提供一承載件9，且將一具有相對之第一表面20a與第二表面20b的基板20設於該承載件9上。
於本實施例中，該基板20係為電路板或陶瓷板，其具有至少一線路層200，且該基板20以其第二表面20b結合該承載件9。然而，有關基板之種類繁多，並不限於上述。
如第2B圖所示，設置複數第一電子元件21a,21a’與複數第二電子元件21b,21b’於該基板20之第一表面20a上，且該第一電子元件21a,21a’之高度H高於該第二電子元件21b,21b’之高度L。
於本實施例中，該第一與第二電子元件21a,21a’,21b,21b’係為主動元件、被動元件或其二者之組合(如堆疊組合、並排組合等)。具體地，該主動元件係 例如半導體元件(如晶片、中介板、封裝件、封裝基板等)，而該被動元件係例如電阻、電容及電感。例如，部分該該第一電子元件21a係為主動元件，而部分該第一電子元件21a’亦可為堆疊組合之模組(如主動元件堆疊、被動元件堆疊或其二者之堆疊)，且部分該第二電子元件21b係為堆疊組合之模組(如主動元件堆疊、被動元件堆疊或其二者之堆疊)，而部分該第二電子元件21b’係為單一被動元件。
再者，該基板20係電性連接該第一與第二電子元件21a,21a’,21b,21b’。例如，該些第一與第二電子元件21a,21a’,21b,21b’係以覆晶方式電性連接該基板20。具體地，該些第一與第二電子元件21a,21a’,21b,21b’係藉由複數如凸塊之導電元件210電性連接該基板20之線路層200。
於其它方式中，該些第一與第二電子元件21a,21a’,21b,21b’可以打線方式電性連接該基板20，即該些第一與第二電子元件21a,21a’,21b,21b’以銲線(圖未示)電性連接該基板20之線路層200。
另外，該些第一與第二電子元件21a,21a’,21b,21b’亦可以其它方式電性連接該基板20，並不限於上述。
如第2C圖所示，形成一散熱板22於該第二電子元件21b,21b’上，使該第一電子元件21a,21a’之高度H等於該第二電子元件21b,21b’與該散熱板22之總高度R。
於本實施例中，形成該散熱板22之材質係為陶瓷材或 金屬材，例如具有多孔之金屬板(如第2C’圖所示之穿孔221)。具體地，於溫度300K條件下，該散熱板22之熱傳導係數(Heat Transfer Coefficient)需大於80W/(m．K)，較佳大於230W/(m．K)，最佳為大於400W/(m．K)。
再者，該散熱板22之投影面積A係等於該第二電子元件21b,21b’之投影面積B。或者，該散熱板22之投影面積A’亦可大於該第二電子元件21b,21b’之投影面積B(可參考後述之第2F’圖)。
又，該散熱板22係藉由一結合層220結合於該第二電子元件21b,21b’上。例如，該散熱板22係為黏膠，如散熱膠。
另外，所述之總高度R係包含該第二電子元件21b,21b’之高度L與該散熱板22之厚度t，且該結合層220之厚度極薄因而能忽略。
如第2D圖所示，形成一封裝層23於該基板20之第一表面20a上，使該封裝層23包覆該散熱板22、第一與第二電子元件21a,21a’,21b,21b’。
於本實施例中，該散熱板22之表面與該第一電子元件21a,21a’之表面外露於該封裝層23，俾供該第一與第二電子元件21a,21a’,21b,21b’散熱。例如，該散熱板22之表面、該第一電子元件21a,21a’之表面與該封裝層23之表面齊平，如第2D圖所示；或者，可於該封裝層23之表面形成開口，以露出該散熱板22之表面與該第一電子元件21a,21a’之表面(圖未示)。
再者，若該散熱板22之表面、該第一電子元件21a,21a’之表面與該封裝層23之表面齊平，可使用模壓(molding)方式直接模壓出與該第一電子元件21a,21a’等高的封裝層23。
或者，先形成厚度超過該第一電子元件21a,21a’之封裝材，再以研磨方式移除部分封裝材，直到露出該散熱板22之表面與該第一電子元件21a,21a’之表面。
又，當形成厚度超過該第一電子元件21a,21a’之封裝材時，除了上述研磨方式外，亦可利用雷射燒除方式移除部分封裝材。
如第2E圖所示，移除該承載件9，再形成複數導電元件24於該基板20之第二表面20b上。
於本實施例中，該些導電元件24係為銲球、銅凸塊、銅針等，且電性連接該基板20之線路層200。
再者，該些導電元件24與該線路層200之間可形成凸塊底下金屬層(Under Bump Metallurgy，簡稱UBM)240。
如第2F圖所示，進行切單作業，即沿如第2E圖所示之切割路徑S切割該基板20及其上之封裝層23，以獲得複數個封裝結構2。
另外，於一實施例中，如第2F’圖所示之封裝結構2’，可於該封裝層23上結合一散熱件25，如散熱鰭片。例如，該散熱件25與該散熱板22相接觸。於其它實施例中，該散熱件25與該散熱板22可一體成型。
本發明之製法中，主要藉由將該散熱板22設於該第二 電子元件21b,21b’上，使該第一電子元件21a,21a’之高度H等於該第二電子元件21b,21b’與該散熱板22之總高度R，即該散熱板22之表面與該第一電子元件21a,21a’之表面齊平，故能藉由研磨該封裝層23之方式露出該第一電子元件21a,21a’之表面，使該第一電子元件21a,21a’達到散熱之目的。
再者，於研磨該封裝層23後，雖無法露出該第二電子元件21b,21b’之表面，但藉由露出該散熱板22之表面，使該第二電子元件21b,21b’的熱能會傳導至該散熱板22，再利用該散熱板22與空氣熱交換，以令該第二電子元件21b,21b’達到散熱之目的，且相較於電子元件之表面直接與空氣熱交換的散熱效果，本發明之第二電子元件21b,21b’的散熱效率係提升30%以上。
本發明復提供一種封裝結構2,2’，其包括：一具有相對之第一表面20a與第二表面20b的基板20、設於該基板20之第一表面20a上的第一電子元件21a,21a’與第二電子元件21b,21b’、設於該第二電子元件21b上之散熱板22、以及設於該基板20之第一表面20a上的封裝層23。
所述之第一電子元件21a,21a’之高度H係高於該第二電子元件21b,21b’之高度L，且該第一電子元件21a,21a’之高度H係等於該第二電子元件21b,21b’與該散熱板22之總高度R。
所述之封裝層23係包覆該散熱板22、第一與第二電子元件21a,21a’,21b,21b’，且該散熱板22之上表面與該 第一電子元件21a之上表面係外露於該封裝層23。
於一實施例中，該基板20係電性連接該第一與第二電子元件21a,21a’,21b,21b’，且該第一與第二電子元件21a,21a’,21b,21b’係藉由複數導電元件210電性連接該基板20。
於一實施例中，該第一電子元件21a’係為堆疊組合之模組。
於一實施例中，該第二電子元件21b係為堆疊組合之模組。於一實施例中，形成該散熱板22之材質係為陶瓷材或金屬材。例如，該散熱板22係為具有多孔之金屬板。
於一實施例中，該散熱板22之熱傳導係數大於230W/(m．K)或大於400W/(m．K)。
於一實施例中，該散熱板22之投影面積A可大於或等於該第二電子元件21b,21b’之投影面積B。
於一實施例中，該散熱板22係藉由結合層220結合於該第二電子元件21b,21b’上。
於一實施例中，所述之封裝結構2’復包括一散熱件25，係結合於該封裝層23上並接觸該散熱板22。
綜上所述，本發明之封裝結構及其製法中，主要藉由將該散熱板設於該第二電子元件上，使該第一電子元件之高度等於該第二電子元件與該散熱板之總高度，故能藉由研磨該封裝層之方式露出該第一電子元件之表面，使該第一電子元件達到散熱之目的。
再者，於研磨該封裝層後，會露出該散熱板之表面， 使該第二電子元件能經由該散熱板以與空氣熱交換而達到散熱之目的，且相較於該第二電子元件直接與空氣熱交換的散熱效果，該第二電子元件的散熱效率可顯著提升30%以上。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
2‧‧‧封裝結構
20‧‧‧基板
20a‧‧‧第一表面
20b‧‧‧第二表面
21a‧‧‧第一電子元件
21b‧‧‧第二電子元件
210,24‧‧‧導電元件
22‧‧‧散熱板
220‧‧‧結合層
23‧‧‧封裝層
240‧‧‧凸塊底下金屬層
H,L‧‧‧高度
R‧‧‧總高度
t‧‧‧厚度

Claims (23)

  1. 一種封裝結構，係包括：基板；第一電子元件與第二電子元件，係設於該基板上，且該第一電子元件之高度係高於該第二電子元件之高度，其中，該第一或第二電子元件係為堆疊組合之模組；散熱板，係設於該第二電子元件上，使該第一電子元件之高度等於該第二電子元件與該散熱板之總高度；以及封裝層，係形成於該基板上，使該封裝層包覆該散熱板、第一與第二電子元件，且令該散熱板之表面與該第一電子元件之表面外露於該封裝層。
  2. 如申請專利範圍第1項所述之封裝結構，其中，該基板係電性連接該第一與第二電子元件。
  3. 如申請專利範圍第2項所述之封裝結構，其中，該第一或第二電子元件係藉由複數導電元件電性連接該基板。
  4. 如申請專利範圍第1項所述之封裝結構，其中，該散熱板之熱傳導係數大於230W/(m．K)。
  5. 如申請專利範圍第1項所述之封裝結構，其中，形成該散熱板之材質係為陶瓷材或金屬材。
  6. 如申請專利範圍第1項所述之封裝結構，其中，該散熱板係為具有多孔之金屬板。
  7. 如申請專利範圍第1項所述之封裝結構，其中，該散熱板之熱傳導係數大於400W/(m．K)。
  8. 如申請專利範圍第1項所述之封裝結構，其中，該散熱板之投影面積係大於或等於該第二電子元件之投影面積。
  9. 如申請專利範圍第1項所述之封裝結構，其中，該散熱板係藉由結合層結合於該第二電子元件上。
  10. 如申請專利範圍第1項所述之封裝結構，其中，該散熱板之表面、該第一電子元件之表面與該封裝層之表面齊平。
  11. 如申請專利範圍第1項所述之封裝結構，復包括散熱件，係結合於該封裝層上並接觸該散熱板。
  12. 一種封裝結構之製法，係包括：提供一基板，該基板之其中一側設有至少一第一電子元件與至少一第二電子元件，且該第一電子元件之高度係高於該第二電子元件之高度，其中，該第一或第二電子元件係為堆疊組合之模組；形成散熱板於該第二電子元件上，使該第一電子元件之高度等於該第二電子元件與該散熱板之總高度；以及形成封裝層於該基板上，使該封裝層包覆該散熱板、第一與第二電子元件，且該散熱板之表面與該第一電子元件之表面係外露於該封裝層。
  13. 如申請專利範圍第12項所述之封裝結構之製法，其中，該基板係電性連接該第一與第二電子元件。
  14. 如申請專利範圍第13項所述之封裝結構之製法，其 中，該第一或第二電子元件係藉由複數導電元件電性連接該基板。
  15. 如申請專利範圍第12項所述之封裝結構之製法，其中，該散熱板之熱傳導係數大於230W/(m．K)。
  16. 如申請專利範圍第12項所述之封裝結構之製法，其中，形成該散熱板之材質係為陶瓷材或金屬材。
  17. 如申請專利範圍第12項所述之封裝結構之製法，其中，該散熱板係為具有多孔之金屬板。
  18. 如申請專利範圍第12項所述之封裝結構之製法，其中，該散熱板之熱傳導係數大於400W/(m．K)。
  19. 如申請專利範圍第12項所述之封裝結構之製法，其中，該散熱板之投影面積係大於或等於該第二電子元件之投影面積。
  20. 如申請專利範圍第12項所述之封裝結構之製法，復包括該散熱板係藉由結合層結合於該第二電子元件上。
  21. 如申請專利範圍第12項所述之封裝結構之製法，復包括藉由研磨方式或雷射燒除方式移除該封裝層之部分材質，使該散熱板之表面、該第一電子元件之表面與該封裝層之表面齊平。
  22. 如申請專利範圍第12項所述之封裝結構之製法，復包括藉由模壓方式直接模壓出與該第一電子元件等高的封裝層，使該散熱板之表面、該第一電子元件之表面與該封裝層之表面齊平。
  23. 如申請專利範圍第12項所述之封裝結構之製法，復包 括結合散熱件於該封裝層上，並使該散熱件接觸該散熱板。
TW104120479A 2015-06-25 2015-06-25 封裝結構及其製法 TWI605555B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
TW104120479A TWI605555B (zh) 2015-06-25 2015-06-25 封裝結構及其製法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW104120479A TWI605555B (zh) 2015-06-25 2015-06-25 封裝結構及其製法

Publications (2)

Publication Number Publication Date
TW201701418A TW201701418A (zh) 2017-01-01
TWI605555B true TWI605555B (zh) 2017-11-11

Family

ID=58401112

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104120479A TWI605555B (zh) 2015-06-25 2015-06-25 封裝結構及其製法

Country Status (1)

Country Link
TW (1) TWI605555B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019057529A (ja) 2017-09-19 2019-04-11 東芝メモリ株式会社 半導体装置

Also Published As

Publication number Publication date
TW201701418A (zh) 2017-01-01

Similar Documents

Publication Publication Date Title
US10741468B2 (en) Stacked semiconductor die assemblies with multiple thermal paths and associated systems and methods
US11239095B2 (en) Stacked semiconductor die assemblies with high efficiency thermal paths and molded underfill
US7196411B2 (en) Heat dissipation for chip-on-chip IC packages
US7061079B2 (en) Chip package structure and manufacturing method thereof
US7250675B2 (en) Method and apparatus for forming stacked die and substrate structures for increased packing density
TWI236117B (en) Semiconductor package with a heat sink
WO2017114323A1 (zh) 封装结构、电子设备及封装方法
TWI506743B (zh) 半導體裝置的熱能管理結構及其製造方法
TWI309549B (en) Printed circuit board with improved thermal dissipating structure and electronic device with the same
TWI395317B (zh) 晶片堆疊封裝結構及其製作方法
CN102683302A (zh) 一种用于单芯片封装和系统级封装的散热结构
TW201537719A (zh) 堆疊型半導體封裝
TWI734271B (zh) 具有縮減記憶體通道長度之雙側安裝式大型mcm封裝
TWI467731B (zh) 半導體封裝件及其製法
TW201442203A (zh) 層疊封裝結構
TWI467735B (zh) 多晶片堆疊封裝結構及其製法
TWI269414B (en) Package substrate with improved structure for thermal dissipation and electronic device using the same
TWI706523B (zh) 電子封裝件
TWI605555B (zh) 封裝結構及其製法
TWI536515B (zh) 具有散熱結構之半導體封裝元件及其封裝方法
TWI438880B (zh) 嵌埋穿孔晶片之封裝結構及其製法
TWI721898B (zh) 半導體封裝結構
CN107123633B (zh) 封装结构
TWI446515B (zh) 無核心及嵌埋堆疊晶片之封裝結構及其製法
TWI381512B (zh) 多晶片堆疊結構