TWI603215B - 設計規則檢查技術 - Google Patents

Description

設計規則檢查技術 發明領域

本發明係關於一種用於藉由一選定製造過程根據一設計意圖驗證一積體電路之一佈局之電腦實施方法。本發明進一步係關於一種用於提供經驗證之佈局資料之方法。本發明進一步係關於一種製造一遮罩之方法。本發明進一步係關於一種製造一積體電路之方法。本發明進一步係關於一種用於驗證一積體電路之一佈局之電腦系統。本發明進一步係關於一種非暫時性電腦儲存媒體。

發明背景

通常使用電腦輔助設計(CAD)軟體獲得積體電路之設計。CAD軟體可處理並儲存表示積體電路之佈局資料。佈局資料可包含(例如)由電路部分之邊緣座標界定的電路部分。當設計結束時，其可轉印至用於製造積體電路或其層之一或多個遮罩。

為了驗證積體電路設計遵循製造條件(亦即，為了預測起作用之積體電路是否可自經設計佈局可再生地製造)，CAD軟體可使用被稱為“設計規則檢查”(DRC)之過 程。在此過程中，經設計佈局或其部分的遵循性可經量化為(例如)指示佈局是否可接受及/或指示遵循度之一或多個參數。

驗證積體電路之任務可分成其中驗證積體電路之關鍵區域之子任務。可將關鍵區域定義為包含關鍵點或熱點之一區域，其中電路部分之局部拓撲提供電路之必要功能性。此等術語(例如)自美國專利第8,041,103號已知。在一實例中，電路之起作用可取決於在兩個電路部分之間的重疊以在其間建立電氣互連。在另一實例中，電路之起作用可取決於在兩個電路部分之間存在足夠空間以防止短路或電路部分之間的其他類型之干擾。

判定佈局是否遵循可取決於用於生產積體電路之製造過程的限制。舉例而言，製造之佈局可受不同層之間的對準之準確度影響，例如，與原始設計相比，製造之電路部分可相對移位。為了在設計意圖為形成電氣連接時考量此限制，美國專利第6,275,971號描述一種用於檢查積體電路佈局設計檔案之方法。遺憾地，該方法可能不適於所有通孔幾何形狀。此外，除需要考慮之對準外，亦存在製造過程之其他限制。

最值得注意地，製造過程可受可再生地製造的最小光斑大小或關鍵尺寸限制。與原始多邊形圖案相比，此限制可造成(例如)電路部分之拐角及邊緣的圓化。又，與原始設計相比，電路部分可較小、較大或以另外方式變形。

在目前先進技術中，用於判定遵循性之設計規則 通常描述為對形狀及/或形狀之部分(諸如，拐角或邊緣)之間的距離之限制。為了檢查抑制兩個尺寸(例如，矽基體表面上)之限制，可使用距離檢查之組合。舉例而言，若第一電路部分之第一邊緣與第二電路部分之第二邊緣之間的距離在水平或垂直方向上具有足夠大值，則可進行檢查。

遺憾地，當考量實際製造條件時，當前設計規則檢查可變得日益複雜。舉例而言，當設計含有兩個重疊正方形電路部分時，設計規則之對應集合可能需要考慮該等部分之形狀(例如，拐角)可實質上在對應的製造電路中圓化。此可導致一組累積之條件，其中檢查相關於圓化形狀之組合距離。

需要考量實際製造條件並廣泛適用於各種設計意圖及電路形狀的設計規則檢查之更簡單方法。

發明概要

在第一態樣中，提供一種用於藉由一選定製造過程根據一設計意圖驗證一積體電路之一佈局之電腦實施方法，該方法包含：接收表示該積體電路的包含在一或多個層中之電路部分之佈局資料；將一第一電路部分之拐角點定義為種子點；對於每一種子點，最接近該種子點投影一多邊形形狀，其中該多邊形形狀係選自與該等電路部分截然不同之一或多個參考形狀，其中一選定參考形狀與該種子點之一局部拓撲相關聯；計算在該投影之多邊形形狀與關鍵區域中之一第二電路部分之間的一重疊面積；以及當 該重疊面積不與由該設計意圖判定之一臨限重疊面積一致時，拒絕該佈局。

本方法藉由計算屬於在第一電路部分之邊緣周圍之所關注區域的第二電路部分之面積來驗證第一電路部分與第二電路部分之間的相對定位。所關注之該區域係藉由一最接近第一電路部分之拐角上之一點(被稱作種子點)投影的多邊形形狀形成。因為本方法量測面積而非距離，所以該方法更緊密地匹配在微影期間發生之實際效應。實際上，本方法量測當進行電路圖案之曝光時是否有足夠光能量將存在於接觸邊緣/拐角處。若在邊緣/拐角附近存在充分光能量，則無關於其在任一方向上之尺寸，亦將存在所得沈積(例如，金屬)。藉由不使多邊形形狀限於與電路部分相同之形狀，驗證方法可廣泛地應用於幾乎任一電路形狀及設計意圖。使用截然不同於電路部分之多邊形形狀(亦即，具有其自身獨立形狀)允許將一經特別設計之形狀用於電路部分之特定區域(諸如，拐角)的目標化取樣。作為一實例，多邊形形狀可經設計以檢查在特定拐角之區周圍的短路。目前認識到，特別地，電路部分之拐角易於由於該等實際效應(例如，拐角圓化)而改變，且因此藉由目前揭示之基於面積的設計規則驗證此等拐角將係有利的。本方法因此提供考量製造過程之實際效應的對積體電路佈局之驗證。本方法比傳統設計規則檢查簡單，此係因為多個距離檢查(傳統上使用)可由簡單的面積計算來替代。

1‧‧‧第一電路部分

1'‧‧‧製造之電路部分/經重新成形之第一電路部分

1a、2a‧‧‧邊緣

1a'‧‧‧經移位邊緣

1s、2s、4s、7s‧‧‧表面積

2‧‧‧第二電路部分

2'‧‧‧製造之電路部分/虛線/擴散邊緣

3、3'、13‧‧‧種子點

3a、3c、3d、3f‧‧‧點

3b、3e‧‧‧點/種子點

4、14、24‧‧‧多邊形形狀

4'‧‧‧多邊形形狀/位置

4a、4b、4c、4d‧‧‧參考形狀/預定義之多邊形形狀

4d'‧‧‧投影之多邊形形狀

4e‧‧‧圓形多邊形形狀

4f、4f'‧‧‧三角形形狀/多邊形形狀

5‧‧‧重疊面積/重疊區域

5a、5b、15、25‧‧‧重疊面積

6a‧‧‧參考電路圖案

6b‧‧‧局部拓撲/參考電路圖案

6c、6d‧‧‧參考電路圖案

7‧‧‧最小光斑大小

10‧‧‧關鍵區域

10a、10b、10c‧‧‧關鍵面積

11a、11b、11c、36、41、44‧‧‧箭頭

31‧‧‧參考

32‧‧‧虛線

34‧‧‧箭頭/多邊形形狀

35‧‧‧箭頭/重疊面積

100‧‧‧佈局資料

100v‧‧‧經驗證之佈局資料

120‧‧‧過程

150‧‧‧遮罩

200‧‧‧積體電路

A‧‧‧電腦實施方法/驗證過程

B‧‧‧修正過程

C‧‧‧遮罩製造過程

CD‧‧‧關鍵尺寸

D‧‧‧電路製造過程

d1‧‧‧尺寸/預定距離

d2‧‧‧預定距離

d3‧‧‧相等長度

d4‧‧‧尺寸

F‧‧‧設計意圖

F1、F1'、F2‧‧‧方法

r、r'‧‧‧方向

X‧‧‧距離/接近性

X1、X2、Y、Y1、Y2、Y3‧‧‧距離

本發明之裝置、系統及方法的此等及其他特徵、態樣及優點將自以下描述、隨附申請專利範圍及附圖變得更好地理解，其中：圖1A及圖1B說明設計規則檢查的基於距離之方法；圖2A及圖2B說明用於設計規則檢查的基於面積之方法；圖3展示用於設計規則檢查的基於面積之方法的流程圖；圖4展示用於使用求和之重疊面積的設計規則檢查之流程圖；圖5A至圖5C說明用於選擇關於一電路部分之種子點之方法；圖6A及圖6B說明用於選擇關於兩個電路部分之種子點之方法；圖7說明用於選擇一投影之多邊形形狀之方法；圖8A及圖8B說明投影之多邊形形狀之變化；圖9說明一電路部分藉由光學近接校正重新成形；圖10說明佈局驗證之一實例；圖11說明佈局驗證之另一實例；圖12說明其中重疊面積乘以加權因子之一實施例；圖13說明在用於製造積體電路之方法中之各種步驟；圖14A及圖14B說明佈局驗證之另一實例。

較佳實施例之詳細說明

除非另有定義，否則本文中使用之所有術語(包括技術及科學術語)具有與一般熟習本發明所屬之技術者當在描述及圖式之上下文中閱讀時通常所理解相同之含義。應進一步理解，應將術語(諸如，常用字典中所定義之術語)解譯為具有與其在相關技術之上下文中之含義一致的含義，且不應以理想化或過度正式之意義來解譯，除非本文中明確地如此定義。在一些情況下，可省略熟知器件及方法之詳細描述，以便不混淆本發明系統及方法之描述。用於描述特定實施例之術語不意欲限制本發明。如本文中所使用，單數形式“一”及“該”意欲亦包括複數形式，除非上下文另外清楚地指示。術語“及/或”包括相關聯所列項目中之一或多者的任何及所有組合。應進一步理解，術語“包含”指定所陳述特徵之存在，但不排除一或多個其他特徵之存在或添加。本文中提到之所有公開案、專利申請案、專利及其他參考被以引用之方式全部併入本文中。在有衝突之狀況下，本說明書(包括定義)將為對照標準。

本發明係關於一種用於藉由一選定製造過程驗證積體電路之佈局之方法。此等方法在此項技術中被稱為“設計規則檢查”(DRC)。詳言之，DRC在電子設計自動化領域中被稱為判定積體電路設計是否滿足叫作設計規則之一系列參數之方法。此等參數可使設計者能夠驗證設計與製造條件之遵循性。設計規則因此通常針對一特定製造過程，例如解析度或其他準則。設計規則集通常指定某些 幾何及連接性限制以確保充分裕度以考慮到製造過程中之可變性並確保可靠產品。最基本設計規則包括個別形狀(諸如，電線)之最小寬度或鄰近電路部分之間的最小距離或重疊之規範。歸因於典型積體電路中電路部分之複雜性及數目之多，DRC過程通常使用CAD軟體或更特定之DRC軟體來執行。DRC軟體之實例為由Mentor Graphics®提供之Calibre®。

當佈局不遵循設計規則時，佈局可被拒絕。驗證過程可包含多個檢查。因此，即使一佈局由第一檢查接受，其仍可被第二檢查拒絕。在識別觸發拒絕的在佈局中之問題後，驗證過程可繼續檢查另外問題。當某一數目個問題經偵測到時及/或在部分問題之累積集合到達一臨限值情況下，亦可停止檢查。當在一或多個接地上之佈局被拒絕時，此可觸發佈局之重新設計。可手動地、自動地或按此等之組合來執行重新設計過程，例如，輔助半自動重新設計過程。重新設計過程可繼續，直至佈局完全被接受(亦即，通過所有設計規則)。當佈局最終被接受時，其可用於選定製造過程，其中設計之電路部分經轉印至產品(例如，晶圓)上。

術語“電路部分”本文中用以指佈局資料之一部分。包括電路部分之佈局資料表示積體電路之佈局。積體電路可包含於不同電路層之多層堆疊中。佈局資料可包含匹配積體電路之層中之實體結構的資料層中之電路部分。替代地或另外，佈局資料可包含在(例如)由布林組合及 /或其他導出(諸如，實體層及結構之OPC)產生的導出資料層中之電路部分。電路部分可在佈局資料中(例如)藉由“多邊形形狀”(亦即，由在其周圍形成表面之連接線段組成的形狀)表示。根據本定義，圓亦可被視為一多邊形形狀。然而，自(例如)設計規則檢查過程之計算觀點來看，電路部分由包含直線段之多邊形形狀(例如，矩形、三角形或其組合)表示可為較佳的。相同引數應用於本方法中使用的投影之多邊形形狀以用於計算重疊區域。詳言之，計算一僅包含直線之面積而非包含曲線之面積可在計算上更有利。佈局資料可藉由邊緣及/或填充表示具有指明電氣及/或光學功能之電路之轉印佈局的形狀來定義電路部分。可(例如)使用遮罩及/或沈積來轉印佈局。沈積材料可包含(例如)金屬、半導體或絕緣體。不同電路部分可包含不同材料。

術語“設計意圖”在本文中用以指電路部分之間的所意欲功能關係，不論其在設計中是意欲形成電氣連接或是電氣隔離。又，其他設計意圖係可能的，例如，間隔或重疊之特定範圍。術語電氣連接包括電路部分之間的電傳導連接。電傳導連接可包含(例如)金屬或半導性材料。設計意圖可由設計者明確地定義，由CAD程式自動推斷，或其組合。在一些狀況下，電路之必要功能性可取決於電路部分之間的電氣連接之建立。在其他狀況下，應避免電氣連接以防止無意短路。在後者狀況下，需要電路部分彼此電氣隔離。術語“經隔離”指電路部分之間的最小間隔度。間隔可藉由增加在電路部分之間的間距及/或藉由在電 路部分之間插入絕緣(亦即，非導電)材料來提供。

為提供在部分之間的意欲之電氣連接，電路部分之間的某一程度之重疊或連接可為所要的。詳言之，認識到過窄連接可導致歐姆電阻之不當增大。

為提供意欲之電氣隔離，可需要避免在電路部分之間的某一接近性。注意，意欲之電氣隔離可比電路部分不觸碰之要求嚴格。詳言之，不觸碰但靠在一起之電路部分仍可引起短路及/或干擾。注意，電路部分之間的意欲之隔離可為隱含的，因為任何無意電氣連接可被視為一意欲之電氣隔離。亦可存在例外，其中儘管電氣連接為非意欲的，但其不對以任何方式建立電氣連接的電路之起作用有害。

術語“關鍵區域”將用以指積體電路之佈局的可觸發對遵循性檢查之區域。檢查兩個部分是否與其所意欲之設計遵循的需求通常取決於其相對接近性。通常當部分之間的接近性或重疊程度較靠近選定製造過程之解析度時，檢查遵循性之需求可增加。在一實例中，關鍵區域經識別為包含第一及第二電路部分之區域，其中第一電路部分之邊緣與第二電路部分之邊緣之間的距離在臨限距離內。臨限距離可根據製造過程來預定，例如，電路部分之相對接近性可決定性地受製造過程之解析度影響從而可能導致電路部分之功能性損失的距離。通常，關鍵臨限距離約為製造過程之關鍵尺寸，例如，為關鍵尺寸的二分之一或三分之一的距離。亦可應用用於指明關鍵區域之其他準 則。在另一實例中，關鍵區域經手動地選擇。在又一實例中，整個佈局經分成多個關鍵區域，其中針對遵循性檢查所有相鄰電路部分之接近性及重疊。

下文參看附圖更充分地描述本發明，附圖中展示本發明之實施例。然而，本發明可以許多不同形式來體現且不應解釋為限於本文中闡明之實施例。相反地，提供此等實施例，使得本發明將透徹且完整，且將對熟習此項技術者充分傳達本發明之範疇。意欲結合附圖一起研讀例示性實施例之描述，附圖被視為整個書面描述之部分。在圖式中，為清楚起見，可誇示系統、組件、層及區域之大小及相對大小。參考本發明之可能理想化實施例及中間結構的示意性說明來描述實施例。

在描述中，相對術語以及其派生詞應解釋為指如當時描述的定向或如論述中之圖式中所示的定向。此等相對術語係為了便於描述且無需系統在特定定向中建構或操作，除非另有陳述。應理解，當方法之特定步驟被稱作在另一步驟之後時，其可直接在該另一步驟之後，或可在執行該特定步驟之前進行一或多個中間步驟。相似數字貫穿全文指相似元件。

圖1A及圖1B說明設計規則檢查的基於距離之方法。

圖1A說明一關鍵區域10，其中第一電路部分1經設計以形成與第二電路部分2之電氣連接。電路部分1及電路部分2可經設計為包含於多層器件堆疊之不同層 中。該等層可彼此鄰近。虛線指示在一製造過程之後的電路部分1'及電路部分2'之可能形狀。可見製造過程可導致所設計部分之重新成形。詳言之，典型製造過程(受某一解析度限制)可引起原始設計之變形，在此狀況下，拐角之圓化及整個面積之縮小。

為確保電路部分之間的適當連接，典型設計規則可包含電路部分之邊緣之間的距離檢查。一可能規則可為距離X1、X2、Y1及Y2必須具有某一最小值，否則佈局可不會被接受用於製造。在一簡單方法中，X1、X2、Y1及Y2之所有最小值為相同數目(例如，零)。然而，因為注意到製造過程可使電路部分之原始形狀變形，所以設計規則應較佳考量預期之變形(由參考數字1'及2'所指示)，例如，拐角圓化效應。此可藉由調整最小距離之值來進行。

確保最終產品之圓形形狀內的接觸之一方法可為一設計規則，其中X1及X2兩者皆大，且對於Y1及Y2，接受小值，抑或Y1及Y2大且X1及X2較小。因此第二電路部分2為超過第一電路部分1之邊緣之大的水平引伸，或超過第一電路部分1之邊緣之大的垂直引伸。接受值之更多組合亦係可能的。一般而言，在目前先進技術中的設計規則通常依據所量測距離來制訂且其中可藉由布林運算組合多個距離檢查。

舉例而言，一組設計規則可為，若滿足以下條件，則圖1A之圖案係可接受的： (X1>=0nm且X2>=0nm且Y1>=50nm且Y2>=50nm)|

(X1>=30nm且X2>=30nm且Y1>=40nm且Y2>=40nm)|

(X1>=40nm且X2>=40nm且Y1>=30nm且Y2>=30nm)|

(X1>=50nm且X2>=50nm且Y1>=0nm且Y2>=0nm)

其中“&”意謂條件之邏輯“及”且“|”意謂條件之邏輯“或”。

圖1B說明關鍵區域10，其中第一電路部分1及第二電路部分2經設計為彼此電氣隔離。類似於針對圖1A所論述，可撰寫考量製造之電路部分1'及2'中之各別形狀之變形的一組設計規則。設計規則可(例如)包含使用距離X、Y1、Y2及Y3之一組相關距離檢查。

應瞭解，諸如圖1A及圖1B中說明之目前先進技術距離檢查設計及實施起來係複雜的，尤其當處理比簡單正方形複雜之形狀時。發現設置設計規則之複雜性可藉由下文將論述的目前揭示之方法而大大減輕。

圖2A及圖2B說明涉及基於面積之設計規則檢查的驗證方法之步驟。圖2A說明佈局資料(更特定言之，關鍵區域10)之驗證方法，其中設計意圖為此處由矩形表示的電路部分1與2之間的電氣連接。另一方面，圖2B說明一驗證方法，其中設計意圖為電路部分1與2之間的電氣隔離。其他設計意圖亦係可能的，例如，其中在佈局之不同層中的電路部分之間的重疊需要在某一面積臨限範圍內 的電晶體之設計意圖。

兩個圖說明包含第一電路部分1及第二電路部分2的佈局資料之各別關鍵區域10。關鍵區域10中之點3係在第一電路部分1之邊緣1a上(較佳地，在第一電路部分之拐角處)選擇。此點將被稱作種子點3。多邊形形狀4最接近種子點3投影於關鍵區域10中。所投影之多邊形形狀4及關鍵區域10中之第二電路部分2形成一重疊面積5。重疊面積5用於關鍵區域10之驗證中。

應理解，第一電路部分及第二電路部分可包含於表示堆疊電路之實體層的不同資料層中。不同資料層及包含於其中之電路部分可共用一共同座標系統。共同座標系統可對應於(例如)堆疊電路之層中的實體結構之共同X及Y位置。另一方面，例如，Z座標或層數目N可用以區分堆疊電路之不同實體或導出層。應理解，不同層中之電路部分1與2之間的相對置放及/或重疊可藉由投影此等形狀於共同(X,Y)座標系統上來判定。類似地，多邊形形狀4亦可投影於共同座標系統上以判定重疊區域5。

在一實施例中，多邊形形狀4經設計以具有低於第一電路部分1之表面積1s並高於選定製造過程之最小光斑大小7之表面積7s的表面積4s。例如，與大面積密度檢查相反，具有低於第一電路部分之表面積的表面積之多邊形形狀可有如下效應：在第一電路部分之邊緣或拐角附近局部地取樣第二電路部分之存在。同時，具有高於製造過程之最小光斑大小的表面積之多邊形形狀可具有如下效 應：多邊形形狀之面積足夠大以取樣由製造過程之限制引起的偏差。替代具有高於最小光斑大小之表面積的多邊形形狀，或除該多邊形形狀外，多邊形形狀之尺寸d4亦較佳地高於關鍵尺寸CD及/或較佳低於第一電路部分1之大小或尺寸d1。較佳地，多邊形形狀4亦具有低於第二電路部分2之表面積2s的表面積4s及/或低於第二電路板2之大小或尺寸的尺寸d4以局部地取樣第二電路部分之存在。

參看圖2A，驗證可包含若設計意圖為第一電路部分1與第二電路部分2之間的電氣連接且重疊面積5高於預定臨限連接面積，則接受關鍵區域之佈局。在一實施例中，驗證可進一步包含若設計意圖為電氣連接且重疊面積5低於臨限連接面積，則拒絕該佈局。替代地，佈局並非基於單一檢查而拒絕，而是可能需要可累積之額外檢查。舉例而言，當即使第一重疊面積在臨限值之下但多個重疊面積之累積面積在累積臨限值之上時，可接受佈局。實際上，此可對應於其中第一電路部分之邊緣中之一者不在第二電路部分之邊界內但其他邊緣仍很好地在邊界內以成功地進行連接的情形。

參看圖2B，驗證可包含若設計意圖為第一電路部分1與第二電路部分2之間的電氣隔離且重疊面積5高於預定義之臨限隔離面積，則拒絕關鍵區域之佈局。

注意，多邊形形狀4並非為設計自身之部分，而僅用作用於計算重疊面積5之一工具。換言之，多邊形形狀4與第一電路部分1及第二電路部分2截然不同。藉由 具有與第一電路部分及第二電路部分截然不同之多邊形形狀，驗證方法不限於電路部分之形狀。結果，該方法可更通用，例如，更普遍地適用於各種電路部分形狀及設計意圖之設計檢查。在本實施例中，多邊形形狀4為矩形。替代地，亦可使用其他多邊形形狀。在本實施例中，投影之多邊形形狀4之周邊包圍種子點3。此可具有多邊形形狀取樣種子點(亦即，在第一電路部分1之邊緣上的點)周圍之區的優點。在目前所示實施例中，多邊形形狀4以種子點3為中心。此可具有多邊形形狀以類似方式取樣種子點周圍之所有方向的優點。當使用諸如矩形之旋轉對稱多邊形形狀並使此形狀以種子點為中心時的另一優點可為針對電路部分之邊緣的不同定向，可獲得更可預測之驗證結果。替代地，例如當製造過程在X及Y方向上具有不同容限時，亦可使用非對稱多邊形形狀。

一般而言，較佳地，多邊形形狀4最接近(亦即，接近)(例如在相對於電路部分之大小或其間之距離的規模上)種子點3而投影。例如，術語“最接近”可指多邊形形狀4之質心投影於對應的種子點3之一距離內的條件，該距離小於第一電路部分1之邊緣1a與第二電路部分2之邊緣2a之間的最小距離X。替代地或另外，術語“最接近”可指多邊形形狀4之質心投影於對應的種子點3之一距離內的條件，該距離小於第一電路部分1之尺寸d1。

用於接受或拒絕之面積臨限值可取決於投影之多邊形形狀4之面積及其相對於邊緣1a之位置。臨限值可 經定義為多邊形形狀4之面積4s的百分比，或其可包含絕對數，例如，100平方奈米。在一些實施例中，臨限連接面積可為多邊形形狀4面積之100%，例如，當投影之多邊形形狀4完全由第二電路部分2填充時，可接受具有意欲電氣連接之電路部分的設計。在其他實施例中，可使用另一百分比，例如，多邊形形狀之50%或75%。當使用以種子點為中心之多邊形形狀時，使用50%臨限可確保兩個形狀之邊緣大致重疊。使用75%臨限可確保第一形狀很好地在第二形狀之邊界內。在一些實施例中，臨限隔離面積可為零，例如，當第二電路部分2之任一部分屬於投影之多邊形形狀4之面積時，可拒絕具有意欲電氣隔離之電路部分的設計。又對於此設計意圖，若多邊形形狀面積自第一電路部分之邊緣進一步延伸，則臨限值可較高。

在圖2A及圖2B之所示實施例中，投影之多邊形形狀4之邊緣在第一多邊形形狀1之表面積1s之內及之外延伸。一般而言，投影之多邊形形狀4之邊緣在第一電路部分1之邊緣1a之兩側上延伸以取樣在該邊緣1a周圍的所關注區域可為較佳的。對於諸如圖2A中所示的經設計電氣隔離，較佳地，投影之多邊形形狀4的邊緣在第一電路部分1之面積內延伸。以此方式，投影之多邊形形狀4可取樣在第一電路部分1內之一區域以量測第一電路部分1與第二電路部分2之間的重疊程度。對於諸如圖2B中所示的經設計電氣隔離，較佳地，投影之多邊形形狀之邊緣在第一電路部分1之面積外延伸。以此方式，投影之多邊 形形狀4可取樣在第一電路部分1之邊緣1a以外的一區域以量測第二電路部分2是否充分遠離第一電路部分1。

最小光斑大小7此處為了比較而展示且並非為實際佈局設計之部分。最小光斑大小7可與諸如此項技術中已知的製造過程之關鍵尺寸CD有關。舉例而言，最小光斑大小可具有等於製造過程之關鍵尺寸CD之正方形的面積。多邊形形狀4之面積4s大於最小光斑大小7之面積7s的特徵可對應於多邊形形狀4取樣足夠大以涵蓋製造過程之相當於其最小解析度的變化之面積的特徵。驗證可取決於藉由多邊形形狀4之最小大小及/或藉由經選擇用於接受或拒絕設計的臨限值而選擇之製造過程。

在一實施例中，佈局資料表示一多層電路堆疊，其中第一電路部分1在多層電路堆疊之一鄰近於第二電路部分2的層中。在另一實施例中，佈局資料表示電路堆疊之單層，其中第一電路部分1在與第二電路部分2相同之層中。

哪一電路部分指明為“第一電路部分1”及哪一電路部分指明為“第二電路部分2”的選擇較佳地係確定性的，亦即，可再生。在一實施例中，第一電路部分1為具有關鍵區域10中之第一電路部分及第二電路部分之最小面積的電路部分。在另一實施例中，第一電路部分1為具有相關於其他電路部分之指定相對位置的電路部分，例如，最右邊電路部分。第一及第二電路部分亦可基於電路部分之功能或包含電路部分之層來指明。在一實施例中， 當電路部分包含於接觸層中時，其經指明為第一電路部分1。在選定數目個電路部分內逐一地循環亦可為可能的，其中每一電路部分經指明一第一電路部分1，同時所有周圍之電路部分經指明為第二電路部分2且執行驗證過程。相同電路部分因此可經驗證為第一電路部分1及第二電路部分2兩者。循環亦可包括所有電路部分。

在一態樣中，本發明提供一種用於藉由一選定製造過程根據一設計意圖驗證一積體電路之一佈局之電腦實施方法，其中設計意圖為在電路部分之間的意欲之功能關係，該方法包含：接收表示積體電路的包含在一或多個層中之電路部分之佈局資料；將電路部分投影於一共同座標系統上；將第一電路部分之拐角點定義為種子點；對於每一種子點，自與該等電路部分截然不同之一或多個參考形狀選擇一多邊形形狀，其中一選定參考形狀與種子點周圍之電路部分之邊緣的局部拓撲相關聯；在相對於電路部分之大小或電路部分之間的距離之規模上最接近種子點在共同座標系統中投影多邊形形狀；計算投影之多邊形形狀與關鍵區域中之第二電路部分之間的重疊面積；及當重疊面積不與按設計意圖判定之臨限重疊面積一致時拒絕該佈局。

圖3展示用於藉由選定製造過程根據設計意圖F驗證積體電路之佈局之電腦實施方法A之流程圖。在流程圖之以下描述中，參考如(例如)圖2A及圖2B中所示之關鍵區域10的部分。該方法包含接收佈局資料100，識別佈 局資料之關鍵區域10，選擇關鍵區域中之種子點3，最接近種子點3在關鍵區域中投影多邊形形狀4，及計算投影之多邊形形狀4與關鍵區域10中之第二電路部分2之間的重疊面積5。佈局資料可包含一或多個資料層中之電路部分。資料層可表示積體電路之實體或導出層。

取決於設計意圖F，流程圖分裂成對應於其中電氣連接係意欲之設計的一部分及其中電氣隔離係意欲的一部分。

若設計意圖F為第一電路部分與第二電路部分之間的電氣連接，則對照臨限連接面積Tc檢查所計算之重疊面積5。若重疊面積5大於臨限連接面積Tc，則接受佈局或佈局之至少此部分。程式可(例如)指派一遵循參數V=1。

若設計意圖F為第一電路部分與第二電路部分之間的電氣隔離，則對照臨限隔離面積Ti檢查所計算之重疊面積5，可不同於臨限隔離面積Ti。若重疊面積5大於臨限隔離面積Ti，則拒絕佈局或佈局之至少此部分。程式可(例如)指派一遵循參數V=0。

藉由圖中之虛線指示目前揭示之方法的一些實施例。

如參考31指示，若設計意圖F為電氣連接且重疊面積5低於臨限連接面積Tc，則驗證過程可視情況拒絕佈局。此可對應於其中需要所有種子點具有充分涵蓋的嚴格遵循性。

如虛線32所指示，若設計意圖F為電氣隔離且重疊面積5低於臨限隔離面積Ti，則驗證過程可視情況接受佈局。然而，注意，過程可需要進一步檢查以看看其他種子點是否亦遵循選定準則。

在接受佈局之後，檢查過程可沿箭頭34繼續以決定是否需要進一步檢查。若不需要，則驗證被進行且可被視為準備好用於製造。若進一步檢查被視為必要，則檢查過程可沿箭頭35繼續。

在一實施例中，過程箭頭35以箭頭36繼續，其中決定先前關鍵區域之驗證是否已完成。若未完成，則可選擇下一種子點且上文描述之過程可針對同一關鍵區域重複。驗證過程因此可包含針對關鍵區域10重複以下步驟：選擇第一電路部分之邊緣上之種子點，最接近各別種子點投影多邊形形狀，及計算投影之多邊形形狀與第二電路部分之間的重疊面積。

若先前關鍵區域之驗證被視為完成，則可識別不同於第一關鍵區域之下一關鍵區域且過程自此處繼續。以此方式，驗證過程可在資料中之所有關鍵區域及各別關鍵區域中之所有種子點上循環，直至執行完全檢查。

除目前說明之對個別種子點的檢查外，檢查亦可包含如將參看圖4進一步解釋的對多個種子點之累積檢查。

雖然所呈現圖展示在電氣連接或電氣隔離之設計意圖之間的劃分，但替代地或另外，亦可使用其他設計意圖，例如，在電晶體之製造中設計意圖可為不同層中之 電路部分之間的定義明確之重疊。一般而言，驗證可包含當重疊面積不與臨限重疊面積一致時拒絕佈局。臨限重疊面積可按設計意圖F來判定。術語“與……一致”可指重疊面積應高於及/或低於一或多個臨限面積之條件。此條件亦可按設計意圖F來判定。臨限重疊面積可包含多個值，例如，定義重疊面積應一致的面積之頻寬，例如，若用於電晶體設計意圖之經計算重疊面積高於最小臨限面積且低於最大臨限面積，則用於電晶體設計意圖之經計算重疊面積可滿足一驗證條件。

圖4說明用於使用求和之重疊面積之設計規則檢查之流程圖。詳言之，箭頭41可繼續圖3中所示之箭頭35的額外檢查過程。

過程120包含以下步驟：選擇第一多邊形形狀之邊緣上的額外種子點，最接近額外種子點投影額外多邊形形狀，及計算額外投影之多邊形形狀與第二電路部分之間的額外重疊面積。額外重疊面積可添加至第一重疊面積以計算重疊面積之總和。接著，可根據設計意圖F進一步驗證佈局。

在設計意圖F為電氣連接且重疊面積之總和低於臨限連接面積總和STc之狀況下，拒絕佈局。在設計意圖F為電氣隔離且重疊面積之總和高於臨限隔離面積總和STi之狀況下，拒絕佈局。在拒絕之後，檢查過程可結束。或者，檢查過程可繼續搜尋另外拒絕(此圖中未展示)。

在設計意圖F為電氣連接且重疊面積之總和不 低於臨限連接面積總和STc之狀況下，可接受佈局。在設計意圖F為電氣隔離且重疊面積之總和不高於臨限隔離面積總和STi之狀況下，可接受佈局。在接受之後，檢查過程可繼續進一步檢查，例如，經由箭頭44退出流程圖及經由箭頭41重新進入。

以此方式，可計算並求和多個重疊面積。每一循環可對照臨限值來檢查該等多個重疊面積之總和。替代地，首先計算重疊面積之總和且接著檢查該總和。

替代圖4之流程圖或除圖4之流程圖外，投影之多邊形形狀4亦可包含多個分開之投影，其中重疊面積5之計算自然地包含分開之投影與第二多邊形形狀或任一另外多邊形形狀形成的重疊面積之求和。

圖5A至圖5C說明用於選擇關於第一電路部分1之種子點的方法F1。如所展示，在第一電路部分1之邊緣1a上選擇種子點。

圖5A說明其中藉由選擇第一電路部分1之邊緣1a之拐角上的點3a而選擇種子點3之較佳實施例。選擇第一電路部分1之拐角上的種子點可尤其較佳地當該等拐角點在第二電路部分2之方向上時。拐角點可為電路部分之間的最靠近點。此外，應認識到，尤其拐角點可由於製造過程而傾向於變形。

圖5B說明其中藉由選擇第一電路部分1之邊緣1a上的點3b而選擇種子點3之實施例，點3b具有關於第一電路部分1之拐角的預定距離d1。此實施例可具有與選 擇拐角點類似之優點。其可特別適於驗證其中拐角遠離之較長線段。

圖5B進一步說明其中藉由選擇第一電路部分1之邊緣1a上之點3c而選擇種子點3之實施例，點3c具有沿第一電路部分1之邊緣1a相關於另一種子點3b的預定距離d2。

圖5C說明藉由選擇第一電路部分1之邊緣1a上之點3d而選擇種子點3之實施例，點3d將邊緣1a之拐角之間的邊緣1a分成兩個或兩個以上相等長度d3之線段。

圖6A及圖6B說明用於選擇關於兩個電路部分之種子點的方法F1'。

圖6A說明其中藉由選擇第一電路部分之邊緣1a與第二電路部分2之邊緣2a的交叉上之點3e來選擇種子點3的實施例；應瞭解，在電路部分之邊緣之間的交叉上之種子點的選擇可等效於選擇自第一電路部分1與第二電路部分2之間的布林“及”運算產生之導出的電路部分之拐角點。一般而言，表示積體電路之電路部分可自電路之兩個或兩個以上層之間的布林組合(例如，及、或、非)導出。

圖6B說明其中藉由選擇第一電路部分之邊緣上的自第二電路部分2投影之點3f來選擇種子點3的實施例。投影可為(例如)在第二電路部分2之方向上及/或沿座標系統之軸轉移的第二電路部分2之拐角的投影。替代地或另外，投影可沿第二電路部分2之包含面對第一電路部分1之拐角的線段。應瞭解，圖6B之實施例可等效於選擇 第二電路部分2之拐角上之種子點及計算對應的多邊形形狀與第一電路部分1之重疊面積。

一般而言，種子點可為佈局中之可使用通常用於設計規則檢查或OPC分段定義的操作之組合(以任一次序)以確定性方式(亦即，自動及可重複)自佈局產生的點。驗證過程之可重複性具有可系統地追蹤佈局中之可能問題的優點。種子點之最簡單情況為佈局中之拐角或交叉。線或形狀可直接源於積體電路設計佈局中之形狀，或其可源於所導出層。此等為藉由進行如在類似Calibre®之DRC工具中已知的標準層操作而計算形狀所針對之層。此等操作包括布林(及/或/反及)運算、定大小(大小不足、大小過大等)、選擇(選擇觸碰/重疊/連接等之形狀)等，及此等之組合。產生種子點的額外方式(與通常自DRC寫碼實踐導出之種子點相比)為在撰寫光學近接校正(OPC)腳本(例如，參見圖9)中呈現的技術之使用。邊緣可基於各種機制被分成多個較小區段。可進行分段(但不限於)按固定數目個較小區段劃分邊緣，按最大長度之區段劃分邊緣，藉由使用自其他邊緣、拐角或區段產生之投影建立斷點來劃分區段，或此等之任何組合。

圖7說明用於選擇投影之多邊形形狀之方法F2。多邊形形狀4係選自一或多個參考形狀4a、4b、4c、4d，其中選定參考形狀4b與種子點3之局部拓撲6b相關聯。在所展示之實施例中，投影之多邊形形狀4係選自一或多個預定義之多邊形形狀4a、4b、4c、4d。每一預定義 之多邊形形狀與各別參考電路圖案6a、6b、6c、6d相關聯。具有與最接近種子點3之第一電路部分1之邊緣1a的局部拓撲最緊密匹配之參考電路圖案6b的預定義之多邊形形狀4b經選擇為投影之多邊形形狀4。

在此狀況下，例如，種子點3所位於的拐角周圍之線段之間的角度用於選擇最佳匹配參考圖案。圖案辨識之其他方式亦可用於發現最緊密匹配之參考電路圖案。參考電路圖案此處經展示為電路圖案之部分(詳言之，拐角)。其他部分亦可儲存為參考圖案。完整電路圖案亦可用作參考圖案。舉例而言，諸如電晶體之在佈局中多次使用的電路部分可具有在其邊緣上之一組預定義之種子點及相關聯之多邊形形狀以測試電路遵循性。參考圖案亦可包括待與第二電路部分匹配之第二參考電路部分。在一實施例中，使用單一預定義之多邊形形狀；在該狀況下可不需要參考電路圖案之匹配。替代地或另外，參考電路圖案可包含參考種子點之相對位置及預定義之多邊形形狀，其中隨該相對位置投影多邊形形狀。相對位置亦可包含拐角相關於預定義之多邊形形狀之位置的定向。

替代自離散數目個預定義之多邊形形狀選擇，多邊形形狀亦可根據取決於種子點3周圍的第一電路部分1之邊緣之局部拓撲的參數化來預定義。預定義之多邊形形狀因此可連續地自模板產生。預定義之形狀亦可取決於其他參數，例如，取決於電路部分之設計意圖。

預定義之形狀亦可藉由在先前種子點周圍的先 前界定之多邊形形狀來界定。此等先前界定之多邊形形狀可充當新種子點周圍的多邊形形狀之投影的模板。舉例而言，當在位於第一拐角處之先前種子周圍界定並投影先前多邊形形狀時。在另一拐角處之另一種子點可使用先前多邊形形狀作為模板，例如，視情況，變換先前多邊形形狀以匹配另一種子點周圍的電路部分之局部拓撲。

在一實施例中，各別參考電路圖案6d藉由重新定大小、旋轉及/或鏡射而變換以匹配第一電路部分1之邊緣1a之局部拓撲。投影之多邊形形狀4d'為一與最緊密匹配之參考電路圖案6d相關聯的經對應地變換之預定義之多邊形形狀4d。在圖7之實例中，當參考電路圖案6d旋轉90度之角度時，其匹配種子點3'周圍的邊緣1a之局部拓撲。以與參考圖案相同之方式變換參考多邊形形狀4d，亦即，在此狀況下，在於種子點3'周圍投影之前亦旋轉90度。

在另一實施例中，僅當第一電路部分1之邊緣1a的局部拓撲在臨限值容限內匹配參考電路圖案6a、6b、6c、6d中之一者時產生種子點3。換言之，種子點的產生可取決於可用參考圖案。以此方式，種子點可針對電路圖案之一組預定義之形狀來產生。同時，亦可判定針對此等預定義之形狀而投影的多邊形形狀。此亦可與第二參考電路圖案(未圖示)組合，例如，基於第二電路部分2之特定形狀的存在或不存在來產生種子點。

術語“種子點之局部拓撲”指種子點周圍的電路部分之邊緣的佈局。局部拓撲可(例如)藉由第一電路部分 之連接邊緣而形成。在拐角上之種子點的狀況下，局部拓撲因此可包含形成拐角點之邊緣。替代地或另外，局部拓撲可包含第一電路部分之其他邊緣或甚至整個第一電路部分。替代地或另外，局部拓撲可包含第二電路部分之邊緣。

選定參考形狀可(例如)藉由如在參看圖7之實施例中解釋的參考電路圖案與該局部拓撲相關聯。替代地或另外，選定參考形狀可(例如)藉由(例如)如參看圖8B所說明識別拐角之位置及相對定向的計算與局部拓撲相關聯。其他關聯亦係可能的。一般而言，選定參考形狀可以確定性(亦即，可預測且可重複)方式與該局部拓撲相關聯。詳言之，電腦實施方法可包含將種子點之局部拓撲作為輸入並將所投影多邊形形狀之位置及/或形狀及/或定向作為輸出而提供的計算。

圖8A展示圓形多邊形形狀4e。雖然多邊形形狀由直線段組成可能在計算上較佳，但圓形多邊形形狀可具有在種子點3周圍更準確地取樣特定距離之優點。

圖8B展示與各別種子點3及3'分開投影之三角形形狀4f及4f'。儘管多邊形形狀之周邊封閉各別種子點以取樣種子點之所有側上的面積可為較佳的，但目前所展示組配可針對其中第二多邊形形狀預期在第一電路部分1之拐角上的情形提供類似結果。

進一步說明多邊形形狀4f可(例如)在變換(在此狀況下旋轉或鏡射)之後用作多邊形形狀4f'之模板的方式。變換可根據種子點3相對於第一電路部分1之局部拓 撲的方向“r”而發生。如所展示，此方向在其他種子點3'中旋轉(以r'指示)。

圖9說明其中第一電路部分1在應用如上文論述之驗證方法之前藉由光學近接校正(OPC)重新成形的關鍵區域10。詳言之，其展示在經重新成形之第一電路部分1'之經移位邊緣1a'上選擇種子點3。

當在電路中繪製窄線時，與設計期間的意圖相比，線末端可具有在製造期間變得較短之趨勢。此可(例如)歸因於作為微影製程之效應的材料之圓化。設計意欲之佈局與矽上之實際結果之間的此差別可藉由該OPC過程來補償。在彼過程中，經設計形狀經修改以補償處理期間的微影效應，並具有儘可能接近意圖之最終結果。在此圖中此係藉由添加所謂之錘頭或襯線至線端來進行。

為進行OPC，較佳地，在佈局中存在足夠空間以允許原始圖式藉由襯線或錘頭(或其他形狀)而延伸。若此空間不在其處，則其可導致印刷材料之間的短路，或導致製造微影遮罩中之問題。

此需求亦可制訂為設計規則，且按可藉由對形狀之間的各種距離提出一組複雜之限制來進行之傳統方式。然而，在使用目前揭示之方法過程中，此可藉由計算在第二電路部分2與最接近OPC重新成形之第一電路部分1'之經移位邊緣1a'上的種子點3而投影的多邊形形狀4之間的重疊面積5而簡化。

除目前展示之OPC外，第一電路部分1之其他 類型之重新成形亦可在種子點之投影之前發生。在一實施例中，第一電路部分可在應用種子點之前放大。

圖10說明佈局驗證之一實例。在此實例中，多層電路包含一包含在電路之第一層中的第一電路部分1(成形為正方形)及在電路之第二層中的第二電路部分2(成形為十字)的關鍵區域10。在此狀況下之設計意圖為具有一在第一電路部分1與第二電路部分2之間的電氣連接。為達成此，需要第一電路部分1屬於第二電路部分2之邊界。

在傳統距離檢查方法中，此可導致複雜之設計規則，例如，將所有距離X1、X2、Y1、Y2限於某一臨限值內。事實上，因為在此狀況下距離很小，所以根據距離檢查方法，可能不存在令人滿意之位置。此外，可能不會先驗瞭解應檢查哪些距離，例如，第二電路部分2之邊緣2a在第一電路部分1之邊緣1a之外。

另一方面，使用目前揭示之涉及重疊面積計算的設計規則可較簡單且更符合實際製造條件。在此狀況下之一實例設計規則可為計算各別多邊形形狀4、14、24、34與第二電路部分2之重疊面積5、15、25、35。若重疊面積中之每一者高於臨限連接面積(例如，各別多邊形形狀之面積的70%)，則可接受該佈局。替代地或另外，若重疊面積之總和低於臨限連接面積總和STc，則可拒絕該佈局。

驗證過程亦可反覆地應用以發現可接受佈局。在該等反覆中，設計程式之最佳化常式可經規劃以自動地搜尋最大、最小或臨限重疊面積及/或重疊面積之總和。舉例 而言，在圖10之目前狀況下，程式可自動地嘗試最大化重疊面積5、15、25、35之總和以在第一電路部分1與第二電路部分2之間建立令人滿意的電氣連接。另外，程式亦可需要個別重疊面積中之每一者大於最小臨限值。

圖11說明佈局驗證之另一實例。在此實例中，電路(單層或多層)包含一關鍵區域10。該關鍵區域可(例如)藉由第一電路部分1與第二電路部分2之間的接近性X而觸發。關鍵區域10包含第一電路部分1(例如，線終端)及一或多個第二電路部分2。此狀況下之設計意圖為具有在第一電路部分1與第二電路部分2(亦即，在此狀況下，所有周圍電路部分)之間的電氣隔離。但因為涉及線端，所以較佳地在OPC之線端處具有足夠空間以定位錘頭或類似結構。為達成此，需要第二電路部分2充分遠離第一電路部分1，或存在充分自由面積以在水平(在種子點3右邊)或垂直(在種子點3下方)方向上建立足夠大小(例如，足夠面積)之OPC結構。

使用目前揭示之方法，在第一電路部分1之拐角上選擇種子點3。最接近種子點3投影多邊形形狀4。若(總)重疊面積5高於臨限隔離面積(例如，多邊形形狀4之面積的5%)，則可拒絕該佈局。

圖12說明其中重疊面積5乘以可變地取決於相對於多邊形形狀4之位置的加權因子之一實施例。舉例而言，多邊形形狀4可(例如)按較小多邊形形狀4'分成子區域。外部區域之重疊面積5a可與內部區域之重疊面積5b 不同地加權。舉例而言，重疊面積5a可具有加權因子Wa=0.5而重疊面積5a具有加權因子Wb=1.0。總面積係藉由將重疊面積5a及5b乘以其各別加權因子Wa及Wb來計算。接著可對照臨限面積來檢查此加權面積。根據此實施例之驗證方法可(例如)考量一些面積儘管進一步遠離但當其被充分涵蓋時仍可影響電路之遵循性的統計可能性。

替代多邊形形狀4之不同子區域的所展示離散加權，加權亦可根據一連續加權因子，例如，根據相對於多邊形形狀4之位置而變化的加權因子W(x,y)。然而，應瞭解，離散加權因子可在計算上更有益。

圖13說明用於製造積體電路200之方法中的各種步驟。上文(例如)參看圖3描述用於驗證佈局資料100之有利方法“A”。

如所展示，驗證過程“A”測試表示積體電路200的經提供之佈局資料100。當驗證過程“A”產生任何拒絕時，佈局資料可藉由修正過程“B”(例如，自動最佳化常式或手動校正)來修正。驗證過程“A”及修正過程“B”可被重複，直至佈局資料完全被接受。

如上文描述之驗證過程“A”及/或修正過程“B”可由用於藉由選定製造過程來驗證積體電路之佈局的電腦系統執行。電腦系統可包含一記憶體及耦接至該記憶體之一或多個處理器。該記憶體可含有一組指令，該組指令在由該一或多個處理器執行時使該一或多個處理器執行包含如上文描述之方法的操作，例如，驗證過程“A”及 /或修正過程“B”。過程A及過程B亦可經編碼為在非暫時性電腦儲存媒體上之電腦程式。例如，電腦程式可包含一組指令，該組指令在由一或多個電腦執行時使該一或多個電腦執行包含如所描述之方法的操作。

經驗證之佈局資料100v接著用於根據遮罩製造過程C製造一遮罩150。該製造可包含(例如)將經驗證之佈局資料100v之圖案蝕刻成遮罩或用於自佈局資料製造遮罩的任何其他已知方法。

最後，積體電路200可根據電路製造過程D使用遮罩150來製造。在微影製造製程中，(例如)遮罩之影像可投影之至基體上之一光敏層上。該層可經顯影並轉印成一電路圖案(例如，包含金屬或半導體材料)。遮罩亦可包含可變光透射或反射構件(例如，可根據佈局資料或其層可變地透射光至基體或遮罩的液晶顯示器(LCD)或數位微鏡器件(DMD))。替代微影製造製程，其他製程亦可用於自遮罩生產電路，例如，藉由將遮罩壓印至可模組化材料中。又，電路可在不使用遮罩之情況下自佈局資料生產，例如，使用諸如雷射寫入之直接製造方法。

圖14A及圖14B說明在擴散印刷期間拐角圓化之一實例，其中本方法亦可有利地用以檢查佈局與設計意圖之遵循性。在此狀況下，設計意圖為提供其中在第一電路部分1與第二電路部分2之間的重疊經控制在特定限制內以提供既不過小又不過大之所要的傳導特性之電晶體。

圖14A展示關鍵面積10a、10b及10c之三個不 同實例。虛線2'指示在製造過程之後第二電路部分2之可能形狀。說明製造過程可導致經設計部分之重新成形(在此狀況下，藉由擴散印刷)。應注意擴散邊緣2'取決於第二電路部分之佈局，例如，隨距離X1及Y1而變。應進一步注意，如由箭頭11a、11b及11c之不同長度所指示，該擴散可引起第一電路部分1與第二電路部分2之間的不同重疊。此重疊之變化對於(例如)電晶體之某些設計(其中電流量待被控制)可為不當的。

圖14B在左邊說明涉及距離X1及Y1之距離檢查的驗證之傳統方法。應瞭解，第一電路部分與第二電路部分之間的重疊面積(由圖14A中之箭頭11a、11b及11c所指示)之精確相關性可以相當複雜之方式取決於此等距離。

另一方面，如圖14B之右側所說明，本方法可藉由取樣第二電路部分與最接近種子點3e投影的多邊形形狀4之重疊面積5而提供預期擴散量之一更簡單近似。在此狀況下，在第一電路部分與第二電路部分之間的相交上選擇種子點3e。因此，說明本方法適於各種不同設計意圖，在此狀況下設計意圖為電晶體之適當寬度，其定義電流放大因子，但因緊密接近實際電晶體之形狀的準確佈局而失真。

在本實例中，若重疊面積5低於預定最大臨限值，則驗證可通過。在另一實例(未圖示)中，取決於鄰近結構之形狀，可能需要重疊面積5高於預定最小臨限值。因 此，在一實施例中，用於驗證之方法包含若設計意圖為具有在第一電路部分與第二電路部分之間的受控重疊且投影之多邊形形狀與第二電路部分之間的重疊面積高於臨限最大面積或該重疊面積低於臨限最小面積，則拒絕該佈局。

當然亦可預見其他設計意圖，例如，具有在某一頻寬內之特定重疊的意圖，具有最小重疊同時與鄰近結構充分分開，具有最大重疊同時在臨限距離內，其中三個或三個以上電路部分發揮作用的設計，其組合，等等。因此，本方法之適用性不限於如由本實例說明之設計意圖。

如所論述及展示的實施例之各種元件提供某些優點，諸如，提供簡單實施考量實際製造條件之設計規則之集合。當然，應瞭解，以上實施例或過程中之任一者可與一或多個其他實施例或過程組合以提供在發現並匹配設計及優點方面的更進一步改良。應瞭解，本發明為檢查積體電路之佈局提供特定優點，且一般而言，本發明可應用於其中藉由某些製造條件驗證設計之任何應用。

本發明可提供藉由以下動作針對與製造要求之遵循而檢查積體電路佈局的方法：接收一積體電路佈局；藉由選擇佈局中之拐角、交叉、區段末端來界定在佈局中之種子點；將所關注區域定義為根據種子點之變換而變換的所關注之參考區域；計算與產生種子點之層相同或不同的某一層之面積，其與所關注之區域相交；分開來針對所關注之每一個別區域，取得面積；及對於所關注之每一區域，檢查計算之面積是否遵循一些預定義之限制。種子點 可為形狀之拐角或邊緣之交點或邊緣區段之端點。可在布林層運算(例如，基於鄰近層中電路部分之存在或不存在對種子點之產生作出決定)或定大小層操作(例如，擴大電路部分)應用於佈局之後，或在應用此等操作以選擇種子點之一子集情況下或此等以任一次序的組合產生種子點。種子點之區域中的某一層之計算可經受觸發種子點之存在的彼等形狀之選擇(包括或排除)。面積計算可具有基於所關注區域中之位置而應用於該面積計算之加權因子。檢查可為傳統距離檢查與根據目前揭示之方法(例如，使用某一布林表達式)之檢查的組合。對於所關注之一些或所有區域(亦即，投影之之多邊形形狀)，可計算在一或多個層中之電路部分之重疊此所關注區域的面積。此計算可經受基於所關注區域之種子點的原點檢查層中的形狀之某一選擇。若所計算面積根據某一量測係可接受的(或不可接受的)，則可在佈局中標記符合(或不符合)此檢查之區域。

最後，上文論述意欲僅說明本系統且不應解釋為將隨附申請專利範圍限於任何特定實施例或實施例之群組。因此，雖然本方法已關於其特定例示性實施例特別詳細地加以描述，但亦應瞭解，一般熟習此項技術者在不偏離本發明之範疇情況下可想出眾多修改及替代實施例。說明書及圖式因此以例示性方式來看待且不意欲限制隨附申請專利範圍之範疇。

在解釋隨附申請專利範圍時，應理解詞“包含”不排除除了給定請求項中列出之元件或動作以外的其他元 件或動作的存在；在元件之前的字“一”不排除多個此等元件之存在；請求項中之任何參考符號不限制其範疇；若干“構件”可由相同或不同項目或實施之結構或功能來表示；所揭示器件或其部分中之任一者可組合在一起或分開成另外部分，除非另有特定陳述。在相互不同的請求項中敍述某些措施之僅有事實並不指示此等措施之組合不能用以得到優勢。

1‧‧‧第一電路部分

1a、2a‧‧‧邊緣

1s、4s、7s‧‧‧表面積

2‧‧‧第二電路部分

3‧‧‧種子點

4‧‧‧多邊形形狀

5‧‧‧重疊面積/重疊區域

7‧‧‧最小光斑大小

10‧‧‧關鍵區域

d4‧‧‧尺寸

CD‧‧‧關鍵尺寸

X、Y‧‧‧距離

Claims (14)

1. 一種用於藉由選定製造程序根據設計意圖驗證積體電路之佈局之電腦實施方法，該方法包含：接收表示該積體電路的包含在一或多個層中之電路部分之佈局資料；將一第一電路部分之拐角點定義為種子點；對於每一種子點：接近該種子點投影一多邊形形狀，其中該多邊形形狀係選自與該等電路部分截然不同的一或多個參考形狀，其中一選定參考形狀與該種子點周圍之一局部拓撲相關聯；計算在所投影之該多邊形形狀與關鍵區域中之一第二電路部分之間的一重疊面積；以及若該設計意圖為該第一電路部分與該第二電路部分之間的一電氣連接且該重疊面積低於一臨界連接面積，則拒絕該佈局；或若該設計意圖為該第一電路部分與該第二電路部分之間的一電氣隔離且該重疊面積高於一臨界隔離面積，則拒絕該佈局。
2. 如請求項1之方法，其包含：對於多個種子點及相關聯之經投影之多邊形形狀，計算該等經投影之多邊形形狀與該第二電路部分之間的多個重疊面積； 對該等重疊面積求和；以及若該設計意圖為一電氣連接且該等重疊面積之總和低於一臨界連接面積總和，則拒絕該佈局；或若該設計意圖為一電氣隔離且該等重疊面積之總和高於一臨界隔離面積總和，則拒絕該佈局。
3. 如請求項1之方法，其中該多邊形形狀具有低於該第一電路部分之一表面積且高於該選定製造程序之一最小斑點大小之一表面積的一表面積。
4. 如請求項1之方法，其中該第一電路部分係在獲識別為包含第一及第二電路部分之一區域的一關鍵區域中選擇，其中該第一電路部分之一邊緣與該第二電路部分之一邊緣之間的一距離係在一臨界距離內。
5. 如請求項1之方法，其中一種子點進一步藉由以下操作之一來選擇：選擇該第一電路部分之一邊緣上之一點，該點具有相對於該第一電路部分之一拐角的一預定距離；選擇該第一電路部分之一邊緣上之一點，該點具有相對於沿該第一電路部分之該邊緣的另一種子點之一預定距離；選擇該第一電路部分之一邊緣上之一點，該點在該邊緣之拐角之間將該邊緣分成兩個或兩個以上相等長度之線段；選擇該第一電路部分之一邊緣與該第二電路部分 之一邊緣之一交叉上的一點；選擇該第一電路部分之一邊緣上自該第二電路部分投影之一點。
6. 如請求項1之方法，其中該一或多個參考形狀與個別參考電路圖案相關聯，其中該選定參考形狀藉由變換一個別參考電路圖案以匹配該局部拓撲而與該局部拓撲相關聯。
7. 如請求項6之方法，其中僅當該種子點之該局部拓撲在一臨界容限內匹配該等參考電路圖案中之一者時，產生一種子點。
8. 如請求項1之方法，其中該第一電路部分在驗證之前藉由光學近接校正(OPC)而重新成形，其中該種子點係在該經重新成形之第一電路部分之一經移位邊緣上選擇。
9. 如請求項1之方法，其中將該重疊面積乘以可變化地取決於相對於該多邊形形狀之一位置的一加權因子。
10. 一種用以提供經驗證之佈局資料之方法，該方法包含：提供表示一積體電路之佈局資料；以及重複以下步驟：使用如請求項1之方法來測試該佈局資料之驗證；以及修正該佈局資料，直至該佈局資料被完全接受。
11. 一種製造遮罩之方法，該方法包含：使用如請求項10之方法來提供經驗證之佈局資料； 使用該經驗證之佈局資料來製造該遮罩。
12. 一種製造積體電路之方法，該方法包含：使用如請求項11之方法製作一遮罩；以及使用該遮罩來製造該積體電路。
13. 一種用於藉由選定製造程序驗證積體電路之佈局之電腦系統，該電腦系統包含：一記憶體；以及一或多個處理器，其耦接至該記憶體，其中該記憶體含有一組指令，該組指令在由該一或多個處理器執行時，使該一或多個處理器執行包含如請求項1或10之方法的操作。
14. 一種編碼有電腦程式之非暫時性電腦儲存媒體，該電腦程式包含一組指令，該組指令在由一或多個電腦執行時使該一或多個電腦執行包含如請求項1或10之方法的操作。