TWI600117B - 用於互連的結構和方法 - Google Patents

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黃建樺
蔡政勳
李忠儒
蔡承孝
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台灣積體電路製造股份有限公司
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Description

用於互連的結構和方法
本發明是有關於一種半導體裝置，特別係有關於一種互連結構的半導體裝置。
在半導體技術中，可使用光學微影製程在基板上界定積體電路圖案。利用金屬鑲嵌製程或雙重金屬鑲嵌製程來形成包含垂直互連通孔/接觸件和水平互連金屬線的多層銅互連件。在金屬鑲嵌製程期間，使用插塞填充材料來填充通孔(或接觸件)，且隨後將該材料拋光回去。然而，隨著半導體技術向前向具有例如20nm、16nm或以下的較小特徵大小的先進技術世代發展，可能產生伴隨較小公差的多種問題，例如未對準、對已經形成的導電部件的損壞等。
因此，本揭露提供一種互連結構及其製造方法以解決上述問題。
在本發明的一實施例中，一種方法，包括在第一介電質材料層中提供具有第一導電部件的基板；在第一介電質材料層上形成第一蝕刻終止層，其中該第一蝕刻終止層由高k電介質材料形成；在該第一蝕刻終止層上形成第二蝕刻終止層；在該第二蝕刻終止層上形成第二介電質材料層；在該第二介電質材料層上形成圖案化遮罩層；在該第二介電質材料層和該第二蝕刻終止層中形成第一溝槽；穿過該第一溝槽移除該第一蝕刻終止層的一部分以 借此形成第二溝槽，其中移除該第一蝕刻終止層的該部分包含將溶液施加到該第一蝕刻終止層的該部分；以及在該第二溝槽中形成第二導電部件，其中該第二導電部件電連接到該第一導電部件。
在本發明的一實施例中，一種方法，包括在第一介電質材料層中提供具有第一導電部件的基板；在該第一介電質材料層上形成第一蝕刻終止層；在該第一蝕刻終止層上形成第二蝕刻終止層，其中該第二蝕刻終止層由高k電介質材料形成；在該第二蝕刻終止層上形成第二介電質材料層；在該第二介電質材料層上形成圖案化遮罩層；在該第二介電質材料層中形成第一溝槽；穿過該第一溝槽移除該第二蝕刻終止層的一部分以借此形成第二溝槽，其中移除該第二蝕刻終止層的該部分包含將溶液施加到該第二蝕刻終止層的該部分；穿過該第二溝槽移除該第一蝕刻終止層的一部分以借此形成第三溝槽；以及在該第三溝槽中形成第二導電部件，其中該第二導電部件電連接到該第一導電部件。
在本發明的一實施例中，一種積體電路IC結構包括第一介電質材料層，其在基板上；下伏導電部件，其安置在該第一介電質材料層中；第一蝕刻終止層，其安置在該第一介電質材料層和該下伏導電部件上，其中該第一蝕刻終止層為高k電介質層；第二介電質材料層，其位於該第一蝕刻終止層上；以及上覆導電部件，其形成於該第二介電質材料層和該第一蝕刻終止層中，降落在該下伏導電部件上，且電連接到該下伏導電部件。
100‧‧‧方法
102-122‧‧‧操作
200‧‧‧積體電路
202‧‧‧基板
204‧‧‧蝕刻終止層
206‧‧‧第一介電質材料層
208‧‧‧下伏導電部件
210‧‧‧第一蝕刻終止層
212‧‧‧第二蝕刻終止層
214‧‧‧第二介電質材料層
216‧‧‧抗反射塗層膜
218‧‧‧遮罩層
220‧‧‧開口
222‧‧‧第一溝槽
224‧‧‧第二溝槽
226‧‧‧第三溝槽
228‧‧‧保護層
230‧‧‧導電部件
231‧‧‧阻障層
232‧‧‧銅晶種層
240‧‧‧導電部件
300‧‧‧方法
302-322‧‧‧操作
400‧‧‧積體電路
402‧‧‧基板
404‧‧‧蝕刻終止層
406‧‧‧第一介電質材料層
408‧‧‧下伏導電部件
410‧‧‧第一蝕刻終止層
412‧‧‧第二蝕刻終止層
414‧‧‧第二介電質材料層
416‧‧‧抗反射塗層膜
418‧‧‧遮罩層
420‧‧‧開口
422‧‧‧第一溝槽
424‧‧‧第二溝槽
426‧‧‧第三溝槽
428‧‧‧第四溝槽
430‧‧‧導電部件
431‧‧‧阻障層
432‧‧‧導電部件
當結合附圖閱讀時，從以下詳細描述最好地理解本發明的各方面。應強調的是，根據業界的標準作法，各種特徵未按比例繪製。實際上，為了論述清楚起見，可以任意增大或減小各種特徵的尺寸。
圖1為根據一些實施例用以形成積體電路(IC)結構的方法的一個實施例的流程圖。
圖2A、2B、2C、2D、2E、2F、2G、2H、2I、2J和2K說明根據一些實施例構造的由圖1的方法製造的各種製造階段期間的示範性積體電路結構的截面圖。
圖3為根據一些實施例用以形成積體電路(IC)結構的方法的一個實施例的流程圖。
圖4A、4B、4C、4D、4E、4F、4G、4H、4I、4J和4K說明根據一些實施例構造的由圖3的方法製造的各種製造階段期間的示範性積體電路結構的截面圖。
應理解，以下揭示內容提供用於實施本發明的不同特徵的許多不同實施例或實例。下文描述元件和佈置的特定實例以簡化本發明。當然，這些僅為實例且並不希望為限制性的。此外，本發明可在各種實例中重複參考標號和/或字母。此重複是出於簡單和清楚的目的，且本身並不指示所論述的各種實施例和/或配置之間的關係。此外，在以下描述中第一特徵在第二特徵上的形成可包含其中第一特徵和第二特徵直接接觸地形成的實施例，且還可包含其中額外特徵可形成為插入在第一特徵和第二特徵中使得第一特徵和第二特徵可不直接接觸的實施例。
圖1為根據本發明的一或多個實施例用以形成積體電路的方法100的流程圖。圖2A、2B、2C、2D、2E、2F、2G、2H、2I、2J和2K說明方法100的各種製造階段期間示範性積體電路200的截面圖。參看圖1到2K和其它圖，下文描述方法100和示範性積體電路(integrated circuit，IC)結構200。
方法在102處通過提供或接收如圖2A中所說明的基板 202而開始。在一些實施例中，基板202包含矽。在一些替代實施例中，基板202可包含例如鍺等其它基礎半導體。在一些實施例中，基板202另外或替代地包含複合半導體，例如碳化矽、鎵砷、砷化銦和磷化銦。在一些實施例中，基板202包含合金半導體，例如矽鍺、碳化矽鍺、磷化鎵砷，和磷化鎵銦。
基板202可包含形成於頂部表面上的磊晶層，例如上覆在主體半導體晶片上的外延半導體層。在一些實施例中，基板202包含絕緣體上半導體(semiconductor-on-insulator，SOI)結構。舉例來說，基板可包含通過例如由植入氧分離(SIMOX)等製程形成的內埋氧化物(buried oxide，BOX)層。在各種實施例中，基板202包含由例如離子植入和/或擴散等製程形成的各種p型摻雜區和/或n型摻雜區，例如p型井、n型井、p型源極/汲極特徵和/或n型源極/汲極特徵。基板202可包含其它功能特徵，例如電阻器、電容器、二極體、電晶體(例如場效應電晶體(field effect transistor，FET))。基板202可包含經配置以分離形成於基板202上的各種裝置的橫向隔離特徵。基板202可進一步包含多層互連(multilayer interconnection，MLI)結構的一部分。該多層互連結構包含多個金屬層中的金屬線。不同金屬層中的金屬線可經由垂直導電部件(其被稱作通孔特徵)連接。多層互連結構進一步包含接觸件，其經配置以將金屬線連接到基板202上的閘電極和/或摻雜特徵。多層互連結構經配置以耦合各種裝置特徵(例如各種p型和n型摻雜區、閘電極和/或無源裝置)從而形成功能電路。
仍參看圖1和2A，方法100通過在基板202上形成一個(或一個以上)下伏導電部件(underlying conductive feature)208而繼續操作104。在一些實施例中，下伏導電部件208為摻雜區，例如源極/汲極特徵。在一些實施例中，下伏導電部件208為閘電極、電容器或電阻器。在一些實施例中，下伏導電部件208為金屬特徵(例如金屬線)、通孔特 徵或接觸件特徵。在一些實施例中，下伏導電部件208包含金屬線和通孔特徵兩者。
在本發明的實施例中，下伏導電部件208為MLI結構的一個金屬層中的金屬線。進一步在實施例中，下伏導電部件208形成於第一介電質材料層206中。
在一些實施例中，金屬線208由金屬鑲嵌製程形成，其在下文進一步描述。第一介電質材料層206形成於基板202上。或者，任選蝕刻終止層204形成於基板202上，且第一介電質材料層206形成於蝕刻終止層204上。在一些實施例中，第一介電質材料層206包含電介質材料，例如氧化矽、氮化矽、低介電常數(低k)材料和/或其組合。低k材料可包含氟化二氧化矽玻璃(fluorinated silica glass，FSG)、摻雜碳的氧化矽、BlackDiamond®(加利福尼亞州聖克拉拉市的Applied Materials)、乾凝膠、氣凝膠、非晶形氟化碳、聚對二甲苯基、雙-苯並環丁烯(bis-benzocyclobutenes，BCB)、SiLK(密西根州米德蘭市的Dow Chemical)、聚醯亞胺、多孔聚合物和/或其它合適的材料，作為實例。形成第一介電質材料層206的製程可利用化學氣相沉積(chemical vapor deposition，CVD)、旋塗式塗覆法或其它合適的沉積技術。
蝕刻終止層204包含不同於第一介電質材料層206的材料，其經配置以提供蝕刻選擇性使得後續蝕刻製程能夠實質上蝕刻第一介電質材料層206以及在蝕刻終止層204上終止。舉例來說，蝕刻終止層204包含氮化矽、氧化矽、氮氧化矽、碳化矽或用於終止後續蝕刻製程的蝕刻的其它合適的材料。蝕刻終止層204可由CVD或其它合適的技術形成。
在沉積(蝕刻終止層204和)第一介電質材料層206之後，可通過例如化學機械拋光(chemical mechanical polishing，CMP)等技術進一步平面化第一介電質材料層206。其後，將第一介電質材料層206 圖案化從而形成一或多個溝槽。該一或多個溝槽可經對準以暴露例如下部金屬層中的金屬特徵等基板202上的下部導電部件和/或替代地安置在基板202的半導體材料中的摻雜區。在一些實施例中，用以形成該一或多個溝槽的操作利用光學微影圖案化和蝕刻製程。舉例來說，圖案化光阻層通過包含抗蝕劑塗覆、曝光和顯影的光學微影製程而形成於上第一介電質材料層206上。圖案化光阻層包含界定用於給定溝槽的區的開口。蝕刻製程進一步穿過圖案化光阻層的開口使用圖案化光阻層作為蝕刻遮罩而應用於第一介電質材料層206。形成溝槽之後，通過濕式剝離或電漿灰化而移除圖案化光阻層。或者，可使用硬遮罩使得溝槽圖案通過第一蝕刻從圖案化光阻層轉移到該硬遮罩，且隨後通過第二蝕刻轉移到第一介電質材料層。
隨後將導電材料填充在溝槽中從而形成下伏導電部件208。在各種實施例中，導電材料包含銅、鋁、鈷或鎢。在一些其它實施例中，導電材料可包含鈦、多晶矽、金屬矽化物、金屬合金或其組合。在當前實施例中，下伏導電部件208包含銅且具有多個膜。進一步在該實施例中，下伏導電部件208包含為溝槽和溝槽中填充的銅加襯的阻障層。在一個實例中，通過包含以下操作的程式形成下伏導電部件208：在溝槽的側壁上沉積阻障層；通過濺鍍形成銅晶種層；以及通過電鍍在溝槽中填充塊體銅。阻障層可包含鈦、氮化鈦、鉭、氮化鉭和/或其組合；且可通過濺鍍形成。然後，可應用CMP製程以移除過多的銅且平面化頂部表面。
參看圖1和2B，方法100進行到操作106，在導電部件208和第一介電質材料層206上方形成第一蝕刻終止層(etch stop layer，ESL)210。在一些實施例中，第一ESL 210由不同於蝕刻終止層204的材料形成。舉例來說，第一ESL 210可由例如AlON、AlN、AlO、HfO、TiO、TiAlO、Ta2O5和/或其組合等高k電介質材料形成。形成第一ESL 210的製程可包含利用化學氣相沉積(CVD)、旋塗式塗覆法、原子層沉積(atomic layer deposition，ALD)和/或其它沉積技術。在一些實施例中，第一ESL 210可具有小於約50埃的厚度。
參看圖1和2C，方法100隨後進行到操作108，在第一蝕刻終止層210上方形成第二蝕刻終止層(ESL)212。在一些實施例中，第二ESL 212由不同於第一ESL 210的材料形成。舉例來說，第二ESL 212可由例如氧化矽、氮化矽、碳化矽、氮氧化矽、氮化矽碳和/或其組合等電介質材料形成。形成第二ESL 212的製程可包含利用化學氣相沉積(CVD)、旋塗式塗覆法、原子層沉積(ALD)和/或其它沉積技術。在一些實施例中，第二ESL 212可具有小於約50埃的厚度。第一和第二ESL 210和212經設計以在後續蝕刻期間提供不同於介電質材料層(例如，形成於第二ESL 212上的下文圖2D中論述的層214)的蝕刻選擇性的蝕刻選擇性。
參看圖1和2D，方法100繼續到操作110，在第二ESL 212上方形成第二介電質材料層214。在一些實施例中，第二介電質材料層214包含氧化矽、氮化矽、低k材料和/或其組合。第二介電質材料層214的形成可包含CVD、旋塗式塗覆法和/或其它沉積技術。在一些實施例中，第二介電質材料層214在組成方面與第一介電質材料層206相同。或者，在其它實施例中，第二介電質材料層214在組成方面不同於第一介電質材料層206。在沉積第二介電質材料層214之後，可應用CMP製程來平面化IC結構200的頂部表面。
在一些實施例中，抗反射塗層(anti-reflective coating，ARC)膜216進一步形成於第二介電質材料層214上以減少後續光學微影圖案化期間的反射或另外提供其它功能。在一個實例中，ARC膜216包含無氮ARC(nitrogen-free ARC，NFARC)材料。NFARC材料降低敏感光致抗蝕劑中的抗蝕劑毒化且可包含氧化矽且可另外包含碳，例如 摻雜碳的氧化矽。
遮罩層218進一步形成於IC結構200上。在一些實施例中，遮罩層218為光阻層。在一些其它實施例中，遮罩層218包含硬遮罩材料，例如氮化鈦、氧化鈦、氮化鉭、氮氧化鋁和/或氮化鋁。
參看圖1和2F，方法100進行到操作112以圖案化遮罩層218，借此形成具有開口220的圖案化遮罩層218，該開口220界定用於待在稍後處理步驟中形成的金屬線的區。在一些實施例中，遮罩層218為光阻層，操作112中的圖案化製程為包含旋塗式塗覆法、曝光和顯影的光學微影程式。在一些實施例中，遮罩層218為硬遮罩，操作112中的圖案化製程包含使用光學微影製程在硬遮罩218上形成圖案化光阻層；以及使用該圖案化光阻層作為蝕刻遮罩穿過圖案化光阻層的開口蝕刻硬遮罩。在圖案化硬遮罩218形成之後，可通過電漿灰化或濕式剝離移除圖案化光阻層。
參看圖1和2G，方法100進行到操作114，其中執行通孔蝕刻製程。穿過開口220蝕刻(或凹進)第二介電質材料層214和ARC層216從而形成延伸穿過圖案化遮罩層218、ARC層216和第二介電質材料層214的第一溝槽222(或開口特徵)。通過執行第一蝕刻製程使用圖案化光阻層218作為蝕刻遮罩而形成第一溝槽222。第一蝕刻製程經設計和調諧以部分蝕刻第二介電質材料層214使得第一溝槽222並不完全延伸穿過第二介電質材料層214。舉例來說，第二介電質材料層214經蝕刻到其厚度的約一半。在一些實施例中，第一蝕刻製程由蝕刻持續時間控制。
參看圖2H，方法100進行到操作116，其中執行溝槽蝕刻製程。第二介電質材料層214、ARC層216和第二ESL 212通過第二蝕刻製程使用硬遮罩218作為蝕刻遮罩進一步經蝕刻穿過開口220。由於此第二蝕刻製程，第一溝槽222增大從而形成第二溝槽224。第二蝕刻製 程經設計以選擇性地蝕刻第二介電質材料層214和第二ESL 212，同時第一ESL 210實質上保持完好。
在一些實施例中，第二蝕刻製程包含乾式蝕刻、濕式蝕刻和/或其組合。第二蝕刻製程經設計為利用蝕刻劑以具有蝕刻選擇性使得第二蝕刻製程實質上移除第二介電質材料層214和第二ESL 212，同時保持第一ESL 210完好。在一些實施例中，第二蝕刻製程為具有較大蝕刻方向性的乾式蝕刻。在一些實施例中，第二蝕刻製程中的蝕刻劑包含含氟氣體(例如CxFy，其中x和y是恰當整數)、含氧氣體(例如O2)、其它合適的蝕刻氣體和/或其組合。
在第二溝槽224形成之後，方法100進行到操作118，其中應用第三蝕刻製程來蝕刻由第二溝槽224暴露的第一ESL 210從而形成第三溝槽226。更確切地說，第三蝕刻製程可包含將同時移除圖案化遮罩層218、蝕刻第一ESL 210和在下伏導電部件208上方形成保護層228的溶液施加到IC結構200。該溶液包含第一組分、第二組分和第三組分。在一些實施例中，第一組分包含：三乙醇胺鹽酸鹽、三乙醇胺(Triethanolamine)、三乙醇胺(Trolamine)、三乙醇胺水楊酸鹽、2-氯乙基乙烯醚、2-[4-(二甲氨基)苯基]乙醇、四乙基乙二胺、乙酸銨、氯化銨、硫酸銨、甲酸銨、硝酸銨、碳酸銨、氟化銨、過硫酸銨、氨基磺酸銨、磷酸銨和/或1-乙醯胍；第二組分包含：甲基苯腈、4-甲基-3-硝基苯甲腈、4-(溴甲基)苯甲腈、4-(氯甲基)苯甲腈、2-氟-4-(三氟甲基)苯甲腈、4-(三氟甲基)苯甲腈、二乙二醇單丁醚、乙酸2-(2-丁氧乙氧基)乙酯、二乙二醇二甲醚、二甲亞碸、二甲基甲醯胺、聚(乙二醇)雙(胺)、(2-甲基丁基)胺、三(2-乙基己基)胺、(4-異硫氰基苯基)(3-甲基苯基)胺和/或聚(乙二醇)甲醚胺、聚(乙二醇)二胺；第三組分包含：1-氯代苯並三唑、5-氯代苯並三唑、5-甲基-1H-苯並三唑、1-甲基-1H-1,2,3-苯並三唑-5-甲醛、1-甲基-1H-1,2,3-苯並三唑-5-胺、1-甲基 咪唑、2-巰基-1-甲基咪唑、1-甲基咪唑-2-磺醯氯、5-氯-1-甲基咪唑、5-碘-1-甲基咪唑、甲巰咪唑、1-甲基咪唑氯化物、2,5-二溴-1-甲基-1H-咪唑、1H-苯並三唑-4-磺酸和/或BTA類似物。在一些特定實施例中，第一組分經配置以蝕刻第一ESL層210和/或圖案化遮罩層218；第二組分經配置以移除沿著第二溝槽224的側壁分佈的殘餘物；且第三組分經配置以形成保護層228。
由此，使用該溶液形成第三溝槽226提供優於常規方法的多種優點。在一實例中，在經由一或多個ESL層常規形成溝槽(或開口特徵)期間可涉及至少兩個個別蝕刻製程：蝕刻ESL層(例如，第一和第二ESL 210和212)的第一蝕刻製程和移除圖案化遮罩層(例如，218)的第二蝕刻製程。常規地，因為第一ESL和第二ESL由實質上類似材料形成或包含實質上類似蝕刻選擇性，所以第一蝕刻製程可對下伏導電部件(例如，208)直接造成損壞。此外，因為下伏導電部件在第一蝕刻製程之後暴露，所以第二蝕刻製程通常包含可對下伏導電部件造成進一步損壞的濕式蝕刻製程。
形成鮮明對比，在第二溝槽224已由第二蝕刻製程形成之後，下伏導電部件仍由第一ESL 210覆蓋/保護。此外，儘管第三蝕刻製程選擇性地蝕刻第一ESL層210，該過程仍涉及蝕刻溶液同時在暴露的下伏導電部件208上方形成保護層228以防止導電部件遭受任何損壞。所形成的保護層228可進一步經配置以保護導電部件208使其不受下文將論述的一或多個後續蝕刻製程影響。再者，圖案化遮罩層218在常規地在不同蝕刻製程中執行的第三蝕刻製程期間同時移除。
現參看圖1和2J，方法100進行到操作120，執行第四蝕刻製程以移除ARC層216。在一些特定實施例中，第四蝕刻製程可被稱為“襯墊移除製程”。通常，第四蝕刻製程可包含乾式蝕刻製程，其包含使用含氟氣體、含氧氣體和/或其組合作為蝕刻劑。在一些替代實施 例中，第四蝕刻製程可包含濕式剝離和/或電漿灰化製程。如上文所描述，因為保護層228形成為覆蓋/保護暴露的下伏導電部件208(如圖2I和2J中所展示)，所以阻止第四蝕刻製程對下伏導電部件208造成損壞。
參看圖1和2K，方法100進行到操作122，在第三溝槽226中形成導電部件230。在一些實施例中，導電部件230可包含通孔和/或溝槽，其經配置以將隨後形成的導電部件240(例如，金屬線、接觸件、互連層等)電耦合到下伏導電部件208。在各種實施例中，導電部件230由包含銅、鋁、鈷和/或鎢的導電材料形成。在一些其它實施例中，導電材料可包含鈦、多晶矽、金屬矽化物、金屬合金和/或其組合。在一些實施例中，導電部件230在組成和形成方面與下伏導電部件208相同。在其它替代實施例中，導電部件230在組成和形成方面不同於下伏導電部件208。
在當前實施例中，導電部件230包含銅且具有多個膜。在一個實例中，導電部件230通過包含以下各項的程式形成：移除保護層228；在第三溝槽226的側壁上沉積阻障層231；通過濺鍍形成銅晶種層232；以及通過電鍍在第三溝槽226的其餘部分中填充銅材料(例如，230)。該移除保護層228可包含應用IPA、DMSO、DMF、經稀釋的HCl、NH4OH、經稀釋的HF或其組合。阻障層可包含鈦、氮化鈦、鉭、氮化鉭、其它合適的材料或其組合；且可通過濺鍍形成。然後，可應用CMP製程以在形成導電部件240之前移除過多銅和平面化頂部表面。
圖3為根據本發明的一或多個實施例用以形成積體電路的方法300的流程圖。圖4A、4B、4C、4D、4E、4F、4G、4H、4I、4J和4K說明方法300的各種製造階段期間示範性積體電路400的截面圖。參看圖1到4K和其它圖，下文描述方法300和示範性積體電路(IC)結構400。
方法300通過提供或接收如圖4A中所說明的基板402而 開始於302處。在一些實施例中，基板402包含矽。在一些替代實施例中，基板402可包含例如鍺等其它基礎半導體。在一些實施例中，基板402另外或替代地包含複合半導體，例如碳化矽、鎵砷、砷化銦和磷化銦。在一些實施例中，基板402包含合金半導體，例如矽鍺、碳化矽鍺、磷化鎵砷，和磷化鎵銦。
基板402可包含形成於頂部表面上的磊晶層，例如上覆在主體半導體晶片上的外延半導體層。在一些實施例中，基板402包含絕緣體上半導體(SOI)結構。舉例來說，基板可包含通過例如由植入氧分離(SIMOX)等製程形成的內埋氧化物(BOX)層。在各種實施例中，基板402包含由例如離子植入和/或擴散等製程形成的各種p型摻雜區和/或n型摻雜區，例如p型井、n型井、p型源極/汲極特徵和/或n型源極/汲極特徵。基板402可包含其它功能特徵，例如電阻器、電容器、二極體、電晶體(例如場效應電晶體(FET))。基板402可包含經配置以分離形成於基板402上的各種裝置的橫向隔離特徵。基板402可進一步包含多層互連(MLI)結構的一部分。該多層互連結構包含多個金屬層中的金屬線。不同金屬層中的金屬線可經由垂直導電部件(其被稱作通孔特徵)連接。多層互連結構進一步包含接觸件，其經配置以將金屬線連接到基板402上的閘電極和/或摻雜特徵。多層互連結構經配置以耦合各種裝置特徵(例如各種p型和n型摻雜區、閘電極和/或無源裝置)從而形成功能電路。
仍參看圖3和4A，方法300通過在基板402上形成一個(或一個以上)下伏導電部件408而繼續到操作304。在一些實施例中，下伏導電部件408為摻雜區，例如源極/汲極特徵。在一些實施例中，下伏導電部件408為閘電極、電容器或電阻器。在一些實施例中，下伏導電部件408為金屬特徵(例如金屬線)、通孔特徵或接觸件特徵。在一些實施例中，下伏導電部件408包含金屬線和通孔特徵兩者。
在本發明的實施例中，下伏導電部件408為MLI結構的一個金屬層中的金屬線。進一步在實施例中，下伏導電部件408形成於第一介電質材料層406中。
在一些實施例中，金屬線408由金屬鑲嵌製程形成，其在下文進一步描述。第一介電質材料層406形成於基板402上。或者，任選蝕刻終止層404形成於基板402上，且第一介電質材料層406形成於蝕刻終止層404上。在一些實施例中，第一介電質材料層406包含電介質材料，例如氧化矽、氮化矽、低介電常數(低k)材料和/或其組合。低k材料可包含氟化二氧化矽玻璃(FSG)、摻雜碳的氧化矽、BlackDiamond®(加利福尼亞州聖克拉拉市的Applied Materials)、乾凝膠、氣凝膠、非晶形氟化碳、聚對二甲苯基、雙-苯並環丁烯(BCB)、SiLK(密西根州米德蘭市的Dow Chemical)、聚醯亞胺、多孔聚合物和/或其它合適的材料，作為實例。形成第一介電質材料層406的製程可利用化學氣相沉積(CVD)、旋塗式塗覆法或其它合適的沉積技術。蝕刻終止層404包含不同於第一介電質材料層406的材料，其經配置以提供蝕刻選擇性使得後續蝕刻製程能夠實質上蝕刻第一介電質材料層406以及在蝕刻終止層404上終止。舉例來說，蝕刻終止層404包含氮化矽、氧化矽、氮氧化矽、碳化矽或用於終止後續蝕刻製程的蝕刻的其它合適的材料。蝕刻終止層404可由CVD和/或其它技術形成。
在沉積蝕刻終止層404和第一介電質材料層406之後，可通過例如化學機械拋光(CMP)等技術進一步平面化第一介電質材料層406。其後，將第一介電質材料層406圖案化從而形成一或多個溝槽。該溝槽可對準以暴露例如下部金屬層中的金屬特徵等基板402中/上的下部導電部件或替代地安置在基板402的半導體材料中的摻雜區。在一些實施例中，用以形成溝槽的操作利用光學微影圖案化和蝕刻製程。舉例來說，圖案化光阻層通過包含抗蝕劑塗覆、曝光和顯影的光學微 影製程而形成於上第一介電質材料層406上。圖案化光阻層包含界定用於溝槽的區的開口。蝕刻製程進一步穿過圖案化光阻層的開口使用圖案化光阻層作為蝕刻遮罩而應用於第一介電質材料層406。形成溝槽之後，通過濕式剝離和/或電漿灰化而移除圖案化光阻層。或者，可使用硬遮罩使得溝槽圖案通過第一蝕刻從圖案化光阻層轉移到該硬遮罩，且隨後通過第二蝕刻轉移到第一介電質材料層。
隨後將導電材料填充在溝槽中從而形成下伏導電部件408。在各種實施例中，導電材料包含銅、鋁、鈷和/或鎢。在一些其它實施例中，導電材料可包含鈦、多晶矽、金屬矽化物、金屬合金和/或其組合。在當前實施例中，下伏導電部件408包含銅且具有多個膜。進一步在該實施例中，下伏導電部件408包含為溝槽和溝槽中填充的銅加襯的阻障層。在一個實例中，通過包含以下操作的程式形成下伏導電部件408：在溝槽的側壁上沉積阻障層；通過濺鍍形成銅晶種層；以及通過電鍍在溝槽中填充塊體銅。阻障層可包含鈦、氮化鈦、鉭、氮化鉭或其組合；且可通過濺鍍形成。然後，可應用CMP製程以移除過多的銅且平面化頂部表面。
參看圖3和4B，方法300進行到操作306，在導電部件408和第一介電質材料層406上方形成第一蝕刻終止層(ESL)410。在一些實施例中，第一ESL 410由包含氧化矽、氮化矽、碳化矽、氮氧化矽、氮化矽碳和/或其組合的電介質材料形成。形成第一ESL 410的製程可包含利用化學氣相沉積(CVD)、旋塗式塗覆法、原子層沉積(ALD)和/或其它沉積技術。在一些實施例中，第一ESL 410可具有小於約50埃的厚度。
參看圖3和4C，方法300隨後進行到操作308，在第一蝕刻終止層410上方形成第二蝕刻終止層(ESL)412。在一些實施例中，第二ESL 412由不同於第一ESL 410的材料形成，且該材料包含例如(例 如)AlON、AlN、AlO、HfO、TiO、TiAlO、Ta2O5和/或其組合等高k電介質材料。形成第二ESL 412的製程可包含利用化學氣相沉積(CVD)、旋塗式塗覆法和/或其它沉積技術。在一些實施例中，第二ESL 412可具有小於約50埃的厚度。第一和第二ESL 410和412經設計以在後續蝕刻期間提供不同於介電質材料層(例如，形成於第二ESL 412上的下文圖4D中論述的層414)的蝕刻選擇性的蝕刻選擇性。
參看圖3和4D，方法300繼續到操作310，在第二ESL 412上方形成第二介電質材料層414。在一些實施例中，第二介電質材料層414包含氧化矽、氮化矽、低k材料和/或其組合。第二介電質材料層414的形成可包含CVD、旋塗式塗覆法、原子層沉積(ALD)和/或其它沉積技術。在一些實施例中，第二介電質材料層414在組成方面與第一介電質材料層406相同。或者，在其它實施例中，第二介電質材料層414在組成方面不同於第一介電質材料層406。在沉積第二介電質材料層414之後，可應用CMP製程來平面化IC結構400的頂部表面。
在一些實施例中，如圖4E中所展示，抗反射塗層(ARC)膜416進一步形成於第二介電質材料層414上以減少後續光學微影圖案化期間的反射或另外提供其它功能。在一個實例中，ARC膜416包含無氮ARC(NFARC)材料。NFARC材料降低敏感光致抗蝕劑中的抗蝕劑毒化，且可包含氧化矽且可另外包含碳，例如摻雜碳的氧化矽。
仍參看圖4E，遮罩層418進一步形成於IC結構400上。在一些實施例中，遮罩層418為光阻層。在一些其它實施例中，遮罩層418包含硬遮罩材料，例如氮化鈦、氧化鈦、氮化鉭、氮氧化鋁、氮化鋁和/或其組合。
參看圖3和4F，方法300進行到操作312以使遮罩層418圖案化，借此形成具有開口420的圖案化遮罩層418，該開口420界定用於導電部件(例如，金屬線)的區。在一些實施例中，遮罩層418為光阻層， 操作312中的圖案化製程為包含旋塗式塗覆法、曝光和顯影的光學微影程式。在一些實施例中，遮罩層418為硬遮罩，操作312中的圖案化製程包含使用光學微影製程在硬遮罩418上形成圖案化光阻層；以及使用該圖案化光阻層作為蝕刻遮罩穿過圖案化光阻層的開口蝕刻硬遮罩。在圖案化硬遮罩形成之後，可通過電漿灰化或濕式剝離移除圖案化光阻層。
參看圖3和4G，方法300進行到操作314，其中執行通孔蝕刻製程。第二介電質材料層414和ARC層416穿過開口420經蝕刻(或凹進)從而形成延伸穿過圖案化遮罩層418、ARC層416和第二介電質材料層414的第一溝槽422(例如，通孔特徵)。通過使用圖案化光阻層418作為蝕刻遮罩來執行第一蝕刻製程而形成第一溝槽。第一蝕刻製程經設計和調諧以部分蝕刻第二介電質材料層414使得第一溝槽422並不完全延伸穿過第二介電質材料層414。舉例來說，第二介電質材料層404經蝕刻到其厚度的約一半。在一些實施例中，第一蝕刻製程由蝕刻持續時間控制。
參看圖1和4H，方法300進行到操作316，在操作316處執行溝槽蝕刻製程。第二介電質材料層414和ARC層416通過使用硬遮罩418作為蝕刻遮罩的第二蝕刻製程而穿過開口420進一步被蝕刻(圖4F中所示)。由於第二蝕刻製程，第一溝槽422增大從而形成第二溝槽224。第二蝕刻製程經設計以選擇性地蝕刻第二介電質材料層414，同時第二ESL 412實質上保持完好。
在一些實施例中，第二蝕刻製程包含乾式蝕刻、濕式蝕刻和/或其組合。第二蝕刻製程設計為利用蝕刻劑以具有蝕刻選擇性使得第二蝕刻製程實質上移除第二介電質材料層414，同時保持第二ESL 412完好。在一些實施例中，第二蝕刻製程為具有較大蝕刻方向性的乾式蝕刻。在一些實施例中，第二蝕刻製程中的蝕刻劑包含含氟氣體(例 如CxFy，其中x和y是恰當整數)、含氧氣體(例如O2)、其它合適的蝕刻氣體和/或其組合。
在第二溝槽424形成之後，方法300進行到操作318，應用第三蝕刻製程以蝕刻第二ESL 412從而形成第三溝槽226。更確切地說，第三蝕刻製程可包含將同時移除圖案化遮罩層418、移除沿著第三溝槽426的側壁分佈的殘餘物且選擇性地蝕刻第二ESL 412同時保持第一ESL 410完好的溶液施加到IC結構400。該溶液包含第一組分和第二組分。在一些實施例中，第一組分包含：三乙醇胺鹽酸鹽、三乙醇胺、三乙醇胺、三乙醇胺水楊酸鹽、2-氯乙基乙烯醚、2-[4-(二甲氨基)苯基]乙醇、四乙基乙二胺、乙酸銨、氯化銨、硫酸銨、甲酸銨、硝酸銨、碳酸銨、氟化銨、過硫酸銨、氨基磺酸銨、磷酸銨和/或1-乙醯胍；第二組分包含：甲基苯腈、4-甲基-3-硝基苯甲腈、4-(溴甲基)苯甲腈、4-(氯甲基)苯甲腈、2-氟-4-(三氟甲基)苯甲腈、4-(三氟甲基)苯甲腈、二乙二醇單丁醚、乙酸2-(2-丁氧乙氧基)乙酯、二乙二醇二甲醚、二甲亞碸、二甲基甲醯胺、聚(乙二醇)雙(胺)、(2-甲基丁基)胺、三(2-乙基己基)胺、(4-異硫氰基苯基)(3-甲基苯基)胺和/或聚(乙二醇)甲醚胺、聚(乙二醇)二胺。在一些特定實施例中，第一組分經配置以蝕刻第二ESL層412和/或圖案化遮罩層418；第二組分經配置以移除沿著開口特徵426的側壁分佈的殘餘物。
現參看圖3和4J，方法300進行到操作320，執行第四蝕刻製程以移除ARC層416且蝕刻第一ESL層410以借此形成第四溝槽428。在一些特定實施例中，第四蝕刻製程可被稱為“襯墊移除製程”。通常，第四蝕刻製程可包含乾式蝕刻製程，例如使用含氟氣體、含氧氣體和/或其組合作為蝕刻劑。在一些替代實施例中，第四蝕刻製程可包含濕式剝離和/或電漿灰化製程。
參看圖3和4K，方法300進行到操作322，在第三溝槽428 中形成導電部件430。在一些實施例中，導電部件430可包含通孔和/或溝槽，其經配置以將隨後形成的導電部件432(例如，金屬線、接觸件、互連層等)電耦合到下伏導電部件408。在各種實施例中，導電部件430由包含銅、鋁、鈷或鎢的導電材料形成。在一些其它實施例中，導電材料可包含鈦、多晶矽、金屬矽化物、金屬合金和/或其組合。在一些實施例中，導電部件430在組成和形成方面類似於下伏導電部件408。在當前實施例中，導電部件430包含銅且具有多個膜。在一個實例中，導電部件430由包含以下各項的程式形成：在開口特徵428的側壁上沉積阻障層431；通過濺鍍形成銅晶種層432；以及通過電鍍在第四溝槽428的其餘部分中填充銅材料(例如，430)。阻障層可包含鈦、氮化鈦、鉭、氮化鉭、其它合適的材料和/或其組合；且可通過濺鍍形成。然後，可應用CMP製程以在形成導電部件432之前移除過多銅和平面化頂部表面。
由此，使用該溶液形成開口特徵426可包含優於常規方法的多種優點，其類似于如上文所描述使用溶液形成開口特徵226。此外，因為在由方法300形成的IC結構400的實施例中包含由高k電介質材料形成的頂部ESL層(即，412)，所以下伏導電部件408可在施加溶液以形成開口製程226和同時移除圖案化遮罩層418期間由底部ESL層(即，410)保護。
本發明提供根據一些實施例製造積體電路的方法。該方法包含：在第一介電質材料層中提供具有第一導電部件的基板；在該第一介電質材料層上形成第一蝕刻終止層，其中該第一蝕刻終止層由高k電介質材料形成；在第一蝕刻終止層上形成第二蝕刻終止層；在第二蝕刻終止層上形成第二介電質材料層；在第二介電質材料層上形成圖案化遮罩層；在第二介電質材料層和第二蝕刻終止層中形成第一溝槽；穿過第一溝槽移除第一蝕刻終止層的一部分以借此形成第二溝 槽，其中移除該第一蝕刻終止層的該部分包含將溶液施加到第一蝕刻終止層的該部分；以及在第二溝槽中形成第二導電部件，其中該第二導電部件電連接到該第一導電部件。
本發明提供根據一些實施例製造積體電路的方法。該方法包含：在第一介電質材料層中提供具有第一導電部件的基板；在第一介電質材料層上形成第一蝕刻終止層；在第一蝕刻終止層上形成第二蝕刻終止層，其中第二蝕刻終止層由高k電介質材料形成；在第二蝕刻終止層上形成第二介電質材料層；在第二介電質材料層上形成圖案化遮罩層；在第二介電質材料層中形成第一溝槽；穿過第一溝槽移除第二蝕刻終止層的一部分以借此形成第二溝槽，其中移除該第二蝕刻終止層的該部分包含將溶液施加到該第二蝕刻終止層的該部分；穿過第二溝槽移除第一蝕刻終止層的一部分以借此形成第三溝槽；以及在第三溝槽中形成第二導電部件，其中該第二導電部件電連接到該第一導電部件。
本發明提供根據一些實施例的積體電路結構。積體電路結構包含：第一介電質材料層，其在基板上；下伏導電部件，其安置在第一介電質材料層中；第一蝕刻終止層，其安置在第一介電質材料層和下伏導電部件上，其中該第一蝕刻終止層為高k電介質層；第二介電質材料層，其位於第一蝕刻終止層上；以及上覆導電部件，其形成於第二介電質材料層和第一蝕刻終止層中，降落在下伏導電部件上，且電連接到該下伏導電部件。
前文已概述了若干實施例的特徵以使得所屬領域的技術人員可更好地理解以下詳細描述。所屬領域的技術人員應理解，其可容易使用本發明作為設計或修改用於實行本文中所引入的實施例的相同目的和/或實現相同優點的其它過程和結構的基礎。所屬領域的技術人員還應認識到，此類等效構造並不脫離本發明的精神和範圍，且 其可在不脫離本發明的精神和範圍的情況下在本文中進行各種改變、替代和更改。
100‧‧‧方法
102-122‧‧‧操作

Claims (10)

  1. 一種方法，包括：在第一介電質材料層中提供具有第一導電部件的基板；在第一介電質材料層上形成第一蝕刻終止層，其中該第一蝕刻終止層由高k電介質材料形成且具有一上表面；在該第一蝕刻終止層上形成第二蝕刻終止層；在該第二蝕刻終止層上形成第二介電質材料層；在該第二介電質材料層上形成圖案化遮罩層；在該第二介電質材料層和該第二蝕刻終止層中形成第一溝槽，該第一溝槽暴露該第一蝕刻終止層的該上表面；穿過該第一溝槽移除該第一蝕刻終止層的一部分以借此形成第二溝槽，其中移除該第一蝕刻終止層的該部分包含將溶液施加到該第一蝕刻終止層的該部分；以及在該第二溝槽中形成第二導電部件，其中該第二導電部件電連接到該第一導電部件。
  2. 根據權利要求1的該方法，其中提供該基板包含：在該基板上沉積該第一介電質材料層；在該第一介電質材料層中形成第三溝槽；在該第三溝槽中填充金屬；以及對該金屬和第一介電質材料層執行化學機械拋光CMP製程使得該第一導電部件的頂部表面與該第一介電質材料層的頂部表面實質上共面。
  3. 根據權利要求1的該方法，其中將該溶液施加到該第一蝕刻終止層的該部分包含：將該溶液施加到該圖案化遮罩層以移除該圖案化遮罩層； 通過使用該溶液的第一組分移除該第一蝕刻終止層的一部分借此暴露該第一導電部件的頂部表面的一部分；通過使用該溶液的第二組分移除該第一溝槽的側壁上的殘餘物；以及在該第一導電部件的該頂部表面的該暴露部分上形成保護層。
  4. 根據權利要求3的該方法，其中該溶液的該第二組分包含：甲基苯腈、4-甲基-3-硝基苯甲腈、4-(溴甲基)苯甲腈、4-(氯甲基)苯甲腈、2-氟-4-(三氟甲基)苯甲腈、4-(三氟甲基)苯甲腈、二乙二醇單丁醚、乙酸2-(2-丁氧乙氧基)乙酯、二乙二醇二甲醚、二甲亞碸、二甲基甲醯胺、聚(乙二醇)雙(胺)、(2-甲基丁基)胺、三(2-乙基己基)胺、(4-異硫氰基苯基)(3-甲基苯基)胺和/或聚(乙二醇)甲醚胺、聚(乙二醇)二胺。
  5. 根據權利要求3的該方法，其中該保護層包含：1-氯代苯並三唑、5-氯代苯並三唑、5-甲基-1H-苯並三唑、1-甲基-1H-1,2,3-苯並三唑-5-甲醛、1-甲基-1H-1,2,3-苯並三唑-5-胺、1-甲基咪唑、2-巰基-1-甲基咪唑、1-甲基咪唑-2-磺醯氯、5-氯-1-甲基咪唑、5-碘-1-甲基咪唑、甲巰咪唑、1-甲基咪唑氯化物、2,5-二溴-1-甲基-1H-咪唑、1H-苯並三唑-4-磺酸和/或BTA類似物。
  6. 根據權利要求3的該方法，其中該溶液的該第一組分包含：三乙醇胺鹽酸鹽、三乙醇胺、三乙醇胺、三乙醇胺水楊酸鹽、2-氯乙基乙烯醚、2-[4-(二甲氨基)苯基]乙醇、四乙基乙二胺、乙酸銨、氯化銨、硫酸銨、甲酸銨、硝酸銨、碳酸銨、氟化銨、過硫酸銨、氨基磺酸銨、磷酸銨和/或1-乙醯胍。
  7. 根據權利要求3的該方法，其進一步包括在該第二溝槽中形成該第二導電部件之前移除該保護層。
  8. 根據權利要求7的該方法，其中該移除該保護層包含在抑制劑層上施加IPA、DMSO、DMF、經稀釋的HCl、NH4OH、經稀釋的HF或其組合。
  9. 一種方法，其包括：在第一介電質材料層中提供具有第一導電部件的基板；在該第一介電質材料層上形成第一蝕刻終止層；在該第一蝕刻終止層上形成第二蝕刻終止層，其中該第二蝕刻終止層由高k電介質材料形成；在該第二蝕刻終止層上形成第二介電質材料層；在該第二介電質材料層上形成圖案化遮罩層；在該第二介電質材料層中形成第一溝槽；穿過該第一溝槽移除該第二蝕刻終止層的一部分以借此形成第二溝槽，其中移除該第二蝕刻終止層的該部分包含將溶液施加到該第二蝕刻終止層的該部分；穿過該第二溝槽移除該第一蝕刻終止層的一部分以借此形成第三溝槽；以及在該第三溝槽中形成第二導電部件，其中該第二導電部件電連接到該第一導電部件。
  10. 一種積體電路IC結構，其包括：第一介電質材料層，其在基板上；下伏導電部件，其安置在該第一介電質材料層中且具有一上表面；第一蝕刻終止層，其安置在該第一介電質材料層和該下伏導電部件上，其中該第一蝕刻終止層為高k電介質層；第二介電質材料層，其位於該第一蝕刻終止層上；以及 上覆導電部件，其形成於該第二介電質材料層和該第一蝕刻終止層中，降落在該下伏導電部件上，且電連接到該下伏導電部件，其中該上覆導電部件的一下表面完全接觸該下伏導電部件的整個該上表面。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110684535A (zh) * 2019-09-26 2020-01-14 长江存储科技有限责任公司 磷酸刻蚀溶液

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10373906B2 (en) * 2017-04-20 2019-08-06 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of interconnection structure of semiconductor device
KR102356754B1 (ko) 2017-08-02 2022-01-27 삼성전자주식회사 반도체 장치
US11398406B2 (en) * 2018-09-28 2022-07-26 Taiwan Semiconductor Manufacturing Company, Ltd. Selective deposition of metal barrier in damascene processes
DE102018131694A1 (de) 2018-09-28 2020-04-02 Taiwan Semiconductor Manufacturing Co., Ltd. Selektives abscheiden einer metallsperrschicht bei damascene-prozessen
KR20220006040A (ko) 2019-05-09 2022-01-14 인텔 코포레이션 컨택트 높이 차이가 큰 메모리 응용들을 위한 비전도성 에칭 정지부 구조물들
US10930551B2 (en) * 2019-06-28 2021-02-23 Taiwan Semiconductor Manufacturing Co., Ltd. Methods for fabricating a low-resistance interconnect
US11721578B2 (en) * 2019-11-18 2023-08-08 Tokyo Electron Limited Split ash processes for via formation to suppress damage to low-K layers
KR20210137276A (ko) * 2020-05-07 2021-11-17 삼성전자주식회사 반도체 소자
US20220293466A1 (en) * 2021-03-11 2022-09-15 Changxin Memory Technologies, Inc. Method for Forming Semiconductor Structure and Semiconductor Structure
US11978668B2 (en) 2021-09-09 2024-05-07 Samsung Electronics Co., Ltd. Integrated circuit devices including a via and methods of forming the same

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10260619B4 (de) * 2002-12-23 2011-02-24 Globalfoundries Inc. Verfahren zur Herstellung einer Deckschicht mit antireflektierenden Eigenschaften auf einem Dielektrikum mit kleinem ε
KR100506816B1 (ko) * 2003-01-06 2005-08-09 삼성전자주식회사 반도체 장치 커패시터의 하부 전극 및 이를 형성하기 위한방법
KR100552812B1 (ko) * 2003-12-31 2006-02-22 동부아남반도체 주식회사 반도체 소자의 구리 배선 형성 방법
US20050245074A1 (en) * 2004-04-29 2005-11-03 Ping Jiang In-situ etch-stop etch and ashing in association with damascene processing in forming semiconductor interconnect structures
US7394155B2 (en) 2004-11-04 2008-07-01 Taiwan Semiconductor Manufacturing Co., Ltd. Top and sidewall bridged interconnect structure and method
US8614151B2 (en) * 2008-01-04 2013-12-24 Micron Technology, Inc. Method of etching a high aspect ratio contact
CN101572252B (zh) * 2008-04-28 2011-01-12 中芯国际集成电路制造(北京)有限公司 刻蚀停止层、具有通孔的半导体器件及其形成方法
US8003281B2 (en) 2008-08-22 2011-08-23 Taiwan Semiconductor Manufacturing Company, Ltd Hybrid multi-layer mask
US7862962B2 (en) 2009-01-20 2011-01-04 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit layout design
US8621406B2 (en) 2011-04-29 2013-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
GB201112330D0 (en) * 2011-07-18 2011-08-31 Epigan Nv Method for growing III-V epitaxial layers and semiconductor structure
US8664679B2 (en) 2011-09-29 2014-03-04 Toshiba Techno Center Inc. Light emitting devices having light coupling layers with recessed electrodes
US9054068B2 (en) * 2011-11-03 2015-06-09 Intel Corporation Etchstop layers and capacitors
US8728332B2 (en) 2012-05-07 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of patterning small via pitch dimensions
US20130320451A1 (en) 2012-06-01 2013-12-05 Taiwan Semiconductor Manufacturing Company, Ltd., ("Tsmc") Semiconductor device having non-orthogonal element
TWI562279B (en) 2012-12-05 2016-12-11 United Microelectronics Corp Method for forming semiconductor structure having metal connection
US8987142B2 (en) 2013-01-09 2015-03-24 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-patterning method and device formed by the method
US8799834B1 (en) 2013-01-30 2014-08-05 Taiwan Semiconductor Manufacturing Company Limited Self-aligned multiple patterning layout design
US9054159B2 (en) 2013-03-14 2015-06-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method of patterning a feature of a semiconductor device
US9501601B2 (en) 2013-03-14 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Layout optimization of a main pattern and a cut pattern
US9153478B2 (en) 2013-03-15 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Spacer etching process for integrated circuit design
US9054163B2 (en) * 2013-11-06 2015-06-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method for via plating with seed layer
US9437484B2 (en) * 2014-10-17 2016-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Etch stop layer in integrated circuits
US20160372413A1 (en) * 2015-06-17 2016-12-22 Globalfoundries Inc. Unique bi-layer etch stop to protect conductive structures during a metal hard mask removal process and methods of using same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110684535A (zh) * 2019-09-26 2020-01-14 长江存储科技有限责任公司 磷酸刻蚀溶液
CN110684535B (zh) * 2019-09-26 2021-04-13 长江存储科技有限责任公司 磷酸刻蚀溶液

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