TWI600061B - 半導體裝置處理工具及用於將基板型樣化的方法 - Google Patents

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Description

半導體裝置處理工具及用於將基板型樣化的方法
本申請案主張於2012年12月3日提出申請、標題為「SEMICONDUCTOR DEVICE PROCESSING TOOLS AND METHODS FOR PATTERNING SUBSTRATES」之美國臨時專利申請案第61/732,873號之優先權，該案為所有目的在此以全文引用之方式併入本文。
本申請案係關於電子裝置製造，且本申請案更具體而言係關於半導體裝置處理工具及用於將基板型樣化的方法。
電子裝置通常係經由一系列沉積步驟、微影術步驟、型樣化步驟及/或蝕刻步驟形成於半導體晶圓、玻璃板或其他合適的基板上。在電子裝置之特徵大小上的持續減小使得微影術及型樣化日益困難。因此，將電子裝置型樣化之經改良及更有成本效益的方法是所希望的。
在一些實施例中，提供電子裝置處理系統，該電子 裝置處理系統包括具有第一子系統之處理工具，該第一子系統經設置以在具有圖案特徵之基板上執行製程之第一子集，該第一子系統包括第一保形沉積腔室及第一蝕刻腔室。處理工具包括第二子系統，該第二子系統耦接至第一子系統且經設置以在基板上執行製程之第二子集，該第二子系統包括第二保形沉積腔室及第二蝕刻腔室。處理工具經設置以使用第一子系統及第二子系統在處理工具內於基板上執行間距分割，以便在基板上形成間距減小的圖案。
在一些實施例中，提供在基板上產生間距減小之圖案的方法，該方法包括(a)提供一種處理工具，該處理工具包括：第一子系統，該第一子系統經設置以在具有圖案特徵之基板上執行製程之第一子集，該第一子系統包括第一保形沉積腔室及第一蝕刻腔室；及第二子系統，該第二子系統耦接至第一子系統且經設置以在基板上執行製程之第二子集，該第二子系統包括第二保形沉積腔室及第二蝕刻腔室；(b)接收具有形成於基板上之光阻劑特徵的基板；(c)在處理工具內沉積第一保形層於光阻劑特徵之上；(d)自基板之水平表面移除第一保形層材料以在處理工具內暴露光阻劑特徵；(e)移除光阻劑特徵以在處理工具內形成第一保形層材料之支柱；(f)在處理工具內沉積第二保形層於第一保形層材料之支柱之上；(g)自基板之水平表面移除第二保形層材料以在處理工具內暴露第一保形層材料之支柱；及(h)移除第一保形層材料之支柱以在處理工具內形成第二保形層材料之支柱。
在一些實施例中，提供在基板上產生間距減小之圖 案的方法，該方法包括(a)提供一種處理工具，該處理工具包括：第一子系統，該第一子系統經設置以在具有圖案特徵之基板上執行製程之第一子集，該第一子系統包括第一保形沉積腔室及第一蝕刻腔室；及第二子系統，該第二子系統耦接至第一子系統且經設置以在基板上執行製程之第二子集，該第二子系統包括第二保形沉積腔室及第二蝕刻腔室；(b)接收具有形成於基板上之光阻劑特徵的基板；(c)在處理工具內沉積第一保形層於光阻劑特徵之上；(d)自基板之水平表面移除第一保形層材料以在處理工具內暴露光阻劑特徵；(e)移除光阻劑特徵以在處理工具內形成第一保形層材料之支柱；(f)使用第一保形層材料之支柱作為蝕刻光罩蝕刻基板上之第一硬光罩層，以在處理工具內形成第一硬光罩層材料之支柱；(g)在處理工具內沉積第二保形層於第一硬光罩層材料之支柱之上；(h)自基板之水平表面移除第二保形層材料以在處理工具內暴露第一硬光罩層材料之支柱；及(i)移除第一硬光罩層材料之支柱以在處理工具內形成第二保形層材料之支柱。提供大量其他態樣。
本發明之其他特徵及態樣將自以下詳細描述、隨附申請專利範圍及隨附圖式變得更加顯而易見。
100‧‧‧群集工具
101a‧‧‧第一子系統
101b‧‧‧第二子系統
102‧‧‧第一移送腔室
104‧‧‧第二移送腔室
106a‧‧‧傳遞通道
106b‧‧‧傳遞通道
108‧‧‧製程腔室
110‧‧‧製程腔室
112‧‧‧製程腔室
114‧‧‧製程腔室
115‧‧‧製程腔室
116‧‧‧製程腔室
118‧‧‧製程腔室
120‧‧‧製程腔室
122‧‧‧製程腔室
124‧‧‧製程腔室
126‧‧‧工廠介面
128‧‧‧基板載體
130‧‧‧負載埠
132‧‧‧機器人輸送系統
134a‧‧‧負載鎖定
134b‧‧‧負載鎖定
136a‧‧‧傳遞通道
136b‧‧‧傳遞通道
140‧‧‧控制器
200‧‧‧基板
202‧‧‧第一層
204‧‧‧硬光罩層
206‧‧‧硬光罩層
208‧‧‧底部抗反射塗佈層
210a‧‧‧光阻劑心軸
210b‧‧‧光阻劑心軸
212‧‧‧保形層
214‧‧‧保形層
300‧‧‧整合製程流程
301‧‧‧方塊
302‧‧‧方塊
303‧‧‧方塊
304‧‧‧方塊
305‧‧‧方塊
306‧‧‧方塊
307‧‧‧方塊
第1A圖圖示根據本發明之實施例的半導體裝置處理系統之示意性俯視圖。
第1B圖為根據本發明之實施例的第1A圖之半導體裝置處理系統之替代實施例的示意性俯視圖。
第2A圖至第2I圖為在根據本發明之實施例提供的整合製程流程期間的基板之示意性橫截面圖。
第2A'圖至第2I'圖為在根據本發明之實施例提供的替代整合製程流程期間的基板之示意性橫截面圖。
第3圖為根據本發明之實施例提供的示例性整合製程流程之流程圖。
第4A圖至第4F圖為根據本發明之實施例的在第3圖之整合製程流程期間之基板的示意性橫截面圖。
在本發明之一些實施例中，提供一種群集工具，該群集工具對於單個微影術/暴露光阻劑(PR)型樣化之引入基板具有間距分割能力。群集工具可能能夠有藉由工具定序器控制驅動之多個間距分割序列(例如，雙重、三重、四重及/或更高階的間距分割)。舉例而言，在一或更多個實施例中，群集工具可修正引入材料(例如，光阻劑或另一材料)且將經修整材料之圖案移送至下層內。隨後，可在群集工具內執行多個沉積、蝕刻及清洗(例如，乾洗)循環以將間距分割至期望位準(例如，將間距除以2、4或2之另一冪)。
系統提供以群集方式將<20nm之臨界尺寸(critical dimension；CD)型樣化之能力，其中基板無須留下群集工具用於二次微影術/暴露。如此可顯著改良基板循環時間、操作成本(cost of operation；CoO)、為多個微影術/暴露方案(例如，LELE)所固有的圖案失配問題及/或關於微影術及蝕刻工具的整合問題。舉例而言，在一些實施例中，基於高度保形旋轉 料架之原子層沉積(atomic layer deposition；ALD)腔室可用於群集工具內。此等實施例可賦能低溫處理及在光阻劑周圍型樣化之能力，該能力為用於將CoO型樣化之關鍵特徵。
在一些實施例中，製程經提供用於在基板上形成多個圖案，該基板已接收僅單個微影術/暴露PR-型樣化步驟。舉例而言，可提供整合製程流程，該整合製程流程自單個微影術/暴露PR-型樣化引入基板(例如，藉由使用間距分割)輸出具有多個圖案之基板。
自對準雙重型樣化(Self-aligned double patterning；SADP)及自對準四重型樣化(self-aligned quadruple patterning；SAQP)通常係在具有PR之引入圖案及光罩開口蝕刻之基板上執行以形成第一心軸。隨後，基板留下蝕刻系統以接收在單獨主機上的微影術系統中之第二PR圖案移送。此後，基板返回至蝕刻系統以選擇性蝕刻第二心軸。此製程使用多重(例如，雙重)微影術步驟，且此製程可導致在兩個微影術步驟之間的CD偏移/失配。
根據本發明之一或更多個實施例，提供一種整合群集工具，該整合群集工具包括在相同主機上之ALD沉積腔室及蝕刻腔室。具有PR圖案之基板經提供至群集工具且經發送至ALD腔室，用於在PR上沉積諸如保形氧化物之第一保形層。然後，基板經發送至蝕刻腔室以自水平表面移除第一保形層(例如，ALD氧化物)。
一旦第一保形層材料已經自水平表面移除，則可選擇性移除PR同時將第一保形層材料保持在PR之兩側上。此 舉可例如在蝕刻腔室、乾洗腔室及/或灰化腔室中執行。隨後，發送基板至第二ALD腔室以沉積諸如ALD氮化物之第二保形層於剩餘第一保形層材料(例如，ALD氧化物)之上。隨後，移送基板至蝕刻腔室以自水平表面選擇性蝕刻所有第二保形層材料。隨後，使用額外的蝕刻步驟以自第二保形層材料之垂直側壁結構之間選擇性移除第一保形層材料(例如，留下氮化矽翼片或「支柱」)。該等側壁結構可用作蝕刻光罩以將期望圖案移送至一或更多個下層內。
藉由在相同主機上提供雙ALD及蝕刻步驟能力，SADP能力經提供而不使用二次微影術/暴露步驟及/或在多個主機之間的多次移送。如此消除來自兩個型樣化步驟之CD失配風險。最終結果為基板循環時間、CoO減小及基板上之完全整合之SADP移送。在一些實施例中，在無遠紫外線(extreme ultra-violet；EUV)微影術的情況下，此系統可提供型樣化<14nm之能力，且在一些實施例中，此系統可提供型樣化<10nm之能力。下文參閱第1A圖至第4F圖描述本發明之示例性實施例。
第1A圖為根據本發明之實施例提供的示例性群集工具100之頂部示意圖。群集工具100包括在單個主機內經由傳遞通道106a、106b耦接至第二移送腔室104之第一移送腔室102。在一些實施例中，傳遞通道可包括處理站，諸如預清洗站(例如，可購自加利福尼亞州聖克拉拉之應用材料公司之Siconi預清洗腔室或類似系統)、冷卻站或類似物。
群集工具100亦包括耦接至第一移送腔室102之製 程腔室108、110、112及/或114(形成第一子系統101a)，及耦接至第二移送腔室104之製程腔室116、118、120、122及/或124(形成第二子系統101b)。其他數目之製程腔室可經耦接至每一移送腔室。工廠介面126可經使用以輸送基板至群集工具100及/或自群集工具100移除基板。舉例而言，基板載體128可經置放於負載埠130上。在載體128內之基板可藉由機器人輸送系統132存取，以便經由負載鎖定134a及/或負載鎖定134b輸送至第一移送腔室102。
在一些實施例中，製程腔室108、110、112、116、118、120及/或122可為反應離子腔室或其他蝕刻腔室及/或乾洗腔室，且製程腔室114及製程腔室124可為ALD腔室。可使用單個基板或批次製程腔室。在一些實施例中，製程腔室114及/或製程腔室124可每一者為基於旋轉料架之ALD腔室，諸如可購自加利福尼亞州聖克拉拉之應用材料公司之Centinel腔室或類似系統。如上所述，可使用其他數目、類型及/或配置之製程腔室。
在一些實施例中，整合測量工具及/或系統可經包括在群集工具100內。舉例而言，一或更多個測量工具(未圖示)，諸如可購自加利福尼亞州米爾皮塔斯之Nanometrics公司之Impulse®整合測量系統、可購自以色列雷霍沃特之Nova Measuring Instruments有限公司之I500®整合測量工具或類似測量工具，可經耦接至第一移送腔室102及/或第二移送腔室104且經使用以量測CD或其他參數(例如，在每一蝕刻步驟之後、週期性地或在製程之任何期望時間量測)。
第1B圖為群集工具100之替代實施例之示意性俯視圖，其中基板係經由傳遞通道136a、136b在第一移送腔室102與第二移送腔室104之間傳遞。在一些實施例中，此群集工具100可形成：第一子系統101a，用於在基板上沉積及蝕刻諸如ALD氧化物之第一保形層；及第二子系統101b，用於沉積及蝕刻諸如ALD氮化物之第二保形層，如上參閱第1A圖所述。若期望，則可提供額外的蝕刻或其他製程腔室115(第1B圖中經圖示耦接至第二移送腔室104)。
如第1A圖及第1B圖所示，群集工具100可包括控制器140，該控制器140經設置以控制群集工具100之至少一部分操作。例如，控制器140可為處理器，諸如微處理器、中央處理單元(central processing unit；CPU)、微控制器或類似物。控制器140可包括電腦程式碼及/或一或更多個電腦程式產品，用於執行本文所述方法中之一或更多個方法之至少一部分。本文所述之每一電腦程式產品可藉由非暫態媒體攜帶，該非暫態媒體藉由電腦(例如，軟碟、光碟、DVD、硬驅動機、隨機存取記憶體等)可讀取。
下文參閱第2A圖至第2I圖描述群集工具100之示例性操作，該等圖圖示根據本發明之實施例藉由箭頭A-H圖示之在整合製程流程期間之基板的橫截面圖。
第2A圖為在第1A圖之群集工具100內待處理之基板200之示意性橫截面圖。基板200包括待蝕刻之第一層202。舉例而言，第一層202可為待型樣化之矽層或另一層。硬光罩層204(HM2)、硬光罩層206(HM1)及底部抗反射塗佈 (bottom antireflection coating；BARC)層208係形成於第一層202之上。諸如光阻劑心軸210a、210b之圖案特徵已經由單獨微影術系統(未圖示)中之微影術暴露/顯影步驟形成於BARC層208之上。複數個基板200可在一或更多個基板載體128內經輸送至群集工具100(若期望)，該等複數個基板200中之每一者具有形成於基板上之PR心軸210a、210b。
在一些實施例中，硬光罩層204及/或硬光罩層206可為氧化物、氮化物、氧氮化物、碳摻雜之氧化物或任何其他合適的硬光罩材料。舉例而言，硬光罩層204可包含二氧化矽且硬光罩層206可包含氮化矽，或反之亦然。在示例性實施例中，硬光罩層204可為約400奈米至約2000奈米之碳硬光罩、氮化硼或鉿基氧化物，且硬光罩層206可為約400奈米至約2000奈米之碳硬光罩、氮化硼或鉿基氧化物。可使用其他材料及/或層厚度。
BARC層208可包括任何合適的抗反射塗佈，諸如無機介電質(例如，SiO2、SixNy、氧氮化物等)、有機旋塗薄膜等。在一些實施例中，BARC層208可為約5奈米至約20奈米之上述任何厚度。可使用其他BARC材料及/或厚度。
PR心軸210a、210b可由諸如負光阻劑或正光阻劑之任何合適的光阻劑形成。實例包括自日本東京之JSR公司、密歇根州米德蘭之Dow Corning、日本東京之Shin-Etsu Chemical Co.,Ltd.等之市售光阻劑。在一或更多個實施例中，PR心軸210a、210b可具有約40nm之寬度、約50nm之高度及約60nm之間隔。可使用其他尺寸/配置。若期望，則PR 心軸可經修正以減小該等PR心軸之寬度。作為實例，修正蝕刻可經使用以將PR心軸210a、210b之寬度自約40nm減小至約36nm。為執行此修正，可使用諸如可購自加利福尼亞州聖克拉拉之應用材料公司之Mesa蝕刻腔室的蝕刻腔室或另一合適的蝕刻腔室。修正蝕刻可在輸送至群集工具100之前在基板200上執行，或修正蝕刻可使用合適的修正蝕刻腔室及製程在群集工具100內執行。在一些實施例中，可使用脈衝化修正蝕刻。
參考第2B圖，在輸送基板200至群集工具100之後(及/或在任何修正蝕刻之後)，基板經移送至ALD腔室114。在ALD腔室114內，保形層212(S1)經形成於PR心軸210a、210b之上。在一些實施例中，保形層212可為約12奈米之二氧化矽，儘管可使用其他材料及/或厚度。另外，在一些實施例中，硬光罩206(及/或硬光罩204)對保形層212之蝕刻選擇性可為約1：40。可使用其他選擇性值。舉例而言，較大的蝕刻選擇性可允許較薄的硬光罩層。
在形成保形層212之後，基板200經移送至諸如製程腔室110或製程腔室112之蝕刻或電漿乾洗腔室，以自基板200之任何水平表面移除保形層212。保形層212之側壁保持如第2C圖所示。此後，PR心軸210a、210b經移除如第2D圖所示，留下保形層材料212之支柱。(此等支柱可具有任何期望寬度、長度及/或高度。)舉例而言，灰化、蝕刻、乾洗電漿或其他移除製程可經使用以自保形層212之側壁之間移除PR材料。例如，此PR移除可在製程腔室108、製程腔 室116及/或製程腔室118中執行。
在移除PR材料210a、210b之後，來自保形層材料212(S1)之圖案係藉由蝕刻BARC層208及硬光罩206移送至硬光罩206內(見第2E圖中藉由元件符號206標記之S1特徵)。此舉可經執行於製程腔室108、116、118中或任何其他合適的蝕刻、乾洗或類似製程腔室中。在一些實施例中，BARC層208及硬光罩層206可在相同的蝕刻步驟及/或蝕刻腔室中蝕刻。在其他實施例中，可使用單獨的蝕刻步驟及/或腔室。硬光罩材料206之支柱保持如第2E圖之S1所示。
在蝕刻硬光罩層206之後，基板200經移送至ALD腔室124。在ALD腔室124內，保形層214(S2)經形成於S1硬光罩材料206之上，如第2F圖所示。在一些實施例中，保形層214可為約12奈米之氮化矽，儘管可使用其他材料及/或厚度。另外，在一些實施例中，在硬光罩材料206與保形層214之間的蝕刻選擇性可為約1：20。可使用其他選擇性值。
在形成保形層214之後，基板200經移送至諸如製程腔室120或製程腔室122之蝕刻或電漿乾洗腔室，以自基板200之任何水平表面移除保形層214。保形層214之側壁保持在硬光罩材料206之上，如第2G圖所示。此後，硬光罩(S1)材料206係自保形層214側壁之間移除，如第2H圖所示(留下如藉由S2所示之保形層材料214之支柱)。舉例而言，蝕刻、乾洗電漿或其他移除製程可經使用以自保形層材料214特徵之間移除硬光罩206材料。例如，此材料移除可經執行在製程腔室108、製程腔室116及/或製程腔室118中。
在移除硬光罩206材料之後，來自保形層材料214特徵(S2)之圖案係藉由蝕刻硬光罩層204移送至硬光罩層204內，如第2I圖所示。此舉可經執行於製程腔室108、116、118中或任何其他合適的蝕刻、乾洗或類似製程腔室中。隨後，基板200可在群集工具100內進一步處理或經由工廠介面126移送回至基板載體。
在一些實施例中，若在保形層212與保形層214之間存在足夠蝕刻選擇性，則硬光罩層206可以在第2A'圖至第2I'圖中圖示之替代整合製程流程中消除。應注意，在第2A'圖至第2I'圖之製程流程中，第2E'圖(以虛線圖示)與第2D'圖相同且第2E'圖不圖示額外的製程步驟。
第3圖為根據本發明之實施例提供的額外示例性整合製程流程300之流程圖。在一些實施例中，整合製程流程300可在不破壞真空之情況下於單個主機處理工具內執行，諸如在第1A圖及/或第1B圖之群集工具100內。整合製程流程300係參閱第4A圖至第4F圖描述，該等圖圖示根據本發明之實施例在整合製程流程300期間之基板的橫截面圖。
參閱第3圖及第4A圖，在方塊301中，基板200經裝載至群集工具100內。基板可包括光阻劑(PR)或其他材料層圖案，諸如心軸210a、210b，且在一些實施例中，基板可包括形成於待型樣化之層202之上的BARC層208。在其他實施例中，可消除BARC層208。
在方塊302及第4B圖中，諸如二氧化矽之第一層212經保形沉積於基板200之上，且在方塊303及第4C圖中， 二氧化矽層212經選擇性蝕刻以暴露PR心軸210a、210b(自水平表面移除保形二氧化矽)。在方塊304中，PR心軸210a、210b經移除留下二氧化矽之支柱。在方塊305及第4D圖中，諸如氮化矽之第二層214經保形沉積於二氧化矽支柱之上。在方塊306及第4E圖中，氮化矽層214經選擇性蝕刻以暴露氧化矽支柱(自水平表面移除保形氮化矽)。在方塊307及第4F圖中，二氧化矽材料經移除，留下氮化矽支柱。在一些實施例中，氮化矽支柱可在蝕刻待蝕刻之一或更多個下層(例如，層208及/或層202)期間用作硬光罩。該等步驟可在群集工具100內執行而不破壞真空。確定CD或其他參數之測量可在製程流程300期間以任何期望步驟及/或頻率執行。大體而言，群集工具100可經使用以處理諸如介電質、金屬、有機材料或無機材料等之任何材料，用於任何期望應用(例如，在有或沒有硬光罩、ALD間隔物或類似物的情況下)。
參閱第4A圖，BARC層208可包括任何合適的抗反射塗佈，諸如無機介電質(例如，SiO2、SixNy、氧氮化物等)、有機旋塗薄膜等。在一些實施例中，BARC層208可為約5奈米至約20奈米之上述任何厚度。可使用其他BARC材料及/或厚度。
PR心軸210a、210b可由諸如負光阻劑或正光阻劑之任何合適的光阻劑形成(第4A圖)。實例包括自日本東京之JSR公司、密歇根州米德蘭之Dow Corning、日本東京之Shin-Etsu Chemical Co.,Ltd.等之市售光阻劑。在一或更多個實施例中，PR心軸210a、210b可具有約40nm之寬度、約 50nm之高度及約60nm之間隔。可使用其他尺寸/配置。若期望，則PR心軸可經修正以減小該等PR心軸之寬度。作為實例，修正蝕刻可經使用以將PR心軸210a、210b之寬度自約40nm減小至約36nm。為執行此修正，可使用諸如可購自加利福尼亞州聖克拉拉之應用材料公司之Mesa蝕刻腔室的蝕刻腔室或另一合適的蝕刻腔室。修正蝕刻可在輸送至群集工具100之前在基板200上執行，或使用合適的修正蝕刻腔室及製程在群集工具100內執行。在一些實施例中，可使用脈衝化修正蝕刻。
在一或更多個實施例中，ALD腔室114可經使用以在PR心軸210a、210b之上形成保形層212(S1)(第4B圖)。在一些實施例中，保形層212可為約12奈米之二氧化矽，儘管可使用其他材料及/或厚度。諸如製程腔室110或製程腔室112之蝕刻或電漿乾洗腔室可經使用以自基板200之任何水平表面移除保形層212(第4C圖)。PR心軸210a、210b可在灰化、蝕刻、乾洗電漿或其他移除製程中移除。例如，此PR移除可在製程腔室108、116及/或118中執行。
在一些實施例中，ALD腔室124可經使用以沉積保形層214(S2)於S1材料212之上，如第4D圖所示。在一些實施例中，保形層214可為約12奈米之氮化矽，儘管可使用其他材料及/或厚度。
諸如製程腔室120或製程腔室122之蝕刻或電漿乾洗腔室可經使用以自基板200之任何水平表面移除保形層214(第4E圖)。例如，S1材料212可以製程腔室108、製 程腔室116及/或製程腔室118中之蝕刻、乾洗電漿或其他移除製程自保形層214側壁之間移除(第4F圖)。
例如，自側壁層材料214特徵(S2)之圖案(第4F圖)可經移送至製程腔室108、116、118或任何其他合適的蝕刻、乾洗或類似製程腔室中之下層202。隨後，基板200可在群集工具100內進一步處理或經由工廠介面126移送回至基板載體。
經由使用第1A圖至第1B圖之群集工具100，可在單個主機內執行先進型樣化來以單個微影術/暴露步驟實現四重型樣化。蝕刻、ALD、測量及/或清洗可經整合在單個工具內及/或經執行作為整合製程流程之部分而不破壞真空。
前述描述僅揭示本發明之示例性實施例。屬於本發明之範疇的上文揭示之系統、設備及方法的修改將對於熟習此項技術者顯而易見。舉例而言，第1A圖及/或第1B圖之控制器140可經程式化及/或另外設置以執行參閱第2A圖至第2I圖、第2A'圖至第2I'圖及/或第4A圖至第4F圖描述之至少一部分製程流程。大體而言，可在群集工具100內執行多個沉積、蝕刻及清洗(例如，乾洗)循環以將間距分割至任何期望位準(例如，將間距除以2、4或2之另一冪)。
在一或更多個實施例中，群集工具100可經設置以：(a)接收具有形成於基板上之光阻劑特徵的基板；(b)沉積第一保形層於光阻劑特徵之上；(c)自基板之水平表面移除第一保形層材料以暴露光阻劑特徵；(d)移除光阻劑特徵以形成第一保形層材料之支柱；(e)沉積第二保形層於第一保形層材 料之支柱之上；(f)自基板之水平表面移除第二保形層材料以暴露第一保形層材料之支柱；及/或(g)移除第一保形層材料之支柱以形成第二保形層材料之支柱。舉例而言，控制器140可包括硬體、軟體或硬體與軟體之組合，以控制群集工具100執行(a)-(g)中之一或更多者。群集工具100亦可經設置以使用第二保形層材料之支柱作為蝕刻光罩來蝕刻基板及/或形成於基板上之硬光罩層。
在一或更多個實施例中，群集工具100可經設置以：(a)接收具有形成於基板上之光阻劑特徵的基板；(b)沉積第一保形層於光阻劑特徵之上；(c)自基板之水平表面移除第一保形層材料以暴露光阻劑特徵；(d)移除光阻劑特徵以形成第一保形層材料之支柱；(e)使用第一保形層材料之支柱作為蝕刻光罩蝕刻基板上之第一硬光罩層，以形成第一硬光罩層材料之支柱；(f)沉積第二保形層於第一硬光罩層材料之支柱之上；(g)自基板之水平表面移除第二保形層材料，以暴露第一硬光罩層材料之支柱；及/或(h)移除第一硬光罩層材料之支柱以形成第二保形層材料之支柱。舉例而言，控制器140可包括硬體、軟體或硬體與軟體之組合，以控制群集工具100執行(a)-(h)中之一或更多者。群集工具100亦可經設置以使用第二保形層材料之支柱作為蝕刻光罩來蝕刻基板及/或形成於基板上之第二硬光罩層。
因此，儘管本發明已連同本發明之示例性實施例揭示，但應理解，其他實施例可屬於本發明之範疇，如藉由以下申請專利範圍所界定。
100‧‧‧群集工具
101a‧‧‧第一子系統
101b‧‧‧第二子系統
102‧‧‧第一移送腔室
104‧‧‧第二移送腔室
106a‧‧‧傳遞通道
106b‧‧‧傳遞通道
108‧‧‧製程腔室
110‧‧‧製程腔室
112‧‧‧製程腔室
114‧‧‧製程腔室
116‧‧‧製程腔室
118‧‧‧製程腔室
120‧‧‧製程腔室
122‧‧‧製程腔室
124‧‧‧製程腔室
126‧‧‧工廠介面
128‧‧‧基板載體
130‧‧‧負載埠
132‧‧‧機器人輸送系統
134a‧‧‧負載鎖定
134b‧‧‧負載鎖定
140‧‧‧控制器

Claims (21)

  1. 一種電子裝置處理系統，該電子裝置處理系統包含：一處理工具，該處理工具包括：一第一子系統，該第一子系統經設置以在具有一第一間距的圖案特徵之一基板上執行製程之一第一子集，該第一子系統包括：一第一保形沉積腔室；及一第一蝕刻腔室；及一第二子系統，該第二子系統耦接至該第一子系統且經設置以在該基板上執行製程之一第二子集，該基板係從該第一子系統接收和具有一第二間距的圖案特徵，該第二間距小於該第一間距，該第二子系統包括：一第二保形沉積腔室；及一第二蝕刻腔室；其中該處理工具經設置以使用該第一子系統及該第二子系統在該處理工具內於該基板上執行間距分割且無需將該基板移送至另一處理工具，以便在該基板上形成一間距減小的圖案。
  2. 如請求項1所述之系統，其中：該第一保形沉積腔室包含一第一原子層沉積(atomic layer deposition；ALD)腔室，該第一ALD腔室經設置以在該基板上沉積一第一保形層；及 該第二保形沉積腔室包含一第二ALD腔室，該第二ALD腔室經設置以在該基板上沉積一第二保形層，該第二保形層具有與該第一保形層不同的一蝕刻速度。
  3. 如請求項2所述之系統，其中：該第一ALD腔室經設置以在該基板上沉積一層保形二氧化矽；及該第二ALD腔室經設置以在該基板上沉積一層保形氮化矽。
  4. 如請求項1所述之系統，其中該第一子系統包括複數個蝕刻腔室且該第二子系統包括複數個蝕刻腔室。
  5. 如請求項1所述之系統，其中該處理工具包含至少七個蝕刻腔室及兩個ALD腔室。
  6. 如請求項5所述之系統，其中該等ALD腔室包含批次ALD腔室。
  7. 如請求項1所述之系統，其中該處理工具經設置以：接收具有形成於該基板上之光阻劑特徵的一基板；沉積一第一保形層於該等光阻劑特徵之上；自該基板之水平表面移除第一保形層材料以暴露該等光阻劑特徵； 移除該等光阻劑特徵以形成第一保形層材料之支柱；沉積一第二保形層於第一保形層材料之該等支柱之上；自該基板之水平表面移除第二保形層材料以暴露第一保形層材料之該等支柱；及移除第一保形層材料之該等支柱以形成第二保形層材料之支柱。
  8. 如請求項7所述之系統，其中該處理工具經設置以使用第二保形層材料之該等支柱作為一蝕刻光罩來蝕刻該基板。
  9. 如請求項7所述之系統，其中該處理工具經設置以使用第二保形層材料之該等支柱作為一蝕刻光罩來蝕刻該基板上之一硬光罩層。
  10. 如請求項7所述之系統，其中該第一保形層包含二氧化矽且該第二保形層包含氮化矽。
  11. 如請求項1所述之系統，其中該處理工具經設置以：接收具有形成於該基板上之光阻劑特徵的一基板；沉積一第一保形層於該等光阻劑特徵之上；自該基板之水平表面移除第一保形層材料以暴露該等光阻劑特徵；移除該等光阻劑特徵以形成第一保形層材料之支柱； 使用第一保形層材料之該等支柱作為一蝕刻光罩蝕刻該基板上之一第一硬光罩層，以形成第一硬光罩層材料之支柱；沉積一第二保形層於第一硬光罩層材料之該等支柱之上；自該基板之水平表面移除第二保形層材料以暴露第一硬光罩層材料之該等支柱；及移除第一硬光罩層材料之該等支柱以形成第二保形層材料之支柱。
  12. 如請求項11所述之系統，其中該處理工具經設置以使用第二保形層材料之該等支柱作為一蝕刻光罩來蝕刻該基板。
  13. 如請求項11所述之系統，其中該處理工具經設置以使用第二保形層材料之該等支柱作為一蝕刻光罩來蝕刻該基板上之一第二硬光罩層。
  14. 一種在一基板上產生一間距減小之圖案的方法，該方法包含以下步驟：提供一處理工具，該處理工具包括：一第一子系統，該第一子系統經設置以在具有一第一間距的圖案特徵之一基板上執行製程之一第一子集，該第一子系統包括：一第一保形沉積腔室；及一第一蝕刻腔室；及 一第二子系統，該第二子系統耦接至該第一子系統且經設置以在該基板上執行製程之一第二子集，該基板係從該第一子系統接收和具有一第二間距的圖案特徵，該第二間距小於該第一間距，該第二子系統包括：一第二保形沉積腔室；及一第二蝕刻腔室；及接收具有形成於該基板上之光阻劑特徵的一基板；在該處理工具內沉積一第一保形層於該等光阻劑特徵之上；自該基板之水平表面移除第一保形層材料以在該處理工具內暴露該等光阻劑特徵；移除該等光阻劑特徵以在該處理工具內形成第一保形層材料之支柱；在該處理工具內沉積一第二保形層於第一保形層材料之該等支柱之上；自該基板之水平表面移除第二保形層材料以在該處理工具內暴露第一保形層材料之該等支柱；及移除第一保形層材料之該等支柱以在該處理工具內形成第二保形層材料之支柱。
  15. 如請求項14所述之方法，其中：該第一保形沉積腔室包含一第一原子層沉積(ALD)腔室，該第一ALD腔室經設置以在該基板上沉積一第一保形層；及 該第二保形沉積腔室包含一第二ALD腔室，該第二ALD腔室經設置以在該基板上沉積一第二保形層，該第二保形層具有與該第一保形層不同的一蝕刻速度。
  16. 如請求項14所述之方法，該方法進一步包含以下步驟：使用該處理工具以使用第二保形層材料之該等支柱作為一蝕刻光罩蝕刻該基板。
  17. 如請求項14所述之方法，該方法進一步包含以下步驟：使用該處理工具以使用第二保形層材料之該等支柱作為一蝕刻光罩來蝕刻該基板上之一硬光罩層。
  18. 如請求項14所述之方法，其中該第一保形層包含二氧化矽且該第二保形層包含氮化矽。
  19. 一種在一基板上產生一間距減小之圖案的方法，該方法包含以下步驟：提供一處理工具，該處理工具包括：一第一子系統，該第一子系統經設置以在具有一第一間距的圖案特徵之一基板上執行製程之一第一子集，該第一子系統包括：一第一保形沉積腔室；及一第一蝕刻腔室；及 一第二子系統，該第二子系統耦接至該第一子系統且經設置以在該基板上執行製程之一第二子集，該基板係從該第一子系統接收和具有一第二間距的圖案特徵，該第二間距小於該第一間距，該第二子系統包括：一第二保形沉積腔室；及一第二蝕刻腔室；及接收具有形成於該基板上之光阻劑特徵的一基板；在該處理工具內沉積一第一保形層於該等光阻劑特徵之上；自該基板之水平表面移除第一保形層材料以在該處理工具內暴露該等光阻劑特徵；移除該等光阻劑特徵以在該處理工具內形成第一保形層材料之支柱；使用第一保形層材料之該等支柱作為一蝕刻光罩蝕刻該基板上之一第一硬光罩層，以在該處理工具內形成第一硬光罩層材料之支柱；在該處理工具內沉積一第二保形層於第一硬光罩層材料之該等支柱之上；自該基板之水平表面移除第二保形層材料以在該處理工具內暴露第一硬光罩層材料之該等支柱；及移除第一硬光罩層材料之該等支柱以在該處理工具內形成第二保形層材料之支柱。
  20. 如請求項19所述之方法，該方法進一步包含以下步驟：使用該處理工具以使用第二保形層材料之該等支柱作為一蝕刻光罩蝕刻該基板。
  21. 如請求項19所述之方法，該方法進一步包含以下步驟：使用該處理工具以使用第二保形層材料之該等支柱作為一蝕刻光罩來蝕刻該基板上之一第二硬光罩層。
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5883232B2 (ja) * 2011-03-26 2016-03-09 東京エレクトロン株式会社 基板処理装置
KR102214961B1 (ko) * 2012-08-08 2021-02-09 어플라이드 머티어리얼스, 인코포레이티드 링크된 진공 프로세싱 툴들 및 그 사용 방법들
US9209279B1 (en) * 2014-09-12 2015-12-08 Applied Materials, Inc. Self aligned replacement fin formation
US9613850B2 (en) 2014-12-19 2017-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Lithographic technique for feature cut by line-end shrink
US9786503B2 (en) * 2015-04-08 2017-10-10 Tokyo Electron Limited Method for increasing pattern density in self-aligned patterning schemes without using hard masks
US9991132B2 (en) 2015-04-17 2018-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Lithographic technique incorporating varied pattern materials
US9748110B2 (en) * 2015-09-03 2017-08-29 Tokyo Electron Limited Method and system for selective spacer etch for multi-patterning schemes
CN108289498B (zh) * 2015-11-30 2021-02-02 菲利普莫里斯生产公司 香料释放增强的包括过滤嘴的吸烟制品
US9831099B2 (en) * 2016-02-12 2017-11-28 Tokyo Electron Limited Method and apparatus for multi-film deposition and etching in a batch processing system
US10559501B2 (en) * 2016-09-20 2020-02-11 Qualcomm Incorporated Self-aligned quadruple patterning process for Fin pitch below 20nm
TWI742201B (zh) * 2016-12-02 2021-10-11 美商應用材料股份有限公司 整合式原子層沉積工具
JP7011947B2 (ja) * 2018-01-29 2022-02-10 東京エレクトロン株式会社 アッシング装置、アッシング方法及びコンピュータ読み取り可能な記録媒体
US10727057B2 (en) * 2018-03-20 2020-07-28 Tokyo Electron Limited Platform and method of operating for integrated end-to-end self-aligned multi-patterning process
US20200043764A1 (en) * 2018-03-20 2020-02-06 Tokyo Electron Limited Self-aware and correcting heterogenous platform incorporating integrated semiconductor processing modules and method for using same
US10453684B1 (en) * 2018-05-09 2019-10-22 Applied Materials, Inc. Method for patterning a material layer with desired dimensions
US10340136B1 (en) * 2018-07-19 2019-07-02 Lam Research Corporation Minimization of carbon loss in ALD SiO2 deposition on hardmask films
US10886155B2 (en) * 2019-01-16 2021-01-05 Applied Materials, Inc. Optical stack deposition and on-board metrology
CN114765115A (zh) * 2021-01-15 2022-07-19 东京毅力科创株式会社 基片处理装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5882165A (en) 1986-12-19 1999-03-16 Applied Materials, Inc. Multiple chamber integrated process system
US5186718A (en) 1989-05-19 1993-02-16 Applied Materials, Inc. Staged-vacuum wafer processing system and method
US5855681A (en) 1996-11-18 1999-01-05 Applied Materials, Inc. Ultra high throughput wafer vacuum processing system
US6784096B2 (en) * 2002-09-11 2004-08-31 Applied Materials, Inc. Methods and apparatus for forming barrier layers in high aspect ratio vias
US7211508B2 (en) * 2003-06-18 2007-05-01 Applied Materials, Inc. Atomic layer deposition of tantalum based barrier materials
US20070269297A1 (en) 2003-11-10 2007-11-22 Meulen Peter V D Semiconductor wafer handling and transport
US8852851B2 (en) 2006-07-10 2014-10-07 Micron Technology, Inc. Pitch reduction technology using alternating spacer depositions during the formation of a semiconductor device and systems including same
JP5476171B2 (ja) 2010-03-16 2014-04-23 株式会社日立ハイテクノロジーズ 真空処理装置
KR101099605B1 (ko) * 2010-05-24 2011-12-29 피에스케이 주식회사 반도체 소자 제조 장치 및 방법
JP2012178378A (ja) * 2011-02-25 2012-09-13 Tokyo Electron Ltd 半導体装置の製造方法

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