TWI590418B - 防護電路模組及防護電路架構 - Google Patents

Description

防護電路模組及防護電路架構

本揭示內容是有關於一種防護電路，且特別是有關於一種靜電防護電路。

各種電子裝置或積體電路中通常會設置有靜電放電(Electrostatic Discharge，ESD)防護的機制，藉以避免當人體帶有過多的靜電而去觸碰電子裝置時，電子裝置因為靜電所產生的瞬間大電流而導致毀損，或是避免電子裝置受到環境或運送工具所帶的靜電影響而產生無法正常運作的情形。

為達到前述之ESD防護效果，除了需有ESD電路的設置外，通常還需進一步透過電路佈局(layout)的方式，讓因靜電所生的電流通過ESD電路而非其他工作電路導通至系統線路端，避免因靜電電流而導致工作電路毀損。

本發明實施例提出一種防護電路模組及防護電路架構，其可對應電荷累積的異常現象，對工作電路進行保護操作，可避免工作電路受損。

因此，本發明內容之一態樣是在提供一種防護電路模組，其耦接於一輸入輸出級與一系統線路端之間，該防護電路模組包含工作電路、靜電放電模組以及保護電路。

其中，工作電路耦接於該輸入輸出級與該系統線路端之間，該工作電路包含第一電晶體開關以及工作元件。工作元件耦接至第一電晶體開關之閘極。靜電放電模組耦接於輸入輸出級與系統線路端之間，靜電放電模組用以於輸入輸出級與系統線路端之間形成靜電放電路徑。保護電路耦接至輸入輸出級、系統線路端以及第一電晶體開關之閘極，當輸入輸出級累積至預定電荷時，保護電路將第一電晶體開關之閘極導通至系統線路端，藉以關閉第一電晶體開關。

本發明內容之另一態樣是在提供一種防護電路架構，其耦接於一輸入輸出級以及兩系統線路端之間，該防護電路架構包含第一防護電路模組以及第二防護電路模組，第一防護電路模組耦接於輸入輸出級與其中一個系統線路端之間，第二防護電路模組耦接於輸入輸出級與另外其中一個系統線路端之間。

其中，第一防護電路模組與第二防護電路模組各自分別包含工作電路、靜電放電模組以及保護電路。其中，工作電路耦接於該輸入輸出級與該其中一個系統線路端之間，該工作電路包含第一電晶體開關以及工作元件。工作元件耦接至第一電晶體開關之閘極。靜電放電模組耦接於輸入輸出級與該其中一個系統線路端之間，靜電放電模組用以於輸入輸出級與該其中一個系統線路端之間形成靜電放電路徑。保護電路耦接至輸入輸出級、該其中一個系統線路端以及第一電晶體開關之閘極，當輸入輸出級累積至預定電荷時，保護電路將第一電晶體開關之閘極導通至該其中一個系統線路端，藉以關閉第一電晶體開關。

當電路發生異常(例如：靜電放電現象、短路、電力供應異常、電力突波或其他異常因素)時，輸入輸出級可能發生電荷累積的情況，為了避免累積的電荷對工作電路造成影響(例如毁損工作電路)，本發明實施例提出一種防護電路模組及架構。於本發明的防護電路模組或架構中，當輸入輸出級累積一定的電荷(例如靜電電荷)時，便會觸發防護電路模組或架構進而關閉工作電路中的第一電晶體開關，藉此可讓靜電電流透過預設之ESD電路模組導通至系統線路端，避免過大的靜電電流流經工作電路而導致工作電路毁損。

請參閱第1圖，其繪示根據本發明之第一實施例中防護電路模組100的電路示意圖。如第1圖所示，防護電路模組100包含工作電路120、靜電放電(electrostatic discharge,ESD)模組140以及保護電路160。防護電路模組100可耦接於輸入輸出級200(input/output stage,I/O stage)與系統線路端202之間，舉例來說，輸入輸出級200可為一輸出緩衝級(output pad)，系統線路端202可為系統接地端(如GND)、系統低電壓端(如Vss)或系統高電壓端(如Vdd)，於此實施例中，以系統線路端202為系統低電壓端(Vss)例示說明，但本發明並不以此為限。

於此實施例中，工作電路120包含電晶體開關Mn1以及工作元件122。工作元件122耦接至電晶體開關Mn1之閘極。實際上在例如電子顯示驅動電路的應用中，工作元件122可為前級緩衝器(pre-buffer)，工作電路120根據前級緩衝器產生訊號透過電晶體開關Mn1至輸入輸出級200，於此應用例中，輸入輸出級200可為顯示驅動輸出緩衝級(display output pad)。

當電路上發生靜電放電現象時，輸入輸出級200可能發生電荷累積的情況，當輸入輸出級200累積過多的電荷時，累積的電荷便可能因電容效應耦合至工作元件122與電晶體開關Mn1的閘極之間的線路上，電晶體開關Mn1因閘極電位提高而被導通，導致靜電電流流經電晶體Mn1而不通過預設之ESD模組140導通至系統線路端202。本發明的防護電路模組100可用來防範此種情況發生，其作動方式詳述於下列段落。

於此實施例中，防護電路模組100具有靜電放電模組140，其耦接於輸入輸出級200與系統線路端202之間。如第1圖所示，靜電放電模組140包含電晶體開關Mn3以及靜電放電偵測電路(ESD detection circuit)142，電晶體開關Mn3之閘極耦接至靜電放電偵測電路142。靜電放電偵測電路142可用以偵測輸入輸出級200是否有ESD現象，該第三電晶體開關Mn3耦接於該輸入輸出級200與系統線路端202之間並用以作為靜電放電路徑，當靜電放電電流產生時，靜電放電電流可通過第三電晶體開關Mn3進行洩流。例如，靜電放電偵測電路142偵測到有ESD放電電荷累積在輸入輸出級200處，靜電放電偵測電路142便可導通電晶體開關Mn3將累積電荷洩流(discharge)至系統低電壓端Vss(即系統線路端202)。於此實施例中，電晶體開關Mn3可採用電流耐受性較高的電子元件，其比起一般的工作元件較不易因瞬間大電流而損壞。一般來說，由ESD放電電荷狀態發生直到靜電放電模組140完成洩流保護需經過一定的反應時間。

於此實施例中防護電路模組100進一步具有保護電路160，保護電路160耦接至輸入輸出級200、系統線路端202以及電晶體開關Mn1之閘極。

如第1圖所示，保護電路160更包含電晶體開關Mn2以及電阻電容電路162。電晶體開關Mn2耦接於電晶體開關Mn1之閘極與系統線路端202之間。電阻電容電路162耦接至輸入輸出級200、系統線路端202以及電晶體開關Mn2之閘極。

當有ESD電荷累積在輸入輸出級200，且累積達一預定電荷時，電阻電容電路162充電以導通電晶體開關Mn2，進而將電晶體開關Mn1之閘極導通至系統低電壓端Vss(系統線路端202)，藉以保護電路160便可關閉電晶體開關Mn1。如此一來，當ESD放電電荷累積在輸入輸出級200時達一預定電荷時，保護電路160便可強制將工作電路120中的電晶體開關Mn1鎖定於關閉狀態，避免ESD電流流經電晶體開關Mn1，進而導致電晶體開關Mn1毁損。

須補充的是，於此實施例中，電阻電容電路162包含電阻器162a以及電容器162b，電容器162b耦接於電晶體開關Mn2之閘極與輸入輸出級200之間，而電阻器162a耦接於電晶體開關Mn2之閘極與系統線路端202之間。

電阻器162a與電容器162b所形成的時間常數，使電阻電容電路162對應輸入輸出級200上的ESD放電電荷狀態具有一反應時間。如此一來，由ESD放電狀態發生直到靜電放電模組140完成洩流保護之間的空窗時間內，保護電路160便可先行將工作電路120中的電晶體開關Mn1鎖定於關閉狀態，避免ESD電流流經Mn1而導致Mn1毁損。為避免系統在上電操作時，因保護電路160的設置導致誤動作的發生(例如Mn1在操作時需被開啟，保護電路導致Mn1被關閉)，在一實施例中，電阻器162a與電容器162b所形成之電阻電容時間常數(RC time constant)大致上可介於100毫微秒(ns)到1微秒(μs)之間，於另一實施例中，電阻電容時間常數可大致為200毫微秒(ns)。然而，本發明並不以特定的反應時間大小關係而限。

請一併參閱第2圖，其繪示根據本發明之第二實施例中防護電路模組300的電路示意圖。於第二實施例中防護電路模組300與第一實施例最大不同之處在於，防護電路模組300中的靜電放電模組340包含電晶體開關Mn3，但不設置獨立的靜電放電偵測電路。

於第2圖所示，電晶體開關Mn3之閘極耦接至保護電路360中的電阻電容電路362，也就是說，於此實施例中，靜電放電模組340與保護電路360可部份整合，並共用電阻電容電路362作為電晶體開關Mn2與電晶體開關Mn3的控制信號來源，其中該第三電晶體開關Mn3耦接於該輸入輸出級200與系統線路端202之間並用以作為靜電放電路徑，當靜電放電電流產生時，靜電放電電流通過第三電晶體開關Mn3進行洩流，而電晶體開關Mn2則用以強制將工作電路320中的電晶體開關Mn1鎖定於關閉狀態。透過第二實施例的設置方法，可節省靜電放電偵測電路的設置成本與電路面積。關於第二實施例的其他電路元件與詳細作動方法與第一實施例大致相同，可參考第一實施例中的相對應內容，在此不另贅述。

在上述第一、第二實施例中，主要針對設置輸入輸出級與系統低電壓端(Vss)之間的防護電路模組作例示性說明，但本發明並不以此為限。具相等性的防護電路模組亦可用於輸入輸出級與系統高電壓端(Vdd)之間，僅須對高、低電壓方向進行相對應調整，此為習知技藝之人可輕易完成，故此不另贅述。

於實際的應用中，輸入輸出級200經常同時耦接於高、低兩種不同準位的系統線路端之間，本發明的防護電路亦可對應設置於其耦接於輸入輸出級以及兩系統線路端(如系統高電壓端Vdd與系統低電壓端Vss、或是系統高電壓端Vdd與系統接地端GND)之間。

請參閱第3圖，其繪示根據本發明之第三實施例中防護電路架構500的電路示意圖，如第3圖所示，防護電路架構500包含防護電路模組500a以及防護電路模組500b。其中，防護電路模組500b耦接於輸入輸出級400與其中一個系統線路端402(如系統低電壓端Vss)之間，而防護電路模組500a耦接於輸入輸出級400與另一個系統線路端404(如系統高電壓端Vdd)。

其中，舉防護電路模組500b來作說明，防護電路模組500b包含工作電路520、靜電放電模組540以及保護電路560。防護電路模組500b可耦接於輸入輸出級400(input/output stage,I/O stage)與系統線路端402(如系統低電壓端Vss)之間。於此實施例中，工作電路520包含電晶體開關Mn1以及工作元件522。工作元件522耦接至電晶體開關Mn1之閘極。

防護電路模組500a具有靜電放電模組540，其耦接於輸入輸出級400與系統線路端402之間。如第3圖所示，靜電放電模組540包含電晶體開關Mn3以及靜電放電偵測電路(ESD detection circuit)542，電晶體開關Mn3之閘極耦接至靜電放電偵測電路542。靜電放電偵測電路542可用以偵測輸入輸出級400是否有ESD現象，該第三電晶體開關Mn3耦接於該輸入輸出級400與系統線路端402之間並用以作為靜電放電路徑，當靜電放電電流產生時，靜電放電電流通過第三電晶體開關Mn3進行洩流。

於此實施例中防護電路模組500進一步具有保護電路560，保護電路560耦接至輸入輸出級400、系統線路端402以及電晶體開關Mn1之閘極。保護電路560更包含電晶體開關Mn2以及電阻電容電路562。電晶體開關Mn2耦接於電晶體開關Mn1之閘極與系統線路端402之間。電阻電容電路562耦接至輸入輸出級400、系統線路端402以及電晶體開關Mn2之閘極。

當有ESD電荷累積在輸入輸出級400，且累積達一預定電荷時，電阻電容電路562充電以導通電晶體開關Mn2，進而將電晶體開關Mn1之閘極導通至系統低電壓端Vss(系統線路端402)，藉以保護電路560便可關閉電晶體開關Mn1，避免ESD電流流經電晶體開關Mn1而毀損電晶體開關Mn1。

綜觀來說，防護電路架構500中防護電路模組500b可解決輸入輸出級400相對系統線路端402(系統低電壓端Vss)之間的電荷累積問題，關於防護電路模組500b的詳細作動可參考第一實施例中的防護電路模組100。具相等性的，另一防護電路模組500a則可對應到輸入輸出級400相對系統線路端404(系統高電壓端Vdd)之間的電荷累積問題。

其中防護電路模組500a與防護電路模組500b可具有相對稱的連接關係及採用對稱性的電晶體元件(N型電晶體開關、P型電晶體開關)，但本發明並不以此為限。

請參閱第4圖，其繪示根據本發明之第四實施例中防護電路架構700的電路示意圖，於第四實施例中防護電路架構700與第三實施例最大不同之處在於，防護電路架構700中的靜電放電模組740與靜電放電模組750不設置獨立的靜電放電偵測電路。

於第4圖所示，電晶體開關Mn3與電晶體開關Mp3之閘極分別耦接至電阻電容電路762與電阻電容電路772。也就是說，於此實施例中，靜電放電模組740與保護電路760可部份整合，並共用電阻電容電路762作為電晶體開關Mn2與電晶體開關Mn3的控制信號來源；而靜電放電模組750與保護電路770可部份整合，並共用電阻電容電路772作為電晶體開關Mp2與電晶體開關Mp3的控制信號來源。於此實施例中，電阻電容電路772的電阻器與電容器所形成之電阻電容時間常數(RC time constant)可大致上介於100毫微秒(ns)到1微秒(μs)之間，於另一實施例中，電阻電容時間常數可大致為200毫微秒(ns)。然而，本發明並不以特定的反應時間大小關係而限。其他詳細內容可參考第一與第二實施例中的相對應內容，在此不另贅述。

綜上所述，當電路發生異常使輸入輸出級發生電荷累積的情況時，本發明實施例的防護電路模組或架構便會啟動，進而關閉工作電路中的第一電晶體開關，藉此可避免ESD電流流經工作電路進而造成工作電路損壞。

以下段落展示本發明之實施例中防護電路模組的模擬測試結果。請參閱第5A圖、第5B圖以及第5C圖。其中，第5A圖繪示採用根據本發明之一實施例中防護電路模組的測試結果電壓時序圖；第5B圖繪示未採用本案之防護電路模組的測試結果電壓時序圖；第5C圖繪示採用與未採用本案的防護電路模組的測試結果電流對照時序圖。

請一併參照第1圖、第5A圖與第5B圖，本模擬測試以電路模擬軟體HSPICE由輸入輸出級200輸入模擬測試電壓訊號(如第5A圖與第5B圖中的模擬測試電壓訊號Vref)，並量測待測節點(如第1圖中的待測節點Nt)上的電壓。如第5A圖所示，有採用本發明之一實施例中防護電路模組，其測試結果待測節點的電壓模擬折線為V1；如第5B圖所示，未採用本發明之防護電路模組，其測試結果待測節點的電壓模擬折線為V2。

對照第5A圖與第5B圖可發現，有採用本發明之一實施例中防護電路模組，其待測節點上電壓模擬折線V1受模擬測試電壓訊號Vref的影響波動較小；而未採用本發明之防護電路模組，其電壓模擬折線V2受模擬測試電壓訊號Vref的影響波動較大。

另外，第5C圖係繪示採用本發明之一實施例中防護電路模組時通過工作電路上電晶體開關的電流模擬折線C1(請參照第1圖中的電晶體開關Mn1)以及未採用本發明之防護電路模組時通過工作電路上電晶體開關的電流模擬折線C2。

於第5C圖中可發現，有採用本發明之一實施例中防護電路模組，其待測節點上電流模擬折線C1幾乎不受模擬測試電壓訊號的影響；而未採用本發明之防護電路模組，其電流模擬折線C2則直接受模擬測試電壓訊號影響而改變，其波型甚至與模擬測試電壓訊號相似。綜上所述，當電路發生ESD放電使輸入輸出級發生電荷累積的情況時，本發明實施例的防護電路模組或架構便會啟動，對ESD放電電流進行洩流，並進而關閉工作電路中的第一電晶體開關，藉此可避免ESD流經工作電路而工作電路中的電晶體損壞。

100、300、500a、500b、700a、700b．．．防護電路模組

500、700．．．防護電路架構

200、400．．．輸入輸出級

202、402、404．．．系統線路端

120、320、520、530、720、730．．．工作電路

122、322、522、532、722、732．．．工作元件

140、340、540、550、740、750．．．靜電放電模組

142、542、552．．．靜電放電偵測電路

160、360、560、570、760、770．．．保護電路

162、362、562、572、762、772．．．電阻電容電路

162a、362a、562a、572a、762a、772a．．．電阻器

162b、362b、562b、572b、762b、772b．．．電容器

Mn1、Mn2、Mn3、Mp1、Mp2、Mp3．．．電晶體開關

Nt．．．待測節點

C1、C2．．．電流模擬折線

Vref．．．模擬測試電壓訊號

V1、V2．．．電壓模擬折線

為讓本揭示內容之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之說明如下：

第1圖繪示根據本發明之第一實施例中防護電路模組的電路示意圖；

第2圖繪示根據本發明之第二實施例中防護電路模組的電路示意圖；

第3圖繪示根據本發明之第三實施例中防護電路架構的電路示意圖；

第4圖繪示根據本發明之第四實施例中防護電路架構的電路示意圖；

第5A圖繪示採用根據本發明之一實施例中防護電路模組的測試結果電壓時序圖；

第5B圖繪示未採用本案之防護電路模組的測試結果電壓時序圖；以及

第5C圖繪示採用與未採用本案的防護電路模組的測試結果電流對照時序圖。

100．．．防護電路模組

200．．．輸入輸出級

202．．．系統線路端

120．．．工作電路

122．．．工作元件

140．．．靜電放電模組

142．．．靜電放電偵測電路

160．．．保護電路

162．．．電阻電容電路

162a．．．電阻器

162b．．．電容器

Mn1．．．電晶體開關

Mn2．．．電晶體開關

Mn3．．．電晶體開關

Nt．．．待測節點

Claims (10)

1. 一種防護電路模組，其耦接於一輸入輸出級與一系統線路端之間，該防護電路模組包含：一工作電路，耦接於該輸入輸出級與該系統線路端之間，該工作電路包含：一第一電晶體開關；以及一工作元件，該工作元件耦接至該第一電晶體開關之一閘極；一靜電放電模組，耦接於該輸入輸出級與該系統線路端之間，該靜電放電模組用以於該輸入輸出級與該系統線路端之間形成一靜電放電路徑；以及一保護電路，耦接至該輸入輸出級、該系統線路端以及該第一電晶體開關之該閘極，當該輸入輸出級累積至一預定電荷時，該保護電路將該第一電晶體開關之該閘極導通至該系統線路端，藉以關閉該第一電晶體開關。
2. 如申請專利範圍第1項所述之防護電路模組，其中該保護電路更包含：一第二電晶體開關，耦接於該第一電晶體開關之該閘極與該系統線路端之間；以及一電阻電容電路，耦接至該輸入輸出級、該系統線路端以及該第二電晶體開關之該閘極，當該輸入輸出級累積達該預定電荷時，該電阻電容電路充電以開啟該第二電晶體開關，進而將該第一電晶體開關之該閘極導通至該系統線路端。
3. 如申請專利範圍第2項所述之防護電路模組，其中該電阻電容電路包含一電阻器以及一電容器，該電容器耦接於該第二電晶體開關之該閘極與該輸入輸出級之間，而該電阻器耦接於該第二電晶體開關之該閘極與該系統線路端之間，其中該電阻器與該電容器所形成之一電阻電容時間常數大致上介於10毫微秒(ns)到1微秒(μs)之間。
4. 如申請專利範圍第2項所述之防護電路模組，其中該靜電放電模組包含一第三電晶體開關，該第三電晶體開關之一閘極耦接至該電阻電容電路，該第三電晶體開關耦接於該輸入輸出級與該系統線路端之間並用以作為該靜電放電路徑，當一靜電放電電流產生時，該靜電放電電流通過該第三電晶體開關。
5. 如申請專利範圍第1項所述之防護電路模組，其中該靜電放電模組包含一第三電晶體開關以及一靜電放電偵測電路，該第三電晶體開關之一閘極耦接至該靜電放電偵測電路，該第三電晶體開關耦接於該輸入輸出級與該系統線路端之間並用以作為該靜電放電路徑，當一靜電放電電流產生時，該靜電放電電流通過該第三電晶體開關。
6. 一種防護電路架構，其耦接於一輸入輸出級以及兩系統線路端之間，該防護電路架構包含：一第一防護電路模組以及一第二防護電路模組，該第一防護電路模組耦接於該些系統線路端之一與該輸入輸出級之間，該第二防護電路模組耦接於該些系統線路端之另一與該輸入輸出級之間，其中該第一防護電路模組與該第二防護電路模組各自分別包含： 一工作電路，耦接於該些系統線路端之一與該輸入輸出級與之間，該工作電路包含：一第一電晶體開關；以及一工作元件，該工作元件耦接至該第一電晶體開關之一閘極；一靜電放電模組，耦接於該些系統線路端之一與該輸入輸出級之間，該靜電放電模組用以於該些系統線路端之一與該輸入輸出級之間形成一靜電放電路徑；以及一保護電路，耦接至該輸入輸出級、該些系統線路端之一以及該第一電晶體開關之該閘極，當該輸入輸出級累積至一預定電荷時，該保護電路將該第一電晶體開關之該閘極導通至該些系統線路端之一，藉以關閉該第一電晶體開關。
7. 如申請專利範圍第6項所述之防護電路架構，其中該保護電路更包含：一第二電晶體開關，耦接於該第一電晶體開關之該閘極與該些系統線路端之一之間；以及一電阻電容電路，耦接至該輸入輸出級、該些系統線路端之一以及該第二電晶體開關之該閘極，當該輸入輸出級累積達該預定電荷時，該電阻電容電路充電以開啟該第二電晶體開關，進而將該第一電晶體開關之該閘極導通至該些系統線路端之一。
8. 如申請專利範圍第7項所述之防護電路架構，其中該電阻電容電路包含一電阻器以及一電容器，該電容器耦接於該第二電晶體開關 之該閘極與該輸入輸出級之間，而該電阻器耦接於該第二電晶體開關之該閘極與該些系統線路端之一之間，其中該電阻器與該電容器所形成之一電阻電容時間常數大致上介於10毫微秒(ns)到1微秒(μs)之間。
9. 如申請專利範圍第7項所述之防護電路架構，其中該靜電放電模組包含一第三電晶體開關，該第三電晶體開關之一閘極耦接至該電阻電容電路，該第三電晶體開關用以形成該靜電放電路徑。
10. 如申請專利範圍第6項所述之防護電路架構，其中該靜電放電模組包含一第三電晶體開關以及一靜電放電偵測電路，該第三電晶體開關之一閘極耦接至該靜電放電偵測電路，該第三電晶體開關用以形成該靜電放電路徑。