TWI582970B - 具有混合異質結構的影像感應器 - Google Patents

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Description

具有混合異質結構的影像感應器
本發明一般關於固態影像感應器，且較具體而言關於新穎三維影像感應器結構。
以CMOS影像感應器所生產的可見光成像系統顯著降低攝影機成本與電力同時改善影像解析度且降低雜訊。CMOS影像感應器典型為成像系統單晶片(imaging System-on-Chip，iSoC)產品，其結合影像偵測及信號處理與許多智慧財產(IP)區塊(包括時序控制器、時脈驅動器、參考電壓、A/D轉換器、影像處理階段、及其他輔助電路)。結果，生成的視訊攝影機可藉由使用單一CMOS積體電路(由僅僅鏡頭、快門及電池所支援)來加以組合。結果為具有愈來愈長電池壽命且愈來愈低成本之愈來愈小的攝影機。
CMOS iSoC感應器所實現的改善(尤其包括它們的嵌入式SoC功能所致能的操作變通性)也已經轉化為雙用途攝影機的興盛，其產生高解析度靜止影像與高畫質視訊兩者。靜止擷取與視訊獲取的此種聚集使由先前感應器科技(諸如CCD)所生產的專用靜止攝影機及習知攝錄影機兩者過時。也已經顯露出對甚至更好的雙用途影像感應器之需求以最佳地實施兩類型的成像。
儘管CMOS iSoC雙用途感應器產生了對許多應用展 現可接受品質的靜止與視訊兩者，它們的影像品質遠低於裝置物理所設定的限制。此外，擷取品質通常在各種照明條件下略為劣化且在極端條件中嚴重受損。
挑戰性情況的一個實例為拍攝由太陽直接背光之樹的照片；陰影、受照射樹葉上的數個反射高亮點、與直射陽光的組合幾乎總是導致次佳的影像品質。背光樹的視訊擷取甚至更有挑戰性，尤其如果風與可變的雲量結合；陰影、中間色調與反射高亮點的此混合異常難以用最佳保真度擷取。進一步添增挑戰性的是，此種情形頻繁地且動態地出現幾秒內之相對均勻且良性的照明條件。擷取「完美」影像的挑戰藉由事實上攝影師傾向於最有挑戰性照明條件以最大化攝影美學(藉由利用所謂的日出與日落的「魔術時刻」)而進一步複雜化。
可變且易變的場景動態不僅在曝光時刻期間也在所有其他時刻影響最終影像品質，因為事實上影像感應器的許多元件經由直接或間接手段而是感光性的。此寄生信號擷取產生了劣化影像品質的成像假影。具有內部電子快門的感應器無法防止多少雜散信號(stray signal)污染該影像擷取。機械快門的含括通常幫助防止大部份的寄生信號產生的出現。然而，含括機械快門會添增成本、複雜度且減少攝影機可靠度；結果有消除其含括的迫切需要。
不過，迄今針對確切阻擋光所研發的最好手段為機械快門；生成的快門抑制比(shutter rejection ratio，SRR)可接近無限大，即，當快門被關閉時撞擊於攝影機上的光 沒有在感應器中的任何地方被偵測到。該偵測不必要在實際的光偵測器上，但反而可在別處的各種電路中取得來影響性能。感應器的快門抑制比也時常被稱為消光係數(描述其在光擷取被停用時的期間以電子方式阻擋光的能力)，即，在機器快門被放置於感應器前方使得沒有不想要信號被收集的時期。
具有電子快門的單片感應器沒有如同使用機械快門時對周圍光的蒙蔽力。不過，為了進一步降低成本，攝影機製造商希望藉由使感應器製造商供應的裝置實現極高SRR來消除用於靜止攝影機的機械快門機制。CMOS iSoC因此需要具有遠超過100 dB的SRR，其遠超過現代CMOS及CCD影像感應器的消光限制(extinction limit)。
消除機械快門的一個方法為生產具有電子滾動快門的影像感應器。影像在逐個線的基礎上被形成於這些感應器中，使得總是有從第一線的曝光開始/結束至最後線的曝光開始/結束之一個訊框時間的延遲。結果是各個線有效地擷取不同時期。無論針對靜止擷取或視訊，取決於場景中的移動率，令人強烈反感的假影可能隨著低於約60 Hz的擷取率而來。換句話說，滾動快門感應器的整體性能一般優於具有全域快門功能的感應器(其中整個感應器擷取相同的曝光時期)，因為像素較簡單設計及建造；滾動快門感應器的信號對雜訊比遠優於具有全域快門的感應器。
反之機械快門可能藉由整合電子全域快門於影像感應器中來替換。在此類型的感應器中，各個像素在單一、相 同曝光期的期間整合其已擷取信號。儘管具有更複雜的像素設計，感應器必須在沒有折衷的情況下運轉，使得量測的性能非常高且不受限於裝置設計或處理科技。到現在為止，CMOS全域快門感應器已經比擇一的CMOS滾動快門感應器展現了更低的填充因子及更高的雜訊位準。使用系統單晶片整合來產生這些「快照」感應器尚未縮小此差距。
用以產出攝影機產品的CMOS可見光成像儀中的系統單晶片整合所提供的優點因此已經可觀地刺激進一步藉由研發高性能全域快門功能來改善主動像素感應器(APS)裝置。不幸地，除了較高的雜訊以外，較差的填充因子、及對寄生信號拾取的易損性，愈來愈精密的iSoC也對雜訊拾取較為易損。不想要的拾取尤其可能在最想要的感應器內：能有高品質靜止及視訊擷取的模式改變感應器。一個令人反感的結果為雜訊增加(同調時脈饋通與固定型樣雜訊兩者)，因為雙模式用途動態地改變感應器自身電磁干擾(self-EMI)及時脈饋通，藉此可變地影響影像品質。
具有快照影像擷取功能之目前的影像感應器設計因此仍然需要機械快門以最有效地實施相關式雙採樣(correlated double sampling，CDS)，其中第一暗框從第二曝光訊框加以減除以便消除感應器的重設(或kTC)雜訊同時也降低固定型樣雜訊。機械快門不存在時，各種寄生信號增加了後-CDS雜訊至遠高於通常由訊框減除之間 的時間間隔所設定的基本限制。
具有滾動快門影像擷取功能的現代影像感應器設計在沒有機械快門的情況下較有效地作用，因為滾動快門電子電路可被用來最小化無感時間(在該時間的期間感應器的一些電路對於直接或者間接手段的光污染易損)。經由審慎的滾動快門時機之無感時間最小化因此限制感應器各處(包括各個像素的光偵測器外部的許多其他感光位置)的不想要信號之整合。
用以生產高性能影像感應器之嵌入式晶片上CMOS電路精密性的最終主要缺點在於，這些裝置總是藉由使用CMOS科技來生產，該CMOS科技是藉由被修改成隨後添增成像態樣的「標準」CMOS製程開始來加以研發。這些事後回溯的修改再造了用於成像的CMOS科技，即使相關科技原本針對大量生產數位系統單晶片加以最佳化。
第一個後果在於，這些CMOS「影像感應器」(CIS)製程具有許多遮罩層，因此增加與製造關聯的成本。
第二個後果在於，生成的CMOS成像方法提供在遠落後最尖端科技之科技節點的數位邏輯，使得摩爾定律的益處尚未在CMOS影像感應器中完全開發。
最終的後果(過去十年的實證結果無疑顯示)在於，尚不可能真正在這些單片CIS製程中最佳化光二極體品質；儘管平均暗電流大略比得上慣例以商業CCD生產所達成的暗電流，暗電流與科學上的CCD相比時較高，且最不能忍受的是缺陷像素的數量高了數個數量級。已整合的 製程整合因此仍然較適合數位邏輯而非更脆弱的光偵測器。此缺點並不令人驚訝，因為最近才有對高品質感應器的充足生產需求以明確有理由研發世界上的半導體代工廠之最佳化CIS製程。
鑒於研發最佳化CMOS影像感應器製程將需要目標特別針對影像感應器之非常昂貴的半導體製程研發(其將具有相對於主流消費者導向科技(仍驅動更大生產量)極為不同的要求)，本發明給予較易處理的解決方案。
本發明為被最佳配置成分開地最佳化像素性能(包括光二極體品質)與iSOC整合的混合成像感應器。成像SoC可用有成本效益的方式加以製造而在極低暗電流下沒有像素缺陷，同時也使用了用以實施SoC整合的最新可用科技節點。
本發明的影像感應器藉由使用了用於垂直整合(例如其中光偵測層與下層信號處理器層分開的美國專利第6,504,141及6,476,375號。用於垂直)的新興科技加以建構。用於垂直接合三維積體電路(3D-IC)的其他手段可被使用，諸如美國專利第6,902,987號的直接接合互連科技。
本發明超過先前技術的是，藉由使用PMOS科技來分開地建構最佳化光偵測層以實現來自光二極體與第一級放大器之未被折衷的像素性能。在光偵測層中所製造的 PMOS電晶體具有的性能遠優於深次微米CMOS製程中所製的PMOS裝置，藉此改善性能且潛在地消除閃爍雜訊。性能係在信號對雜訊比與供應較優PMOS電晶體至3D-IC中的其他電路區塊兩方面被改善。
第7及8圖比較可用最佳化PMOS科技達成的讀取雜訊對於標準CMOS科技的讀取雜訊，其中源極隨耦器被形成於具有的閃爍雜訊比常見製造法中輕易達成者更低的NMOS中，即，相較於輕易可得者非常好。即使如此，PMOS全域快門可在5fF的感應電容下產生1 e-(或電洞)的讀取雜訊。NMOS全域快門電路反而在5.5fF下具有3.5 e-的讀取雜訊。對長期發展而言更重要的是，PMOS解決方案隨著感應電容降低而在低於1 e-時順利進行，而NMOS解決方案在高於2 e-時持平。取決於必要的滿井容量(full well capacity)，本發明因此能夠將全域快門SRR從最小10 dB改善至超過15 dB。假設NMOS閃爍雜訊慣例由許多CIS製程所展現，此優點至少另外增加6 dB。
本發明藉由致能光活性層下方以及下層信號儲存層上方的光阻擋層兩者來大幅改善生成之全域快門感應器的快門抑制比。信號儲存層在下層CMOS層中完全隔離。
本發明也大幅改善了嵌入額外功能於3D-IC iSOC中的性能。將信號處理層形成於光活性層及光阻擋互連層兩者下面。信號處理層可用幾乎任何可得的CMOS科技加以設計，甚至在最新科技節點。
另一方面，信號處理層反而可用最有成本效益的CMOS製程(替代地使用了反而降低研發及生產成本的極成熟科技節點)加以生產。
在任何情況中，各種數位CMOS科技也使高值電容器(提供高信號儲存效率)能夠含括，諸如溝渠電容器、使用高電容介電質的交流電容器等。結果，可將快照像素的採樣電容器製成具有盡可能大的電容以抑制其kTC雜訊。
本發明因此為一種全域快門3D-IC iSOC，其提供下列從現在可得科技所製造之主流CMOS iSOC目前不可得的屬性：．少量或沒有像素缺陷．具有極低雜訊及100%填充因子的全域快門像素．160dB或更高的高快門抑制比．高品質PMOS電晶體，藉由利用整個混合感應器(3DIC)所使用的垂直互連科技用於該像素中及潛在用於iSOC各處。
下列說明被提供以使任何熟習本技藝之人士能夠作出及使用本發明且陳述發明人所考量之實行本發明的最佳模式。然而各種修改將對熟習本技藝之人士而言相當顯而易見。任何及所有此種修改、等效物及替代物意圖落在本發明的精神與範圍內。
本發明為一種新穎影像感應器結構，其克服先前技術 CMOS影像感應器的限制，同時在無需使用機械快門的情況下提供超過100 dB(且甚至超過160 dB)的SRR。較具體而言，依據本發明，將用於主動像素感應器陣列的電路組件分開且垂直配置在至少二個不同層成為混合晶片結構。頂層較佳藉由使用低雜訊PMOS製程加以製造，且包括用於各個像素的光二極體及放大器電路。底層較佳藉由使用標準CMOS製程來加以製造，且包括NMOS像素電路組件及信號處理所需的任何數位電路。
藉由用以形成次世代成像像素所需之極低雜訊組件加以最佳化的PMOS製程來形成該頂層，相較於使用針對成像感應器及/或數位積體電路所建構的單片CMOS製程可將像素性能大幅改善。此外，由於該數位電路現在實體上及理論上與該成像電路分開，所以它可藉由使用幾乎任何標準CMOS製程且潛在上於最新可得的科技節點中加以形成。從許多純營運半導體代工廠可得的此種標準CMOS製程係針對電路速率及製造成本而非針對生產影像感應器加以最佳化。
相反地，現今的單片CMOS影像感應器(CIS)製程典型支援了使用落後最尖端科技至少數個世代之科技節點的數位邏輯。例如，數個CIS製程支援具有90nm科技的數位邏輯，而45nm數位科技廣泛用於製造中。
並且鮮明對比的是，從有限數量的半導體代工廠可用的CMOS影像感應器(CIS)製程將一般具有傳統下層的積體電路製程科技中的光偵測器整合於數位IC生產；此 折衷完成數位元電路的廣泛IP程式庫包容了相對於最終可能的生產可輸送的光二極體品質。儘管此包容可藉專注於市場上產量(其中較低品質影像產品是可接受的，諸如蜂巢式電話市場)或者藉由於支援電子裝置中添增有效的影像處理而被認為是商業上可行，但即使最不昂貴的電荷耦合裝置(CCD)製造商所實現的光偵測器品質也無法由被包容的CIS科技所複製。
目前CIS製程需要大約40至50個遮罩階段來製造具有色彩濾光片器、微透鏡及最多四階金屬層支援的色彩成像感應器。標準數位CMOS製程科技需要30個遮罩層。將具有PMOS電晶體的針扎光二極體與最少二個金屬階整合可能藉由從8至14個遮罩層來加以完成。不像CMOS裝置中的光偵測器(其受到許多建造該光偵測器所需者以外的製程步驟所影響)，PMOS裝置中的光偵測器在原始條件中加以徹底最佳化及實現。
因此，藉由結合該二層而成為堆疊結構，簡化的頂層(及任何中間層)表現出使CCD式光偵測器品質能夠生產而同時致能底層的完全光學屏蔽。生成的屏蔽藉此容許想要的光生電荷被儲存且受到電光性保護而無需機械快門。
該雙層結構有效形成三層異質結構，其非常適合垂直整合全域快門像素，其提供：不只低的光二極體雜訊與暗電流、同時也提供具有極低閃爍雜訊的低雜訊放大率；具有非常高之不透明度的下層光阻擋層；及用以找出下層 CMOS層中的全域快門操作所需的採樣與保持電容器之理想位置。由於電容器用標準數位製程科技加以形成，替代的高電容製程模組(包括溝渠電容器及交替的高介電係數介電質)是可得的。
結果，藉由結合該二個半導體層而成為堆疊結構、致能底層的完全光學屏蔽、無縫整合極低雜訊電路與光二極體層、並且也致能最多兩倍的像素電路之佔面積(real estate)，本發明促進了具有最少性能危害之全域快門模式中的像素操作。操作上，上層中的第一儲存位址儲存電子快門所界定的動態場景內容。位於底層中的第二儲存位址處理從動態儲存節點傳輸至受保護的儲存節點(藉由該新結構與該光偵測器在光學及電氣兩者上隔離)的「快照」資料。
用於在整個感應器中的各個像素針對相同快照時期同時擷取快照影像之特定手段也被稱為全域快門像素。在單片CIS製程科技中所整合的全域快照像素遭受到過量雜訊(導致SNR劣化)、相對差的SRR(因為否則幾乎不可能在光學及電氣兩者上隔離該快照儲存節點)、及太大像素節距(由於可用區域中的許多電路元件)。
將本概念的特定實施例示出於第1圖中。在此圖中，頂晶圓1藉由使用低雜訊PMOS製程加以製造，以形成一般具有比標準CMOS中有可能者更少的像素缺陷之高品質光二極體。此晶圓1也需要較少的遮罩，且因此具有相對低的成本。
第1圖中的上層(PMOS層)從其背側被照明，因為其已經被翻轉以便直接連接該PMOS電路及光二極體層至第二CMOS層。生產時該頂層被薄化(前或者後互連)至介於50與5微米且隨後被鈍化以最大化整個可見光譜的光載體吸收度。此種薄化現在藉由製造PMOS層於犧牲基板(例如SOI或SIMOX晶圓)上、或藉由CMP(化學機械平面化)或背面磨光機械移除整個感應器基板來加以實施。
下層2可藉由使用標準CMOS製程加以形成，其具有支援比現在CMOS影像感應器(CIS)科技更低成本的低功率數位電路之優點。此外，由於標準CMOS晶圓將包括多個金屬層，此提供電荷儲存元件之增強的光學屏蔽，而無需機械快門。另一益處在於，藉由現在感應器設計者可得的額外基板面，可將較高值電容器形成於CMOS層2，進一步改善總體感應器性能。
可藉由使用WoW(晶圓上晶圓)封裝科技將晶圓接合在一起，生成堆疊或三維混合影像感應器，而頂PMOS晶圓1經由WoW互連層3接合至底CMOS晶圓2。並且，由於影像感應器電路現在被分割成至少二層，晶片的總體表面積可被降低，導致各個層的較小晶粒大小。
將較詳細的較佳實施例示出於第2圖中。此圖顯示背景中的本發明實施例的剖面圖10且示出各種特徵或感應器如何被映射至實施例的俯視圖20。如所示，在頂層12頂部的中心122形成針扎光二極體與PMOS源極隨耦器放 大器的像素陣列。製造PMOS中的光二極體及放大器電路導致相較於習知CMOS感應器更低的雜訊底(1e-對3e-)、及較低的暗電流。覆蓋像素陣列122的是微透鏡與色彩濾波器121的矩陣。本技藝中已知的光學「黑」像素可沿著該像素陣列的邊緣加以形成。
圍繞像素陣列122的周圍可形成類比至數位轉換器(ADC)的PMOS部分及行緩衝器123、124。分開PMOS與CMOS層間的ADC會得到巨大性能優點。在標準CMOS成像器中，一般將ADC限制至10位元解析度。這是由於事實上NMOS限制1/f雜訊及臨限電壓匹配，其造成較高的閃爍雜訊及較低的解析度。然而，藉由PMOS，有遠遠較低的1/f雜訊所以需要較少的錯誤修正，導致最多16位元解析度。也有遠遠較好的臨限電壓匹配以致能較高的基本解析度。
形成至少一部分的行緩衝器於PMOS層中也降低了關聯的讀取雜訊。因為較低的讀取雜訊，黑色定位功能較有效率。並且，電路設計者可以選擇增加增益及訊框率，因為雜訊位準降低。藉由此種高品質P-FET，簡單的反相器可以提供100或更多的增益，而藉由疊接放大器配置，該增益可為10,000或更多。標準深次微米科技中可得的P-FET產生其開放迴路增益大約最多單一個位元的反相放大器。
藉由較低雜訊PMOS層所導致的ADC性能改善，ADC功率可被降低最多10倍，且仍產生12至14位元解 析度。
在標準CMOS層18中，將溝渠電容器及NMOS FET形成於頂層12之像素陣列部份122下的區域181中。溝渠電容器可具有相對大的大小，且由於它們被金屬層所屏蔽，儲存的電荷不受到撞擊於頂層12中像素單元上的光所影響。在許多先前CMOS影像感應器設計中，實際上將所用的電容器形成為P/N接面，且不是「真實」電容器。本結構提供簡單方案以建造實際電容器，其可進一步改善感應器性能。此容許影像感應器被製造而具有巨大SRR(>160 dB)，同時不需要外部機械快門。
ADC與行緩衝器的NMOS部分位於CMOS層18的周圍183、184上，在頂層12的PMOS ADC及行緩衝器區域123、124之下。藉由使用晶圓上晶圓(WoW)接合製程將頂層12及CMOS層18接合在一起。主陣列部份122、181及周圍部份123、124、183、184經由穿過WoW接合層14的通孔加以連接。
阻擋層16較佳位於頂層與底層間以便屏蔽NMOS組件免於光線。此層可為實體上獨立的層，或可被形成為各個層的一部份。並且，可將電容器形成於阻擋層本身中，提供設計佈局及性能變通性。
額外地，影像感應器包括數位電路環182、185(即圍繞該像素陣列的數位「Nurburgring」或賽道橢圓形)。如俯視圖20中可見，數位電路環可延伸圍繞感應器晶片的整個周圍，且其包括數位信號處理電路以處理像素陣列 的輸出。此設計的優點在於，其放置熱生成邏輯電路於晶片邊緣，其可顯著降低像素陣列內的感應器溫度。
因此，本結構容許影像感應器系統單晶片(iSoC)被建構，其中PMOS形成較優的光二極體及像素放大器，同時仍提供CMOS針對後端處理電路的成本及性能益處。由於電荷儲存電容器可被放置於底層中，感應器額外提供信號儲存元件的光學屏蔽而無需外部機械快門。
第3至6圖示意示出各種像素組件如何可在PMOS與CMOS層之間加以分割(針對不同主動像素電路)。第3圖示出一實施例，其中針扎光二極體與使用源極隨耦器放大器(虛線左方的組件)的「4T」主動像素電路被形成於PMOS層中，且採樣與保持(S/H)電路(虛線右方的組件)為被形成於CMOS層中的NMOS裝置。此結構可將實際雜訊底從目前CMOS設計的3 e-降低至小於1 e-。
第4圖示出了具有相關式雙採樣(CDS)的像素電路之實施例。再次地，針扎光二極體與源極隨耦器組件被形成於PMOS層中，且CDS電路(虛線右方的組件)被形成於具有NMOS FET的CMOS層中。此實施例使旁通電容器能夠被形成於CMOS裝置中(例如，作為光阻擋金屬層中的MIM電容器)或者於互連層旁。儘管例如美國專利第6,902,987號的直接接合互連科技通常導致歐姆接觸，熟習本技藝之人士理解的是，垂直互連製程可被修改成留下介電間隙，藉此形成用於此特定實施例的必要類型之原位電容器。
第5圖為具有全域快門採樣及保持電路的電容跨阻抗放大器(CTIA)之像素電路的示意圖。針扎光二極體及PMOS FET(虛線左方的組件)位於PMOS層中，而NMOS組件位於CMOS層中。
第6圖示出了具有全域快門採樣及保持電路與CDS的電容跨阻抗放大器(CTIA)之像素電路的替代實施例。在此實施例中，將針扎光二極體及支援的PMOS電晶體形成於PMOS層中。然而，將CDS電容器61形成於中間層中(諸如第2圖的金屬阻擋層)，且將其餘組件形成於CMOS層中。此結構容許非常大的電容器被形成於中間層中而不會影響其他層的設計。
也可將本設計概念應用至CMOS上CMOS的影像感應器結構。可將頂層形成於CMOS而非PMOS中。此將導致較高的雜訊位準，但將仍提供所有電子快門的優點，因為電荷儲存元件將仍然被屏蔽。並且，可將此配置用來研發非常小的感應器，因為周邊電子裝置可以像被埋入底層中一樣容易。替代地使用頂層中的CMOS使針對許多相關應用(諸如用以傳遞場景內容的深度資訊之飛行時間感應器)的較複雜電路能夠整合。
本文中所述的獨特影像感應器結構提供了超過習知CMOS影像感應器的許多優點。尤其，可將影像感應器形成為具有超過100 dB，且甚至大於160 dB的SRR。藉由光學上屏蔽在阻擋層下方的信號儲存電容器，感應器可提供「全域快門」操作而無需外部機械快門。這可降低與設 計數位靜止攝影機關聯的成本。
熟習本技藝之人士將理解的是，剛描述之較佳實施例的各種調整及修改可被配置而沒有背離本發明的範圍及精神。因此，將理解的是，在所附申請專利範圍的範圍內，本發明可用本文中具體描述以外的方式加以實行。
1‧‧‧頂晶圓
2‧‧‧下層
3‧‧‧WoW互連層
10‧‧‧剖面圖
12‧‧‧頂層
14‧‧‧WoW接合層
16‧‧‧阻擋層
18‧‧‧CMOS層
20‧‧‧俯視圖
121‧‧‧色彩濾波器
122‧‧‧像素陣列
123、124‧‧‧行緩衝器
181‧‧‧區域
183、184‧‧‧周圍
182、185‧‧‧數位電路環
61‧‧‧CDS電容器
本發明將藉由以上詳細說明連同隨附圖式加以輕易理解，其中相似元件符號指示相似結構元件，且其中：第1圖示出了依據本發明一個實施例之混合結構的層；第2圖示出了依據本發明一個實施例之混合結構的主電路組件之佈局；第3圖為示出了具有採樣與保持的主動像素電路如何可在PMOS與CMOS層之間被分割的實例之示意圖；第4圖為示出了具有相關式雙採樣的主動像素電路如何可在PMOS與CMOS層之間被分割的實例之示意圖；第5圖為示出了具有全域快門及採樣與保持的電容跨阻抗放大器(CTIA)之實例的示意圖；第6圖為示出了具有全域快門、採樣與保持、及相關式雙採樣的電容跨阻抗放大器(CTIA)如何可在PMOS與CMOS層之間(具有中間層中所形成的電容器)加以分割之實例的示意圖；第7圖為假設具有PMOS源極隨耦器、展現「最佳化 」PMOS閃爍雜訊表現的全域快門像素電路之讀取雜訊估計的Mathcad®區線圖；第8圖為假設具有NMOS源極隨耦器、展現「非常好」NMOS閃爍雜訊表現的全域快門像素電路之讀取雜訊估計的Mathcad®區線圖。
1‧‧‧頂晶圓
2‧‧‧下層
3‧‧‧WoW互連層

Claims (47)

  1. 一種影像感應器，包含：包含一陣列的像素單元之PMOS電路層；各個像素單元包含：針扎光二極體(pinned photodiode)：及放大器，該放大器包含P-FET電晶體；包含支援像素電路的CMOS層，該支援像素電路包含N-FET電晶體；其中該PMOS層中的各個像素單元係連接至該CMOS層中的支援像素電路。
  2. 如申請專利範圍第1項之影像感應器，進一步包含被形成於該PMOS層與該CMOS層間的阻擋層。
  3. 如申請專利範圍第2項之影像感應器，其中該CMOS層中的支援像素電路包含用於各個像素的信號儲存電容器，各個信號儲存電容器係在光學上被該阻擋層所屏蔽。
  4. 如申請專利範圍第2項之影像感應器，其中該阻擋層包含複數個電容器，其中電容器係電連接至該PMOS層中的像素單元、及該CMOS層中的支援像素電路。
  5. 如申請專利範圍第2項之影像感應器，其中該阻擋層為被形成為該PMOS或者CMOS層的一部份之金屬層。
  6. 如申請專利範圍第2項之影像感應器，其中該阻擋層為被部份形成於該PMOS層及該CMOS層兩者中的金 屬層。
  7. 如申請專利範圍第3項之影像感應器，其中該CMOS層進一步包含沿著該CMOS層的周圍加以形成之數位電路。
  8. 如申請專利範圍第3項之影像感應器，其中該PMOS電路層進一步包含：包含P-FET的類比至數位轉換器(ADC)電路部分。
  9. 如申請專利範圍第8項之影像感應器，其中該PMOS電路層進一步包含：包含P-FET的行緩衝器電路部分。
  10. 如申請專利範圍第9項之影像感應器，其中該CMOS電路層進一步包含：包含N-FET、連接至該PMOS層中的對應ADC電路部分之類比至數位轉換器(ADC)電路部分。
  11. 如申請專利範圍第10項之影像感應器，其中該CMOS電路層進一步包含：包含N-FET、連接至該PMOS層中的對應行緩衝器電路部分之行緩衝器電路部分。
  12. 如申請專利範圍第11項之影像感應器，其中該CMOS層進一步包含沿著該CMOS層的周圍加以形成之數位電路。
  13. 如申請專利範圍第12項之影像感應器，其中該等層係藉由使用晶圓上晶圓(WoW)接合加以接合。
  14. 一種影像感應器，包含： PMOS電路層，包含：一陣列的像素單元，各個像素單元包含：針扎光二極體；及放大器，該放大器包含P-FET電晶體；包含P-FET的類比至數位轉換器(ADC)電路部分，及包含P-FET的行緩衝器電路部分；其中該ADC及該行緩衝器電路部分係形成於圍繞該陣列的像素單元之環中；及包含支援像素電路的CMOS電路層，該支援像素電路包含：包含N-FET、連接至該PMOS電路層中的對應像素電路之像素電路；包含N-FET、連接至該PMOS電路層中的對應ADC電路部分之類比至數位轉換器(ADC)電路部分；及包含N-FET、連接至該PMOS電路層中的對應行緩衝器電路部分之行緩衝器電路部分；其中該陣列的像素單元係藉由使用電子全域快門而無須機械快門來加以觸發。
  15. 一種影像感應器，包含：包含一陣列的像素單元之PMOS電路層；各個像素單元包含：光二極體；及 電容跨阻抗放大器(CTIA)，其包含P-FET電晶體；及包含支援像素電路與包括全域快門採樣及保持電路的CMOS層，該支援像素電路包含N-FET電晶體。
  16. 如申請專利範圍第15項之影像感應器，進一步包含被形成於該PMOS層與該CMOS層間的阻擋層。
  17. 如申請專利範圍第16項之影像感應器，其中該CMOS層中的支援像素電路包含用於各個像素的信號儲存電容器，各個信號儲存電容器係在光學上被該阻擋層所屏蔽。
  18. 如申請專利範圍第16項之影像感應器，其中該阻擋層包含複數個電容器，其中電容器係電連接至該PMOS層中的像素單元、及該CMOS層中的支援像素電路。
  19. 如申請專利範圍第16項之影像感應器，其中該阻擋層為被形成為該PMOS或者CMOS層的一部份之金屬層。
  20. 如申請專利範圍第16項之影像感應器，其中該阻擋層為被部份形成於該PMOS層及該CMOS層兩者中的金屬層。
  21. 如申請專利範圍第16項之影像感應器，其中該CMOS層進一步包含沿著該CMOS層的周圍加以形成之數位電路。
  22. 如申請專利範圍第16項之影像感應器，其中該 PMOS電路層進一步包含：包含P-FET的類比至數位轉換器(ADC)電路部分。
  23. 如申請專利範圍第22項之影像感應器，其中該PMOS電路層進一步包含：包含P-FET的行緩衝器電路部分。
  24. 如申請專利範圍第23項之影像感應器，其中該CMOS電路層進一步包含：包含有N-FET連接至該PMOS層中的對應ADC電路部分之類比至數位轉換器(ADC)電路部分。
  25. 如申請專利範圍第24項之影像感應器，其中該CMOS電路層進一步包含：包含有N-FET連接至該PMOS層中的對應行緩衝器電路部分之行緩衝器電路部分。
  26. 如申請專利範圍第25項之影像感應器，其中該CMOS層進一步包含沿著該CMOS層的周圍加以形成之數位電路。
  27. 如申請專利範圍第26項之影像感應器，其中該等層係藉由使用晶圓上晶圓(WoW)接合加以接合。
  28. 如申請專利範圍第16項之影像感應器，更包含相關式雙採樣(CDS)電路，其包含：相關式雙採樣電容器，形成在該金屬阻擋層中；以及相關式雙採樣電路，形成在該CMOS層中。
  29. 如申請專利範圍第15項之影像感應器，其中該採樣及保持電路包含形成在該CMOS層中的溝渠電容器。
  30. 一種影像感應器，包含：PMOS電路層，包含：一陣列的像素單元，各個像素單元包含：針扎光二極體；及放大器，該放大器包含P-FET電晶體；包含P-FET的類比至數位轉換器(ADC)電路部分；及包含支援像素電路的CMOS電路層，其中在該CMOS電路層中的該支援像素電路直接電連接至在該PMOS層中的該像素電路。
  31. 如申請專利範圍第30項之影像感應器，進一步包含被形成於該PMOS層與該CMOS層間的阻擋層。
  32. 如申請專利範圍第31項之影像感應器，其中該CMOS層中的支援像素電路包含用於各個像素的信號儲存電容器，各個信號儲存電容器係在光學上被該阻擋層所屏蔽。
  33. 如申請專利範圍第31項之影像感應器，其中該阻擋層包含複數個電容器，其中電容器係電連接至該PMOS層中的像素單元、及該CMOS層中的支援像素電路。
  34. 如申請專利範圍第33項之影像感應器，其中該阻擋層為被形成為該PMOS或者CMOS層的一部份之金屬層。
  35. 如申請專利範圍第31項之影像感應器，其中該 阻擋層為被部份形成於該PMOS層及該CMOS層兩者中的金屬層。
  36. 如申請專利範圍第30項之影像感應器，其中該等層係藉由使用晶圓上晶圓(WOW)接合加以接合。
  37. 如申請專利範圍第30項之影像感應器，更包含相關式雙採樣(CDS)電路，其包含：相關式雙採樣電容器，形成在該金屬阻擋層中；以及相關式雙採樣電路，形成在該CMOS層中。
  38. 如申請專利範圍第30項之影像感應器，更包含採樣及保持電路形成在該CMOS層中，該採樣及保持電路包含溝渠電容器。
  39. 一種影像感應器，包含：包含一陣列的像素單元的PMOS電路層；各個像素單元包含：針扎光二極體；及放大器，該放大器包含P-FET電晶體；包含支援像素電路的CMOS層，該CMOS層包含全域快門採樣及保持電路，該支援像素電路包含N-FET電晶體；其中該採樣及保持電路包含形成在該CMOS層中的溝渠電容器。
  40. 如申請專利範圍第39項之影像感應器，其中該溝渠電容器包含高介電係數的介電質。
  41. 如申請專利範圍第39項之影像感應器，進一步 包含被形成於該PMOS層與該CMOS層間的阻擋層。
  42. 如申請專利範圍第39項之影像感應器，其中該CMOS層中的該支援像素電路包含用於各個像素的信號儲存電容器，各個信號儲存電容器係在光學上被該阻擋層所屏蔽。
  43. 如申請專利範圍第41項之影像感應器，其中該阻擋層包含複數個電容器，其中電容器係電連接至該PMOS層中的像素單元、及該CMOS層中的支援像素電路。
  44. 如申請專利範圍第41項之影像感應器，其中該阻擋層為被形成為該PMOS或者CMOS層的一部份之金屬層。
  45. 如申請專利範圍第41項之影像感應器，其中該阻擋層為被部份形成於該PMOS層及該CMOS層兩者中的金屬層。
  46. 如申請專利範圍第39項之影像感應器，其中該等層係藉由使用晶圓上晶圓(WOW)接合加以接合。
  47. 如申請專利範圍第39項之影像感應器，更包含相關式雙採樣(CDS)電路，其包含：相關式雙採樣電容器，形成在該金屬阻擋層中；以及相關式雙採樣電路，形成在該CMOS層中。
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