KR20140041492A - 하이브리드 헤테로 구조를 갖는 이미지 센서 - Google Patents

하이브리드 헤테로 구조를 갖는 이미지 센서

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KR20140041492A
KR20140041492A KR1020137030497A KR20137030497A KR20140041492A KR 20140041492 A KR20140041492 A KR 20140041492A KR 1020137030497 A KR1020137030497 A KR 1020137030497A KR 20137030497 A KR20137030497 A KR 20137030497A KR 20140041492 A KR20140041492 A KR 20140041492A
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Abstract

이미지 센서 아키텍쳐는, 기계적 셔터의 이용을 요구하지 않고 100 dB 초과의 SNR을 제공한다. 액티브 픽셀 센서 어레이에 대한 회로 컴포넌트들은, 하이브리드 칩 구조에서 적어도 2개의 상이한 층들에서 수직으로 배열되고 분리된다. 최상부 층은 바람직하게는, 저잡음 PMOS 제조 프로세스를 이용하여 제조되고, 각각의 픽셀에 대한 광다이오드 및 증폭기 회로를 포함한다. 바닥 층은 바람직하게는 표준 CMOS 프로세스를 이용하여 제조되고, 신호 프로세싱을 위해 요구되는 임의의 디지털 회로 및 NMOS 픽셀 회로 컴포넌트들을 포함한다. 저잡음 픽셀들을 형성하기 위해 최적화된 PMOS 프로세스에서 최상부 층을 형성함으로써, 픽셀 성능은, CMOS를 이용하는 것에 비해 크게 개선될 수 있다. 또한, 디지털 회로는 이제, 이미징 회로로부터 분리되기 때문에, 디지털 회로는, 회로 속도 및 제조 비용을 위해 최적화된 표준 CMOS 프로세스를 이용하여 형성될 수 있다. 2개의 층들을 적층된 구조로 결합함으로써, 최상부 층(및 임의의 중간 층(들))은 광학적으로 하부 층을 차폐하도록 동작하여, 기계적 셔터에 대한 요구없이, 전하가 저장되고 차폐되도록 허용한다.

Description

하이브리드 헤테로 구조를 갖는 이미지 센서{IMAGE SENSOR WITH HYBRID HETEROSTRUCTURE}
본 발명은 일반적으로 고체 이미지 센서들(solid state image sensors)에 관한 것이고, 더 구체적으로는 신규한 3차원 이미지 센서 구조에 관한 것이다.
CMOS 이미지 센서들로 생성된 가시적 이미징 시스템들은, 이미지 분해능을 개선하고 잡음을 감소시키면서 카메라 비용 및 전력을 현저하게 감소시킨다. CMOS 이미지 센서들은 통상적으로, 타이밍 제어기, 클럭 드라이버들, 기준 전압들, A/D 변환, 이미지 프로세싱 스테이지들 및 다른 보조 회로들을 포함하는 지능형 특성(IP) 블록들을 지원하는 호스트와 이미지 검출 및 신호 프로세싱을 결합한 이미징 시스템-온-칩(iSoC) 제품들이다. 그 결과, 결과적인 비디오 카메라들은, 오직 렌즈, 셔터 및 배터리에 의해 지원되는 단일 CMOS 집적 회로를 이용하여 조립될 수 있다. 이 결과는, 더욱 더 저렴한 비용으로 더 긴 배터리 수명을 갖는 더 작은 카메라들이 된다.
특히 자신들의 내장된 iSoC 기능에 의해 인에이블되는 동작 유연성을 포함하여, CMOS iSoC 센서들에 의해 산출되는(delivered) 개선들은, 높은 분해능의 스틸 이미지들 및 고화질 비디오 모두를 생성하는 겸용(dual-use) 카메라들의 등장으로 또한 변환하였다. 스틸 캡쳐 및 비디오 획득의 이러한 수렴은, CCD들과 같은 종래의 센서 기술들로 제작된 종래의 캠코더들 및 전용 스틸 카메라들 모두를 퇴화시켰다. 두 타입들 모두의 이미징을 최적으로 수행하기 위해 더욱 더 양호한 겸용 이미지 센서들에 대한 필요성이 또한 노출되었다.
CMOS iSoC 겸용 센서들은, 많은 애플리케이션들에 대해 허용가능한 품질을 나타내는 스틸 및 비디오 모두를 생성하지만, 이들의 이미지 품질은, 디바이스 물리학에 의해 설정된 제한보다 많이 낮다. 게다가, 캡쳐 품질은 통상적으로, 다양한 조명 조건들 하에서 다소 악화되고, 극단적 조건들에서 심각하게 손상된다.
도전적 시나리오의 일례는, 태양에 의해 정면으로(directly) 역광인 나무의 사진을 찍는 것인데; 즉, 조명된 나뭇잎들 상에 그늘진 다수의 반사 하이라이트들과 태양 직사광의 결합은 거의 항상 준최적의(sub-optical) 이미지 품질을 초래한다. 역광인 나무의 비디오 캡쳐는, 특히 가변적 운량(cloud cover)과 바람이 결합되면 훨씬 더 도전적인데; 즉, 그늘진 중간 톤들과 반사 하이라이트들의 이러한 멜란지(melange)는 최적의 신뢰도로 캡쳐하기에는 예외적으로 곤란하다. 추가로, 이 난제에 추가하여, 이러한 환경들은, 비교적 균일하고 양호한 조명 조건들의 수 초(seconds) 내에 빈번하고 동적으로 등장한다. "완벽한" 이미지들을 캡쳐하는 난제는, 사진사들이 사진 미학을 최대화하기 위해 (일출 및 일몰에서 소위 "마법의 시간"을 레버리징(leverage)하여) 가장 도전적인 조명 조건들 쪽으로 몰린다는 사실에 의해 더욱 복잡해진다.
가변적이고 불안정한 신(scene) 다이나믹스들은, 이미지 센서의 많은 소자들이 직접 또는 간접 수단을 통해 감광성이라는 사실에 기인하여, 노출 시간 동안 뿐만 아니라 모든 다른 시간들에서 최종 이미지 품질에 영향을 미친다. 이러한 기생 신호 캡쳐는, 이미지 품질을 악화시키는 이미징 아티팩트들을 생성한다. 내부에 전자적 셔터들을 갖는 센서들은, 많은 빗나간 신호가 이미지 캡쳐를 혼합(contaminate)시키는 것을 방지할 수 없다. 기계적 셔터를 포함시키는 것은 통상적으로, 기생 신호 생성 대부분이 발생하는 것을 방지하는 것을 돕는다. 그러나, 기계적 셔터를 포함시키는 것은 비용, 복잡도를 추가하고, 카메라 신뢰도를 감소시키고, 결과적으로 기계적 셔터의 포함을 제거하기 위한 강력한 필요성이 존재한다.
그럼에도 불구하고, 진정으로 광을 차단하기 위해 최신으로 개발된 최상의 수단은 기계적 셔터이고; 결과적인 셔터 거부 비율(SRR)은 무한대에 가까울 수 있는데, 즉, 셔터가 닫힌 경우, 카메라에 대해 영향을 주는 어떠한 광도 센서의 어디에서도 검출되지 않는다. 검출은 실제 광검출기 상에서일 필요가 없지만, 그 대신, 성능에 영향을 미치는 다양한 회로들의 다른 곳에서 포착될 수 있다. 센서의 셔터 거부 비율은 또한 종종, 소광 계수(extinction coefficient)로 지칭되는데, 이것은, 광 캡쳐가 디스에이블되는 기간(즉, 원하지 않는 신호가 전혀 수집되지 않도록 센서의 정면에 기계적 셔터가 배치될 시기) 동안 광을 전자적으로 차단하는 셔터의 능력을 나타낸다.
전자적 셔터들을 갖는 모놀리식 센서들은, 기계적 셔터들이 이용되는 경우만큼 주위 광에 블라인드(blind)되지 않는다. 그럼에도 불구하고, 비용들을 추가로 감소시키기 위해, 카메라 제조자들은, 센서 제조자들이 극단적으로 높은 SRR을 전달하는 디바이스들을 공급하게 함으로써, 스틸 카메라들에 대한 기계적 셔터 메커니즘을 제거하기를 원한다. 따라서, CMOS iSoC들은, 현대식 CMOS 및 CCD 이미지 센서들의 소광 한계들을 훨씬 넘는, 100 dB 초과에서 양호한 SRR을 가질 필요가 있다.
기계적 셔터를 제거하기 위한 하나의 접근법은, 전자식 롤링 셔터를 갖는 이미지 센서들을 생성하는 것이다. 이미지는 이 센서들에서 라인 단위로 형성되어, 제 1 라인의 노출의 시작/종료로부터 최종 라인의 노출의 시작/종료까지 1 프레임 시간의 지연이 항상 존재하게 한다. 이 결과는, 각각의 라인이 상이한 시기를 효과적으로 캡쳐하는 것이다. 스틸 캡쳐에 대한 것이든 또는 비디오에 대한 것이든, 신에서의 움직임의 레이트에 따라, 약 60 Hz 미만의 캡쳐 레이트들에 대해 매우 불쾌한 아티팩트들이 수반될 수 있다. 한편, 롤링 셔터 센서들의 전반적 성능은 일반적으로, 글로벌 셔터 능력을 갖는 센서들(여기서 전체 센서는 동일한 노출 시기를 캡쳐함)보다 우수하고, 이는, 픽셀들이 설계 및 구축하기에 더 단순하기 때문이고; 롤링 셔터 센서들의 신호대 잡음비는 글로벌 셔터에 의한 것들보다 훨씬 우수하다.
기계적 셔터는 그 외에, 이미지 센서에 전자적 글로벌 셔터를 집적함으로써 대체될 수 있다. 이러한 타입의 센서에서, 각각의 픽셀은, 단일의, 동일한 노출 기간 동안 자신의 캡쳐된 신호를 통합한다. 훨씬 더 복잡한 픽셀 설계를 가짐에서 불구하고, 측정된 성능이 매우 높고 디바이스 설계 또는 프로세스 기술에 의해 제한되지 않도록, 센서는 손상없이 수행해야 한다. 지금까지, CMOS 글로벌 셔터 센서들은, 경쟁하는 CMOS 롤링 셔터 센서들보다 더 낮은 필(fill) 팩터들 및 더 높은 잡음 레벨들을 나타내왔다. 이들 "스냅샷" 센서들을 생성하기 위해 시스템-온-칩 집적을 이용하는 것은 아직 차이를 없애지 않았다.
따라서, 이머징(emerging) 카메라 제품들에 대한 CMOS 가시적 이미저(imager)들에서 시스템-온-칩 집적에 의해 제공되는 이점들은, 높은 성능의 글로벌 셔터 기능을 개발함으로써 액티브 픽셀 센서(APS) 디바이스들을 추가로 개선하기 위한 상당한 노력에 박차를 가해왔다. 불행하게도, 더 높은 잡음, 열악한 필 팩터, 및 기생 신호 포착에 대한 취약성에 부가하여, 점차 정교해지는 iSoC들은 또한 잡음 포착에 더욱 취약하다. 바람직하지 않은 포착은 특히 가장 원하는 센서들, 즉, 고품질 스틸 및 비디오 캡쳐가 가능한 모드-변경 센서들 내에서 있을 것이다. 하나의 불쾌한 결과는, 증가된 잡음, 즉 코히어런트(coherent) 클럭 피드스루(feedthrough) 및 고정된 패턴 잡음 모두인데, 이는, 듀얼 모드 이용이 센서들의 자체-EMI 및 클럭 피드스루를 동적으로 변경하여 이미지 품질에 가변적으로 영향을 미치기 때문이다.
따라서, 스냅샷 이미지 캡쳐 능력을 갖는 현재의 이미지 센서 설계들은, 상관된 더블 샘플링(CDS)을 가장 효과적으로 수행하기 위해 기계적 셔터를 여전히 요구하고, 여기서, 고정된 패턴 잡음을 또한 감소시키면서 센서의 리셋(또는 kTC) 잡음을 제거하기 위해, 제 1 다크(dark) 프레임이 제 2 노출된 프레임으로부터 차감된다. 기계적 셔터의 부재 시에, 다양한 기생 신호들은, 포스트-CDS 잡음을, 프레임 차감들 사이의 시간 인터벌에 의해 통상적으로 설정되는 기본적 제한보다 상당히 높게 증가시킨다.
롤링 셔터 이미지 캡쳐 능력을 갖는 현대식 이미지 센서 설계들은 기계적 셔터없이 더 효과적으로 동작하는데, 이는, 데드 타임(dead time)을 최소화하기 위해 롤링 셔터 전자 회로들이 이용될 수 있기 때문이며, 이 데드 타임 동안, 센서의 회로 중 일부는 직접 또는 간접 수단에 의한 광 오염에 취약하다. 따라서, 신중한 롤링 셔터 타이밍을 통한 데드 타임 최소화는, 각각의 픽셀의 광검출기 외부에 많은 다른 감광성 위치들을 포함하는 센서 전반에 걸쳐 원하지 않는 신호의 통합을 제한한다.
고성능 이미지 센서들을 생성하기 위한 내장된 온-칩 CMOS 회로의 정교함의 마지막 주요 결점은, 이 디바이스들이, 후속적으로 이미징 양상들을 추가하도록 변형된 "표준" CMOS 프로세스들로 시작함으로써 개발된 CMOS 기술을 이용하여 불변적으로 생성된다는 점이다. 이러한 사후 소급(ex post facto) 변형들은, 대체로 디지털 시스템-온-어-칩(systems-on-a-chip)을 생성하기 위해 기본적인 기술이 원래 최적화된 경우에도, 이미징을 위해 CMOS 기술을 리엔지니어링하였다.
제 1 결과는, 이 CMOS "이미지 센서"(CIS) 프로세스들이 많은 마스크 층들을 가져서, 제조와 연관된 비용들을 증가시킨다는 것이다.
제 2 결과는, 결과적 CMOS 이미징 프로세스들이, 최첨단 기술에 훨씬 뒤쳐진 기술 노드들에서의 디지털 로직을 제공하여, CMOS 이미지 센서들에서 무어의 법칙의 이점들이 완전히 활용되지 않는다는 점이다.
논란의 여지가 없이 지난 10년에 걸친 실험적 결과들이 나타내는 마지막 결과는, 이 모놀리식 CIS 프로세스들에서 광다이오드 품질을 진정으로 최적화하는 것이 가능하지 않다는 것이다; 즉 평균 다크 전류는, 상업적 CCD 생산으로 일상적으로 달성되는 전류에 대략적으로 필적하지만, 다크 전류는 과학적 CCDS에 비교되는 경우 더 크고, 가장 용인될 수 없게는, 결함있는 픽셀들의 수가 몇 자릿수(orders of magnitude) 더 크다는 점이다. 따라서, 통합식 프로세스들의 통합은, 더 민감한 광검출기보다 디지털 로직을 위해 훨씬 더 적합하다. 이 결점은 놀라운 것이 아닌데, 이는, 세계의 반도체 공장들에서 최적화된 CIS 프로세스의 개발을 특히 정당화하는 고품질 센서들에 대한 충분한 생산 요구가 오직 최근에서야 존재하기 때문이다.
최적화된 CMOS 이미지 센서 프로세스를 개발하는 것은 특히, 여전히 훨씬 더 큰 생산 볼륨들을 도출하는 메인스트림 소비자-구동 기술들에 비해 엄청 상이한 요건들을 가질 이미지 센서들에 대해 타겟팅되는 매우 비싼 반도체 프로세스 개발을 요구할 것이지만, 본 발명은 더욱 다루기 쉬운 솔루션을 산출한다.
본 발명은, 광다이오드 품질을 포함하는 픽셀 성능 및 iSoC 집적을 별도로 최적화하도록 최적으로 구성되는 하이브리드 이미징 센서이다. 이미징 SoC들은, 극단적으로 낮은 다크 전류들에서 제로(zero)인 픽셀 결점들을 갖도록 비용 효과적으로 제조될 수 있는 한편, SoC 집적을 수행하기 위해 최신의 이용가능한 기술 노드를 또한 이용한다.
본 발명의 이미지 센서는, 미국 특허 제 6,504,141호 및 6,476,375호에 의해 예시되는 것처럼, 수직 집적을 위한 이머징 기술을 이용함으로써 구성되고, 여기서, 광검출 층은 기본적인 신호 프로세서 층과는 별개이다. 미국 특허 제 6,902,987호의 다이렉트 본드 상호접속 기술과 같은, 3차원 집적 회로(3D-IC)의 수직 본딩을 위한 다른 수단이 이용될 수 있다.
본 발명은, 광다이오드 및 제 1 스테이지 증폭기 모두로부터 손상되지 않은 픽셀 성능을 산출하기 위해, PMOS 기술을 이용하여, 최적화된 광검출 층을 별도로 구성함으로써, 종래 기술에 대해 개선된다. 광검출 층에 제작된 PMOS 트랜지스터들은 딥(deep) 서브미크론 CMOS 프로세스들에서 제작된 PMOS 디바이스들보다 훨씬 우수한 성능을 가져서, 성능을 개선하고 플리커(flicker) 잡음을 잠재적으로 제거한다. 3D-IC에서 다른 회로 블록들에 우수한 PMOS 트랜지스터들을 공급하는 것 및 신호대 잡음비 둘 모두에 대해 성능이 개선된다.
도 7 및 도 8은, 최적화된 PMOS 기술로 달성가능한 판독 잡음 대 표준 CMOS 기술을 비교하고, 여기서 소스 팔로어는, 통상적인 공장 프로세스들에서 쉽게 달성되는 것보다 더 낮은, 즉, 쉽게 이용가능한 것에 비해 매우 양호한 플리커 잡음을 갖는 NMOS로 형성된다. 그렇다고 하더라도, PMOS 글로벌 셔터는 5fF의 감지 커패시턴스에서 1 e-(또는 홀(hole)들)의 판독 잡음을 도출할 수 있다. NMOS 글로벌 셔터 회로는 그 대신 5.5 fF에서 3.5 e-의 판독 잡음을 갖는다. 오랜 기간의 개발을 위해 더욱 중요하게는, PMOS 솔루션은 감지 커패시턴스가 감소될 때 1 e- 훨씬 아래가 되는 한편, NMOS 솔루션은 2 e- 훨씬 위에서 유지된다. 필요한 최대 저장 용량(full well capacity)에 따라, 본 발명은 결과적으로, 최소 10 dB부터 15 dB 초과까지 글로벌 셔터 SNR을 개선할 수 있다. 많은 CIS 프로세스들에 의해 일상적으로 나타나는 NMOS 플리커 잡음을 가정하면, 이러한 이점은 적어도 다른 6 dB만큼 증가한다.
본 발명은, 포토-액티브 층 아래 및 기본적인 신호 저장 층 위에서 광-차단 층을 모두 인에이블함으로써, 결과적 글로벌 셔터 센서들의 셔터 거부 비율을 크게 개선한다. 신호 저장소는 기본적인 CMOS 층에서 완전히 분리된다.
본 발명은 또한, 3D-IC iSOC에 추가적인 기능들을 내장하기 위한 능력을 크게 개선한다. 신호 프로세싱 층은, 포토액티브 층 및 광-차단 상호접속 층 모두의 아래에 형성된다. 신호 프로세싱 층은 거의 임의의 이용가능한 CMOS 기술에서, 심지어 최신 기술 노드에서도 설계될 수 있다.
한편, 신호 프로세싱 층은, 개발 및 생산 비용 모두를 대신 감소시키는 극단적으로 성숙한 기술 노드를 대안적으로 이용하여, 가장 비용 효과적인 CMOS 프로세스에서 대신 생성될 수 있다.
어느 경우든, 다양한 디지털 CMOS 기술들은 또한, 높은 신호 저장 효율을 제공하는 높은 값의 커패시터들, 예컨대 트렌치 커패시터들, 높은 용량의 유전체를 이용하는 대안적인 커패시터들 등의 포함을 가능하게 한다. 결과적으로, 스냅샷 픽셀의 샘플링 커패시터는, 그의 kTC 잡음을 억제하기 위해 가능한 한 큰 커패시턴스로 제조될 수 있다.
따라서, 본 발명은, 현재 이용가능한 기술로 제조되는 메인스트림 CMOS iSoC들로부터 현재 이용불가능한 하기 속성들을 제공하는 글로벌 셔터 3D-IC iSOC이다.
· 거의 없거나 전혀 없는 픽셀 결점들
· 초저잡음 및 100% 필 팩터를 갖는 글로벌 셔터 픽셀
· 160 dB 또는 그 초과의 높은 셔터 거부 비율
· 하이브리드 센서(3DIC) 전반에 걸쳐 이용되는 수직 상호접속 기술을 레버리징함으로써 iSOC 전반에 걸쳐 잠재적으로 그리고 픽셀에서 이용하기 위한 고품질 PMOS 트랜지스터들
본 발명은, 첨부된 도면들과 함께 하기 상세한 설명에 의해 쉽게 이해될 것이고, 도면에서 유사한 참조 부호들은 유사한 구조적 엘리먼트들을 지정한다.
도 1은 본 발명의 일 실시예에 따른 하이브리드 구조의 층들을 도시한다.
도 2는 본 발명의 일 실시예에 따른 하이브리드 구조의 메인 회로 컴포넌트들의 레이아웃을 도시한다.
도 3은, 샘플 및 홀드(sample and hold)를 갖는 액티브 픽셀 회로가 PMOS 층과 CMOS 층 사이에서 어떻게 분할될 수 있는지의 일례를 개략적으로 도시한다.
도 4는, 상관된 더블 샘플링을 갖는 액티브 픽셀 회로가 PMOS 층과 CMOS 층 사이에서 어떻게 분할될 수 있는지의 일례를 개략적으로 도시한다.
도 5는, 용량성 트랜스임피던스 증폭기(CTIA)가 어떤 식으로 글로벌 셔터 및 샘플 및 홀드를 갖는지의 일례를 개략적으로 도시한다.
도 6은, 글로벌 셔터, 샘플 및 홀드, 및 상관된 더블 샘플링을 갖는 용량성 트랜스임피던스 증폭기(CTIA)가 PMOS 층과 CMOS 층 사이에서 어떻게 분할될 수 있는지의 일례를 개략적으로 도시하고, 커패시터는 중간 층에 형성된다.
도 7은, PMOS 소스 팔로어를 갖는 글로벌 셔터 픽셀 회로가 "최적화된" PMOS 플리커 잡음 동작을 나타내는 것을 가정한 판독 잡음 추정치의 Mathcad® 플롯이다.
도 8은, NMOS 소스 팔로어를 갖는 글로벌 셔터 픽셀 회로가 "매우 양호한" NMOS 플리커 잡음 동작을 나타내는 것을 가정한 판독 잡음 추정치의 Mathcad® 플롯이다.
하기 설명은, 이 분야의 임의의 당업자가 본 발명을 실시 및 이용하게 하기 위해 제공되고, 본 발명을 수행하기 위해 본 발명자에 의해 고려되는 최상의 모드들을 기술한다. 그러나, 다양한 변형들은 이 분야의 당업자들에게 쉽게 자명하게 유지될 것이다. 임의의 및 모든 이러한 변형들, 균등물들 및 대안들은, 본 발명의 사상 및 범위 내에 속하는 것으로 의도된다.
본 발명은, 기계적 셔터의 이용을 요구하지 않고 100 dB 초과 및 심지어 160 dB 초과의 SRR을 제공하면서, 종래 기술의 CMOS 이미지 센서들의 제한들을 극복하는 신규한 이미지 센서 구조이다. 더 상세하게는, 본 발명에 따르면, 액티브 픽셀 센서 어레이에 대한 회로 컴포넌트들은 분리되어, 하이브리드 칩 구조로 적어도 2개의 상이한 층들에서 수직으로 배열된다. 최상부 층은 바람직하게는, 저잡음 PMOS 제조 프로세스를 이용하여 제조되고, 각각의 픽셀에 대한 증폭기 회로 및 광다이오드를 포함한다. 바닥 층은 바람직하게는 표준 CMOS 프로세스를 이용하여 제조되고, 신호 프로세싱을 위해 요구되는 임의의 디지털 회로 및 NMOS 픽셀 회로 컴포넌트들을 포함한다.
차세대 이미징 픽셀들에 대해 요구되는 초저잡음 컴포넌트들을 형성하기 위해 최적화된 PMOS 프로세스에서 최상부 층을 형성함으로써, 이미징 센서들 및/또는 디지털 집적 회로들에 대해 구성되는 모놀리식 CMOS 프로세스들을 이용하는 것에 비해 픽셀 성능이 크게 개선된다. 또한, 디지털 회로는 이제, 이미징 회로로부터 물리적으로 그리고 철저하게(philosophically) 분리되기 때문에, 디지털 회로는, 거의 임의의 표준 CMOS 프로세스를 이용하여 그리고 잠재적으로 가장 최근에 이용가능한 기술 노드에서 제조될 수 있다. 많은 집중 투자(pure-play) 반도체 공장들로부터 이용가능한 이러한 표준 CMOS 프로세스들은, 이미지 센서들을 생산하기 위한 것보다 오히려 제조 비용 및 회로 속도를 위해 최적화된다.
반대로, 오늘날의 모놀리식 CMOS 이미지 센서(CIS) 프로세스들은 통상적으로, 최신식 이전의(behind) 적어도 몇 세대들의 기술 노드를 이용하는 디지털 로직을 지원한다. 예를 들어, 몇몇 CIS 프로세스들이 90nm 기술에 의한 디지털 로직을 지원하는 한편, 45nm 디지털 기술은 광범위하게 제조되고 있다.
또한 아주 대조적으로, 제한된 수의 반도체 공장들로부터 이용가능한 CMOS 이미지 센서(CIS) 프로세스들은, 일반적으로 디지털 IC 생산에 대한 계승(heritage)을 갖는 기본적인 집적 회로 프로세스 기술에서 광검출기들을 집적하고; 디지털 회로들에 대한 광범위한 IP 라이브러리 지원을 가능하게 하는 이 트레이드오프는, 가능한 궁극적인 것에 관한 생산에 있어서 산출가능한 광다이오드 품질을 손상시킨다. 셀룰러 폰 시장과 같은 더 낮은 품질의 이미지 제품들이 허용가능한 시장들에 대해 생산을 집중시킴으로써, 또는 지원하는 일렉트로닉스에 상당한 이미지 프로세싱을 추가함으로써, 이러한 구성들(comprises)은 상업적으로 실용적이 되어왔지만, 심지어 가장 싼 CCD(charge coupled device) 제조자들에 의해 산출되는 광검출기 품질은 손상된 CIS 기술에 의해 복제되지 않았다.
현재의 CIS 프로세스들은, 컬러 필터들, 마이크로렌즈들 및 4개 레벨들까지의 금속 층 지지부를 갖는 컬러 이미징 센서들을 제조하기 위해 대략 40 내지 50개의 마스크 단계들을 요구한다. 표준 디지털 CMOS 프로세스 기술은 오직(as few as) 30개의 마스크 층들만을 요구한다. PMOS 트랜지스터들을 갖는 피닝된(pinned) 광다이오드 및 최소 2개의 금속 레벨들을 집적하는 것은, 오직 8 내지 14개의 마스크 층들로부터 제조될 수 있다. 광검출기를 만들기 위해 요구되는 단계들을 넘는 많은 프로세스 단계들에 의해 영향받는 CMOS 디바이스의 광검출기와는 달리, PMOS 디바이스의 광검출기는 원시적 조건(pristine condition)에서 완전히 최적화되고 산출된다.
따라서, 2개의 층들을 적층된 구조로 결합함으로써, 단순화된 최상부 층(및 임의의 중간 층(들))은, CCD-형 광검출기 품질의 생산을 가능하게 하면서, 이와 동시에 하부 층의 완전한 광학적 차폐를 가능하게 하도록 동작한다. 따라서, 결과적 차폐는 기계적 셔터에 대한 요구없이, 원하는 광-생성 전하가 저장되고, 전자-광학적으로 보호되도록 허용한다.
2층 구조는, 낮은 광다이오드 잡음 및 다크 전류 뿐만 아니라, 극단적으로 낮은 플리커 잡음을 가진 저잡음 증폭을 제공하는 글로벌 셔터 픽셀, 매우 높은 불투명도를 갖는 기본적인 광-차단 층, 및 기본적인 CMOS 층에서 글로벌 셔터 동작을 위해 요구되는 샘플-및-홀드 커패시터를 위치시키기 위한 이상적인 장소를 수직으로 집적하는데 이상적인 3층 헤테로 구조(Heterostructure)를 효과적으로 형성한다. 커패시터가 표준 디지털 프로세스 기술에서 형성되기 때문에, 트렌치 커패시터들 및 대안적인 고 유전율 유전체를 포함하는 대안적인 고 커패시턴스 프로세스 모듈들이 이용가능하다.
결과적으로, 2개의 반도체 층들을 적층된 구조로 결합하고, 하부 층의 완전한 광학적 차폐를 가능하게 하고, 초저잡음 회로 및 광다이오드 층을 끊김없이 집적하고, 또한 픽셀 회로를 위한 실제 면적(real estate)을 2배까지 인에이블함으로써, 본 발명은 최소의 성능 손상으로 글로벌 셔터 모드에서 픽셀 동작을 용이하게 한다. 동작적으로, 상부 층의 제 1 저장 사이트(site)는 전자적 셔터에 의해 정의되는 동적 신 컨텐츠를 저장한다. 하부 층에 위치되는 제 2 저장 사이트는, 동적 저장 노드로부터, 보호된 저장 노드로 전송되는 "스냅샷" 데이터를 핸들링하며, 동적 저장 노드 및 보호된 저장 노드 둘 모두는 새로운 아키텍쳐에 의해 광검출기로부터 광학적으로 그리고 전기적으로 분리된다.
동일한 스냅샷 시기를 위해 전체 센서의 각각의 픽셀에서 스냅샷 이미지를 동시에 캡쳐하기 위한 특정한 수단은 또한 글로벌 셔터 픽셀로 공지되어 있다. 모놀리식 CIS 프로세스 기술들에서 집적된 글로벌 셔터 픽셀들은, 악화된 SNR을 초래하는 과도한 잡음, 비교적 열악한 SRR(이는, 다른 점에서는, 스냅샷 저장 노드를 광학적 및 전기적 모두로 분리시키는 것이 거의 불가능하기 때문임), 및 이용가능한 영역에서 많은 회로 엘리먼트들에 기인한 너무 큰 픽셀 피치를 겪는다.
본 개념의 특정한 실시예가 도 1에 도시된다. 이 도면에서, 표준 CMOS에서 가능한 것보다 일반적으로 더 적은 픽셀 결점들을 갖는 고품질 광다이오드들을 형성하기 위해, 최상부 웨이퍼(1)는 저잡음 PMOS 프로세스를 이용하여 제조된다. 이 웨이퍼(1)는 또한 더 적은 마스크들을 요구하고, 따라서 비교적 적은 비용을 갖는다.
도 1의 상부 층인 PMOS 층은, 그의 후면으로부터 조명되는데, 이는, PMOS 회로 및 포토다이오드 층을 제 2 CMOS 층에 직접 접속시키기 위해, PMOS 층이 플립 오버되었기 때문이다. 생산 시에, 최상부 층은 50 내지 5 미크론까지 씨닝된 프리- 또는 포스트-상호접속부이고, 가시적 스펙트럼 전반에 걸쳐 광-캐리어 흡수를 최대화하기 위해 후속적으로 패시베이션된다. 이러한 씨닝은 현재, 예를 들어, SOI 또는 SIMOX 웨이퍼들과 같은 희생 기판 상에 PMOS 층을 제조함으로써, 또는 CMP(Chemical Mechanical Planarization) 또는 백그라인딩을 통해 전체 센서 기판을 기계적으로 제거함으로써 수행된다.
하부 층(2) 또는 층들은 표준 CMOS 프로세싱을 이용하여 형성될 수 있고, 이것은, 본 CMOS 이미지 센서(CIS) 기술보다 더 적은 비용으로 저전력 디지털 회로를 지원하는 이점을 갖는다. 또한, 표준 CMOS 웨이퍼는 다수의 금속 층들을 포함할 것이기 때문에, 이것은, 기계적 셔터에 대한 요구없이, 전하 저장 엘리먼트들의 향상된 광학적 차폐를 제공한다. 다른 이점은, 센서 설계자에게 현재 이용가능한 추가적인 실제 면적으로, CMOS 층(2)에 더 높은 값의 커패시터들이 형성될 수 있어서, 전체 센서 성능을 추가로 개선한다는 점이다.
웨이퍼들은, WoW(Wafer on Wafer) 패키징 기술을 이용하여 함께 본딩될 수 있어서, 적층된 또는 3차원 하이브리드 이미지 센서를 도출하고, 최상부 PMOS 웨이퍼(1)는 WoW 상호접속 층(3)을 통해 하부 CMOS 웨이퍼(2)에 본딩된다. 또한, 이미지 센서 회로는 이제, 적어도 2개의 층들로 분할되기 때문에, 칩의 전체 표면적이 감소될 수 있어서, 각각의 층에 대한 더 작은 다이 사이즈를 도출한다.
더 상세한 선호되는 실시예가 도 2에 도시된다. 이 도면은, 배경에서 본 발명의 실시예의 단면도(10)를 도시하고, 다양한 피쳐들 또는 센서가 실시예의 상면도(20)에 어떻게 맵핑되는지를 도시한다. 도시된 바와 같이, 최상부 층(12)의 최상부의 중심(122)에서, 피닝된 광다이오드들 및 PMOS 소스 팔로어 증폭기들의 픽셀 어레이가 형성된다. PMOS에 광다이오드들 및 증폭기 회로들을 제조하는 것은, 종래의 CMOS 센서들에 비해 더 낮은 잡음 플로어(1e- 대 3e-) 및 더 낮은 다크 전류들을 도출한다. 마이크로렌즈들 및 컬러 필터들(121)의 매트릭스가 픽셀 어레이(122)에 오버레잉된다. 이 분야에서 공지된 바와 같은 광학 "블랙" 픽셀들은 픽셀 어레이의 엣지를 따라 형성될 수 있다.
픽셀 어레이(122)의 주변부 둘레에, 아날로그-디지털 변환기들(ADC들) 및 컬럼 버퍼들(Column Buffers)(123, 124)의 PMOS 부분들이 형성될 수 있다. ADC들을 PMOS 층과 CMOS 층 사이에서 분할함으로써 얻어지는 큰 성능 이점이 존재한다. 표준 CMOS 이미저에서, ADC들은 일반적으로 10 비트 분해능으로 제한된다. 이는, NMOS가 1/f 잡음 및 임계 전압 매칭을 제한하고, 이것이 더 높은 플리커 잡음 및 더 낮은 분해능을 초래하는 사실에 기인한다. 그러나, PMOS에 있어서, 더 적은 에러 정정이 요구되도록 훨씬 더 낮은 1/f 잡음이 존재하여, 16비트까지의 분해능을 도출한다. 또한, 더 높은 기본 분해능을 가능하게 하기 위해 훨씬 더 양호한 임계 전압 매칭이 존재한다.
PMOS 층에서 컬럼 버퍼의 적어도 일부를 형성하는 것은 또한 연관된 판독 잡음을 낮춘다. 더 낮은 판독 잡음으로, 블랙 클램프 기능은 더 효율적이 된다. 또한, 회로 설계자는, 감소된 잡음 레벨에 기인하여, 이득 및 프레임 레이트를 증가시키도록 선택할 수 있다. 이러한 높은 품질의 P-FET들로, 간단한 인버터가 100 또는 그 초과의 이득을 제공할 수 있는 한편, 캐스코드 증폭기 구성으로, 이득은 10,000 또는 그 초과일 수 있다. 표준 딥 서브미크론 기술에서 이용가능한 P-FET들은 인버터 앰프들을 도출하고, 인버터 앰프들의 오픈 루프 이득들은 대략적으로 잘해야(at best) 한 자릿수(single digits)이다.
더 낮은 잡음 PMOS 층으로부터 얻어지는 ADC 성능에서의 개선으로, ADC 전력은 10의 팩터까지만큼 감소될 수 있고, 여전히 12 - 14 비트 분해능을 생성한다.
표준 CMOS 층(18)에서, 트렌치 커패시터들 및 NMOS FET들은 최상부 층(12)의 픽셀 어레이 섹션(122) 아래의 영역(181)에서 형성된다. 트렌치 커패시터들은 비교적 큰 사이즈를 가질 수 있고, 이들은 금속 층(들)에 의해 차폐되기 때문에, 저장된 전하는 최상부 층(12)의 픽셀 엘리먼트들 상에 영향을 주는 광에 의해 영향받지 않는다. 많은 종래의 CMOS 이미지 센서 설계들에서, 이용된 커패시터들은 실제로 P/N 접합들로서 형성되고, "실제" 커패시터들이 아니다. 본 아키텍쳐는 실제 커패시터들을 만들기 위한 단순한 방식을 제공하고, 이는, 센서 성능을 추가로 개선할 수 있다. 이것은, 외부의 기계적 셔터를 요구하지 않으면서, 큰 SRR (> 160 dB)을 갖는 이미지 센서가 제조되도록 허용한다.
ADC들 및 컬럼 버퍼들의 NMOS 부분들은, 최상부 층(12)의 PMOS ADC 및 컬럼 버퍼 영역들(123, 124) 아래에서, CMOS 층(18)의 주변(183, 184) 상에 위치된다. 최상부 층(12) 및 CMOS 층(18)은 WoW(Wafer on Wafer) 본딩 프로세스를 이용하여 함께 본딩된다. 메인 어레이 섹션들(122, 181) 및 주변 섹션들(123, 124, 183, 184)은 WoW 본딩 층(14)을 관통하는 비아들에 의해 접속된다.
NMOS 컴포넌트들을 광으로부터 차폐시키기 위해, 차단 층(16)은 바람직하게는, 최상부 층과 바닥 층 사이에 위치된다. 이 층은 물리적으로 별개의 층일 수 있거나, 각각의 층의 일부로서 형성될 수 있다. 또한, 커패시터들은 자체 차단 층으로 형성될 수 있어서, 설계 레이아웃 및 성능 유연성을 제공한다.
추가적으로, 이미지 센서는 디지털 회로 링(182, 185)(즉, 픽셀 어레이를 둘러싸는 디지털 "뉘르부르크링(Nurburgring)" 또는 타원형 레이스트랙)를 포함한다. 상면도(20)에서 볼 수 있는 바와 같이, 디지털 회로 링은 센서 칩의 전체 주변 둘레로 연장할 수 있고, 픽셀 어레이의 출력을 프로세싱하기 위해 디지털 신호 프로세싱 회로를 포함한다. 이 설계의 이점은, 이것이, 열 발생 로직 회로들을 칩 엣지에 배치하여, 픽셀 어레이 내의 센서 온도를 현저하게 감소시킬 수 있다는 점이다.
따라서, 본 아키텍쳐는, PMOS가 우수한 광다이오드들 및 픽셀 증폭기들을 형성하는 iSoC(Image sensor System on a Chip)가 구성되도록 허용하는 한편, 백-엔드 프로세싱 회로들에 대한 CMOS의 비용 및 성능 이점들을 여전히 제공한다. 하부 층에 전하 저장 커패시터들이 배치될 수 있기 때문에, 외부의 기계적 셔터에 대한 요구없이, 센서는 신호 저장 엘리먼트들의 광학적 차폐를 추가로 제공한다.
도 3 내지 도 6은, 상이한 액티브 픽셀 회로들에 대해, 다양한 픽셀 컴포넌트들이 PMOS 및 CMOS 층들 사이에서 어떻게 분할될 수 있는지를 개략적으로 도시한다. 도 3은, 소스 팔로어 증폭기를 이용하는 "4T" 액티브 픽셀 회로 및 피닝된 광다이오드(파선의 좌측의 컴포넌트들)는 PMOS 층에 형성되고, 샘플 및 홀드(S/H) 회로(파선의 우측의 컴포넌트들)는 CMOS 층에 형성된, NMOS 디바이스들인 실시예를 도시한다. 이 구조는 실제 잡음 플로어를 현재의 CMOS 설계들의 3 e-로부터 1 e- 미만까지 감소시킬 수 있다.
도 4는, 픽셀 회로의 실시예가 상관된 더블 샘플링(CDS)을 갖는 것을 도시한다. 또한, 피닝된 광다이오드 및 소스 팔로어 컴포넌트들은 PMOS 층에 형성되고, CDS 회로(파선의 우측의 컴포넌트들)는 NMOS FET들을 갖는 CMOS 층에 형성된다. 이 실시예는, 패스 커패시터가, 예를 들어, 광-차단 금속 층들의 MIM 커패시터로서 CMOS 디바이스에 또는 상호접속 층에 의해 형성되는 것을 가능하게 한다. 예를 들어, 미국 특허 제 6,902,987호의 다이렉트 본드 상호접속 기술은 통상적으로, 옴 접촉(ohmic contact)을 초래하는 한편, 이 분야의 당업자는, 수직 상호접속 프로세스가 유전체 갭들을 남기도록 변형될 수 있어서, 이 특정한 실시예에 대해 필요한 타입의 인시츄(in situ) 커패시터들을 형성함을 인식한다.
도 5는, 글로벌 셔터 샘플 및 홀드 회로를 갖는 용량성 트랜스임피던스 증폭기(CTIA)의 픽셀 회로의 개략도이다. 피닝된 광다이오드 및 PMOS FET들(파선의 좌측의 컴포넌트들)은 PMOS 층에 위치되고, NMOS 컴포넌트들은 CMOS 층에 위치된다.
도 6은, CDS, 및 글로벌 셔터 샘플 및 홀드 회로를 갖는 용량성 트랜스임피던스 증폭기(CTIA)의 픽셀 회로의 대안적 실시예를 도시한다. 이 실시예에서, 피닝된 광다이오드 및 지지 PMOS 트랜지스터들은 PMOS 층에 형성된다. 그러나, CDS 커패시터(61)는 도 2의 금속 차단 층과 같은 중간 층에 형성되고, 나머지 컴포넌트들은 CMOS 층에 형성된다. 이 구성은, 다른 층들의 설계에 영향을 미치지 않고, 매우 큰 커패시터들이 중간 층에 형성되도록 허용한다.
본 설계 개념은 또한 CMOS 이미지 센서 아키텍쳐 상의 CMOS에 적용될 수 있다. 최상부 층은 PMOS 대신에 CMOS에 형성될 수 있다. 이것은, 더 높은 잡음 레벨들을 초래할 것이지만, 전하 저장 엘리먼트들이 여전히 차폐될 것이기 때문에, 모든 전자적 셔터의 이점들을 여전히 제공할 것이다. 또한, 이 구성은 매우 작은 센서들을 개발하는데 이용될 수 있는데, 이것은, 주변 일렉트로닉스가 하부 층에 단지 쉽게 매립될 수 있기 때문이다. 대안적으로, 최상부 층에서 CMOS를 이용하는 것은, 신 컨텐츠에 대한 깊이 정보를 전달하기 위한 이동 시간(time-of-flight) 센서들과 같은 많은 이머징 애플리케이션들에 대해 더 정교한 회로들의 집적을 가능하게 한다.
본 명세서에서 설명되는 고유의 이미지 센서 아키텍쳐는 종래의 CMOS 이미지 센서들에 비해 많은 이점들을 제공한다. 구체적으로, 이미지 센서는 100 db를 초과하는 그리고 심지어 160 dB를 초과하는 SNR을 갖도록 형성될 수 있다. 차단 층 아래에서 신호 저장 커패시터들을 광학적으로 차폐함으로써, 센서는, 외부의 기계적 셔터에 대한 요구없이 "글로벌 셔터" 동작을 제공할 수 있다. 이것은, 디지털 스틸 카메라들을 설계하는 것과 연관된 비용들을 감소시킬 수 있다.
이 분야의 당업자들은, 방금 설명된 선호되는 실시예들의 다양한 적응들 및 변형들이 본 발명의 범위 및 사상을 벗어남이 없이 구성될 수 있음을 인식할 것이다. 따라서, 첨부된 청구항들의 범위 내에서, 본 발명은 본 명세서에서 구체적으로 설명된 것 이외로 실시될 수 있음을 이해해야 한다.

Claims (23)

  1. 이미지 센서로서,
    광다이오드 픽셀 엘리먼트들의 어레이를 포함하는 제 1 회로 층; 및
    지원하는 픽셀 회로를 포함하는 제 2 회로 층을 포함하고,
    상기 제 2 층은 상기 제 1 층 아래에 장착되고, 상기 광다이오드 픽셀 엘리먼트들은 상기 지원하는 픽셀 회로에 접속되는,
    이미지 센서.
  2. 제 1 항에 있어서,
    상기 제 1 회로 층은 PMOS 층인, 이미지 센서.
  3. 제 2 항에 있어서,
    상기 제 2 회로 층은 CMOS 층인, 이미지 센서.
  4. 제 3 항에 있어서,
    상기 제 1 회로 층과 상기 제 2 회로 층 사이에 차단 층을 더 포함하는, 이미지 센서.
  5. 제 3 항에 있어서,
    상기 제 1 회로 층 및 상기 제 2 회로 층은 WoW(Wafer on Wafer) 본딩으로 접속되는, 이미지 센서.
  6. 제 4 항에 있어서,
    상기 차단 층은, 상기 제 1 회로 층 및 상기 제 2 회로 층에 전기적으로 접속된 커패시터들을 포함하는, 이미지 센서.
  7. 제 4 항에 있어서,
    상기 제 2 회로 층은, 상기 차단 층에 의해 광학적으로 차폐되는 신호 저장 커패시터들을 포함하는, 이미지 센서.
  8. 제 1 항에 있어서,
    상기 제 1 회로 층은 CMOS 층인, 이미지 센서.
  9. 이미지 센서로서,
    픽셀 엘리먼트들의 어레이를 포함하는 PMOS 회로 층―각각의 픽셀 엘리먼트는, 피닝된 광다이오드, 및 P-FET 트랜지스터들을 포함하는 증폭기를 포함함―;
    N-FET 트랜지스터들을 포함하는 지원하는 픽셀 회로를 포함하는 CMOS 층을 포함하고,
    PMOS 층의 각각의 픽셀 엘리먼트는 상기 CMOS 층의 지원하는 픽셀 회로에 접속되는,
    이미지 센서.
  10. 제 9 항에 있어서,
    상기 PMOS 층과 상기 CMOS 층 사이에 형성되는 차단 층을 더 포함하는, 이미지 센서.
  11. 제 10 항에 있어서,
    상기 CMOS 층의 상기 지원하는 픽셀 회로는 각각의 픽셀에 대한 신호 저장 커패시터를 포함하고, 각각의 신호 저장 커패시터는 상기 차단 층에 의해 광학적으로 차폐되는, 이미지 센서.
  12. 제 10 항에 있어서,
    상기 차단 층은 복수의 커패시터들을 포함하고, 커패시터는, 상기 PMOS 층의 픽셀 엘리먼트 및 상기 CMOS 층의 지원하는 픽셀 회로에 전기적으로 접속되는, 이미지 센서.
  13. 제 10 항에 있어서,
    상기 차단 층은, 상기 PMOS 또는 CMOS 층 중 하나의 일부로서 형성되는 금속 층인, 이미지 센서.
  14. 제 10 항에 있어서,
    상기 차단 층은, 상기 PMOS 층 및 상기 CMOS 층 모두에서 부분적으로 형성되는 금속 층인, 이미지 센서.
  15. 제 11 항에 있어서,
    상기 CMOS 층은, 상기 CMOS 층의 주변을 따라 형성되는 디지털 회로를 더 포함하는, 이미지 센서.
  16. 제 11 항에 있어서,
    상기 PMOS 회로 층은, P-FET들을 포함하는 아날로그-디지털 변환기(ADC) 회로 부분들을 더 포함하는, 이미지 센서.
  17. 제 16 항에 있어서,
    상기 PMOS 회로 층은, P-FET들을 포함하는 컬럼 버퍼(Column Buffer) 회로 부분들을 더 포함하는, 이미지 센서.
  18. 제 17 항에 있어서,
    상기 CMOS 회로 층은, 상기 PMOS 층의 대응하는 ADC 회로 부분들에 접속된 N-FET들을 포함하는 아날로그-디지털 변환기(ADC) 회로 부분들을 더 포함하는, 이미지 센서.
  19. 제 18 항에 있어서,
    상기 CMOS 회로 층은, 상기 PMOS 층의 대응하는 컬럼 버퍼 회로 부분들에 접속된 N-FET들을 포함하는 컬럼 버퍼 회로 부분들을 더 포함하는, 이미지 센서.
  20. 제 19 항에 있어서,
    상기 CMOS 층은, 상기 CMOS 층의 주변을 따라 형성된 디지털 회로를 더 포함하는, 이미지 센서.
  21. 제 20 항에 있어서,
    상기 층들은 WoW(Wafer on Wafer) 본딩을 이용하여 본딩되는, 이미지 센서.
  22. 이미지 센서로서,
    피닝된 광다이오드 픽셀 엘리먼트들의 어레이를 포함하는 PMOS 회로 층 ―픽셀 어레이는 기계적 셔터를 요구하지 않고 전자적 글로벌 셔터를 이용하여 트리거링됨―; 및
    지원하는 픽셀 회로를 포함하는 CMOS 회로 층을 포함하고,
    상기 CMOS 회로 층은 상기 PMOS 회로 층 아래에 형성되고, 상기 PMOS 층 또는 임의의 중간 층들에 의해 광학적으로 차폐되는 커패시터들을 포함하는,
    이미지 센서.
  23. 이미지 센서로서,
    PMOS 회로 층; 및
    지원하는 픽셀 회로를 포함하는 CMOS 회로 층을 포함하고,
    상기 PMOS 회로 층은,
    픽셀 엘리먼트들의 어레이 ―각각의 픽셀 엘리먼트는, 피닝된 다이오드; 및 P-FET 트랜지스터들을 포함하는 증폭기를 포함함―;
    P-FET들을 포함하는 아날로그-디지털 변환기(ADC) 회로 부분들; 및
    P-FET들을 포함하는 컬럼 버퍼 회로 부분들을 포함하고,
    상기 ADC 및 컬럼 버퍼 회로 부분들은 상기 픽셀 엘리먼트들의 어레이 둘레의 링에 형성되고,
    상기 지원하는 픽셀 회로는,
    상기 PMOS 회로 층의 대응하는 픽셀 회로에 접속되는 N-FET들을 포함하는 픽셀 회로;
    상기 PMOS 회로 층의 대응하는 ADC 회로 부분들에 접속되는 N-FET들을 포함하는 아날로그-디지털 변환기(ADC) 회로 부분들; 및
    상기 PMOS 회로 층의 대응하는 컬럼 버퍼 회로 부분들에 접속되는 N-FET들을 포함하는 컬럼 버퍼 회로 부분들을 포함하고,
    상기 픽셀 엘리먼트들의 어레이는 기계적 셔터를 요구하지 않고 전자적 글로벌 셔터를 이용하여 트리거되는,
    이미지 센서.
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