CN112243536A - 用3d-ic技术制造的基于事件的视觉传感器 - Google Patents

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Abstract

使用一种先进的堆叠技术制造基于事件的视觉传感器，这种技术被称为三维集成电路，其堆叠更多的晶片(或管芯)并将它们垂直互连。然后，传感器的电子集成电路分布在两个或多个电连接的管芯之间。

Description

用3D-IC技术制造的基于事件的视觉传感器
相关申请
本申请根据35USC 119(e)要求2018年3月14日提交的美国临时申请号62/642,838的权益，该申请的全部内容通过引用结合于此。
背景技术
基于事件的像素阵列(也称为动态视觉传感器(DVS))的设计中的一个重要参数是量子效率(QE)，即响应于光信号而产生的电子数与该光信号的光子数之比。该参数直接取决于填充因子(FF)，即光敏装置暴露于光的面积与集成电路暴露于光的所有面积之比。
由于使用硅平面工艺实现如今基于事件的视觉传感器，因此暴露于光下的区域必须在光敏装置和形成像素电路的其他半导体装置之间共享。这种方法有两个主要缺点：光敏装置的面积有限，不打算暴露于光的电路可能由于这种辐射暴露而使其性能下降。
发明内容
本发明的主要目的是通过在基于事件的视觉传感器的制造中使用被称为三维集成电路的先进堆叠技术来减轻这两个问题，该技术堆叠更多的晶片(或管芯)并将它们垂直互连。
存在许多动机，包括：
增加FF；
不需要/不得接收光的屏蔽电路；并且
像素的不同组件具有不同的要求，通过在不同的IC工艺中实现它们可以最好地满足这些要求(光敏装置甚至在理论上可以用非硅基技术制造，例如，GaAs)。
通常，根据一个方面，本发明的特征在于基于事件的视觉传感器(EBVS)，包括垂直连接的堆叠管芯。因此，像素阵列的每个像素的光敏装置可以位于暴露于照明的管芯中，而对光捕获无用的其它装置可以位于其它晶片或管芯中。
优选地，管芯之间的像素阵列的每个像素至少有一个连接件。
通常，像素阵列的每个像素的光电二极管在第一管芯中，且像素阵列的每个像素的相应事件检测器在第二管芯中，并且第一管芯和第二管芯之间的互连件将光电二极管连接到相应事件检测器。
该方法可用于正面照明架构或背面照明架构。
此外，像素阵列的每个像素的感光电路有多种不同的实现方式。例如，可以位于第二管芯上，或者在第一管芯中，或者分布在第一管芯和第二管芯之间。
可以在第一管芯中添加额外放大级。
通常在第一晶片或管芯中使用n-FET晶体管，并且在第二管芯中使用n-FET晶体管和p-FET晶体管两者。
此外，第一管芯和第二管芯上的晶体管之间的晶体管特性可以不同，包括不同的栅极氧化物厚度或不同的注入物。
通常，根据一个方面，本发明的特征在于一种制造基于事件的视觉传感器的方法。通常，该方法包括在不同的晶片或管芯中制造像素阵列的每个像素的不同装置，并且然后堆叠晶片或管芯。
如本文所使用的，“管芯”是一块或一部分半导体晶片，通常呈矩形，例如，芯片。在本文中，这块半导体晶片包括集成电路装置实例的一部分，例如，基于事件的视觉传感器。提及晶片或管芯是基于不同制造方法的可能性。在切割成管芯之前，可以在晶片级执行堆叠。或者，可以在单独的管芯已经从晶片上切掉或切割之后在单独的管芯上执行堆叠。因此，制造过程产生的最终装置是一堆管芯。
该方法然后将包括例如使用Cu-Cu连接件来连接每个像素。
在一个实施方式中，该方法还包括在第一晶片或管芯中制造像素阵列的每个像素的光电二极管以及在第二晶片或管芯中制造像素阵列的每个像素的相应事件检测器。
现在将参照附图更具体地描述本发明的上述和其他特征，包括各种新颖的构造细节和部件组合以及其他优点，并在权利要求中指出。应当理解，体现本发明的特定方法和装置是以说明的方式示出的，而不是对本发明的限制。在不脱离本发明的范围的情况下，本发明的原理和特征可以在各种各样的实施方式中使用。
附图说明
在附图中，在不同的视图中，参考符号表示相同的部分。附图不一定按比例绘制；相反，重点放在说明本发明的原理上。在图中：
图1：电路图，示出了例如根据PCT/IB2017/058526和美国公开号2018/0191972的基于事件的图像传感器的现有技术(SOA)的像素实现；
图2A至图2C：基于SOA事件的图像传感器：实现该传感器的单个晶片(图2A和图2B中的部分垂直截面，图2C中的部分俯视图)；图2A指的是正面照明(FSI)应用；图2B指的是背面照明(BSI)应用；
图3A至图3D：两(2)个堆叠的晶片的局部垂直截面，示出了切割晶片之前的优选实施方式(图3A)；聚焦在一个像素上的部分垂直截面，示出了背面照明(BSI)的顶部晶片，仅具有光电二极管(PD)和每个像素到底部晶片的单个连接件(图3B)；框图(图3C)和电路图(图3D)，示出了像素前端电路的细节以及如何设置在晶片/管芯之间；
图4A至图4B：两(2)个堆叠晶片的部分垂直截面，示出了一个替代实施方式，其中，顶部晶片还包含前端电路的两个晶体管(图4A)；电路图，示出了像素前端电路的细节及如何设置在晶片/管芯之间(图4B)；
图5A至图5D：两(2)个堆叠晶片的部分垂直截面，示出了顶部晶片中的整个前端，最终包括源极跟随器级(图5A)；聚焦在一个像素上的部分垂直截面，示出了来自第一晶片的输出如何直接连接到底部晶片上的事件检测器的MIM(金属-绝缘体-金属)电容器的一个板(其位于两个最上面的金属之间)，这在简化的垂直截面中示出，其包括两个堆叠晶片的硅工艺层的细节(图5B)；还描绘了两个电路图(图5C和图5D)，示出了像素前端电路细节；
图6A至图6B：示出了替代像素前端电路的电路图，具有改善性能的额外p-FET晶体管(图6A)；电路图(图6B)，示出了晶片/管芯之间分离；
图7A至图7C：示出了像素前端电路的变化的三个电路图，其中，每个像素中需要多个Cu-Cu连接件；图7A是优选的；在图7B和图7C中，示出了如何将电路元件设置在晶片/管芯之间，使得顶部晶片不包含p-FET装置，示出了在这种情况下每个像素如何需要两个以上的跨晶片(或管芯)连接件。
具体实施方式
现在将在下文中参考附图更全面地描述本发明，其中，示出了本发明的说明性实施方式。然而，本发明可以以许多不同的形式实施，并且不应该被解释为局限于此处阐述的实施方式；相反，提供这些实施方式，使本公开全面和完整，并将本发明的范围完全传达给本领域技术人员。
如本文所用，术语“和/或”包括一个或多个相关列出项目的任何和所有组合。此外，单数形式和冠词“一”、“一个”和“该”也旨在包括复数形式，除非另有明确说明。将进一步理解的是，当在本说明书中使用时，术语包括(includes、including)和/或包含(comprises、comprising)指定存在所述特征、整数、步骤、操作、元件和/或组件，但是不排除存在或添加一个或多个其他特征、整数、步骤、操作、元件、组件和/或其组。此外，应当理解，当包括组件或子系统的元件被称为和/或被示为连接或耦合到另一元件时，可以直接连接或耦合到另一元件，或者可以存在中间元件。
除非另有定义，本文使用的所有术语(包括技术和科学术语)具有与本发明所属领域的普通技术人员通常理解的相同的含义。还应当理解，在常用词典中定义的那些术语应当被解释为具有与它们在相关领域的上下文中的含义一致的含义，除非在此明确定义，否则不会被解释为理想化或过于正式的含义。
定义
基于事件的像素阵列(EBPA)是包含光敏装置的像素阵列；这些像素在空间和/或时间上彼此独立，根据它们接收的光辐射产生离散化数据。
基于事件的视觉传感器(EBVS)是一种输出从EBPA提取和/或阐述的数据的传感器。
填充因子(FF)定义为像素面积与该像素中呈现的光敏装置面积之比。它是一种测量方法，用于测量撞击传感器表面的总光辐射中有多少能被传感器有效捕获。
量子效率(QE)被定义为撞击光敏传感器表面的光子数与作为响应产生并转换成电信号的电子数之间的比率。
3D IC：三维集成电路的缩写；这是一种通过堆叠硅晶片或管芯并将它们垂直互连来制造集成电路的技术。
正面照明(FSI)：实现为集成电路(IC)的图像传感器类型，使得从管芯的顶部照明，管芯的顶部是实现平面工艺的层的一侧；所有的装置和金属布线连同光敏装置都接收直接的光辐射。
背面照明(BSI)：实现为IC的图像传感器类型，使得从管芯的底部(即衬底的一侧)照明；装置和金属布线不接收直接光辐射，而是仅通过衬底接收。
现有技术
基于事件的视觉传感器的示例见例如PCT/IB2017/058526或US7728269B2或美国公开号2018/0191972。
图1中示出了EBVS的EBPA的像素架构的示例，其将在本文档中用作参考。取自PCT/IB2017/058526和美国公开号2018/0191972，其全文通过引用结合于此。然而，所提出的发明中的核心概念实际上可以应用于实现为IC的任何基于事件的视觉传感器，而不依赖于所使用的任何特定像素结构。
像素电路的主要组件列举如下。
1、感光模块。如图所示，像素电路100包含：光电二极管PD或其他光电传感器，以测量入射光并将光强度转换为电流Iphoto；感光电路PRC，用于根据光强度产生感光信号Vpr；以及存储电容器C1，用于存储过去的感光信号。光电传感器PD和感光电路PRC构成感光模块PR。
2、存储电容器C1：接收感光信号Vpr，使得电容器的第一极板携带电荷，该电荷响应于感光信号Vpr，并且从而响应于光传感器PD接收的光，并且是事件检测器ED的一部分。存储电容器C1的第二极板连接到A1的比较器节点(反相输入)。因此，比较器节点的电压Vdiff随着感光信号Vpr的变化而变化。
3、比较器A1：这是一种将当前感光信号Vpr和过去感光信号之间的差异与阈值进行比较的方法，并且是事件检测器ED的一部分。该比较器A1可以在每个像素中，或者在像素的子集(例如，一列)之间共享。在优选实施方式中，比较器将集成到像素中，每个像素具有专用的比较器A1。
4、存储器：存储器50存储基于来自控制器60的采样信号的比较器输出，并且是事件检测器ED的一部分。存储器可以是采样电路(例如，开关和寄生或显式电容器)或数字存储电路(锁存器或触发器)。在一个实施方式中，存储器将是采样电路，并且每个像素将具有两个存储器。
5、条件复位电路R1：复位条件是存储的比较器输出的状态和由控制器60施加的复位信号的组合，并且是事件检测器ED的一部分。
6、外围电路组件：比较器A1和存储器50可以位于像素中或者外围电路中(在像素电路之外)。
外围电路包含控制器60，该控制器60向比较器A1施加阈值信号，向存储器50发送控制信号，并选择条件复位电路R1变为有效的时间。
外围电路还可以包含读出电路，该读出电路读取存储器50的内容，确定给定像素的光强度是否已经增加、减少或不变，并将输出(根据当前存储器值计算)发送到处理器。
更详细地说，比较器断定光是否增加和/或减少。对于“关”事件：如果Vdiff低于阈值Voff(在Vb上)，则比较器输出为高，该电平存储在存储器中。这意味着检测到下降。如果Vdiff不低于阈值，则比较器输出为低：未检测到下降。
唯一的困难是，对于“开”事件，低比较器输出意味着增加，而高意味着没有变化；但是对于“关”事件，高比较器输出意味着减少，而低表示没有变化。
因此，读出必须知道存储器内容和应用了哪个阈值。
像素电路100和控制器60如下操作。
由光电传感器PD接收的光强度的变化将转化为感光信号Vpr的变化。当复位电路R1不导通时，Vpr的变化也将反映在比较器A1的反相输入端(-)的比较器节点处的电压Vdiff中。这是因为存储电容器C1两端的电压保持恒定。
在由控制器60选择的时间处，比较器A1将存储电容器C1的第二端子处的比较器节点处的电压(Vdiff)与施加到比较器A1的非反相输入端(+)的阈值电压Vb(来自控制器)进行比较。
控制器60操作存储器50，来存储比较器输出Vcomp。如图所示，存储器50通常被实现为像素电路100的一部分。然而，在其他实施方式中，存储器50被实现为列逻辑电路(外围电路，像素阵列的每列一个外围电路)的一部分。
如果保存在存储器50中的所存储的比较器输出的状态指示光强度AND的变化，则来自控制器60的全局复位信号GlobalReset信号有效，条件复位电路R1导通。在此处，AND表示逻辑AND运算符。当条件复位电路R1处于导通状态时，比较器A1的反相输入端的比较器节点处的电压(Vdiff)复位到已知电平。因此，将当前感光信号Vpr存储在存储电容器C1上。
到目前为止，如图1所示的具有像素EBPA的这些EBVS已经被制造成在单个晶片上使用硅平面工艺的集成电路。利用这种技术，半导体装置(例如，MOS晶体管、二极管和光电二极管、多晶硅电阻器等)只能设置在单层上，它们不能垂直堆叠。
以这种方式，像素100的面积必须在光敏装置(例如，PD)和电路的其余部分之间共享，如在示出正面照明结构的图2A和示出背面照明结构的图2B中所见，尤其是在示出平面图的图2C中。这意味着光电检测器PD不能使用所有照射到表面的光。即使可以通过使用一层微透镜来缓解这个问题，传感器表面的某个部分总是会吸收光辐射，而不会将其转换成有用的电信号。
此外，照射到非光敏装置上的光可能具有不期望的效果，因为这些装置的一些特性可能被照射到它们上的光改变。例如，MOS晶体管通常包含一些半导体p-n结，可以捕获光生载流子并产生不需要的信号作为响应。
一种更先进的工艺技术称为背面照明(BSI)，通过将晶片或管芯的背面(硅衬底的一侧)暴露于光，允许改善可用区域的使用。以这种方式，布线金属连接件就有了更多的自由，可以放置在像素中的光敏装置上，而在正面照明(FSI)技术中，光敏装置必须暴露在朝向晶片顶部的光下，因此没有金属可以放置在光敏装置的顶部，以使捕获的光最大化。所提出的发明给出了优于在单个晶片或管芯上实现的BSI和FSI方法的优点。
众所周知，基于事件的视觉传感器基于像素阵列，像素阵列响应于照射它们的光而产生数据，每个像素在空间和/或时间上独立于其他像素。
这些像素中的每一个包含在光敏部分(例如，光电二极管PD)和非光敏部分(例如，感光电路PRC、电容器C1、比较器A1、存储器50和复位电路R1)之间划分的电路。该第二部分负责偏置光敏电路，收集响应于光而产生的信号，并且经常执行第一信号调节或细化。这些类型的像素的示例在前面的章节(现有技术)中有所提及。
通常，这些传感器是基于平面工艺作为硅集成电路(IC)制造的。这意味着像素的光敏部分和电路的其余部分必须使用单层半导体装置来实现。其直接后果是像素的部分区域必须被非光敏电路占据，从而有效地降低了像素的填充因子(图2A、图2B和图2C)。因此，量子效率降低。对于在单个晶片或管芯上制造的背面照明(BSI)IC也是如此。
利用所提出的发明，基于事件的视觉传感器中的像素的填充因子可以通过堆叠多个晶片或管芯，利用被称为三维集成电路(3D IC)的技术来最大化。
使用这种技术，可以在不同的晶片或管芯之间分割像素的电路，有可能最大化光敏装置的面积，因为它们可以与电路的非光敏部分重叠。此外，位于顶部晶片之下的晶片上的电路不接收任何(或几乎任何)光辐射，该顶部晶片捕获光辐射，从而大大减少了非光敏电路中由于入射光引起的不希望的行为。
这种方法的另一优点是，可以使用两种不同的工艺过程来制造两个晶片或管芯，允许为光敏装置和电路的其余部分选择最佳的可用工艺。通常情况下，这两种电路的技术要求不会完全重叠。
实施方式的示例
在图3A至图3C中，呈现了所提出的发明的第一(和优选)实施方式。在图3A和图3B中，描绘了EBVS的IC的垂直截面。在图3A中，示出了两个堆叠的晶片(或管芯)。到底部晶片(晶片2)的连接由沉积在顶部晶片(晶片1)顶面上的引线接合焊盘210提供。通过使用TSV(硅通孔)，通过顶部晶片1的主体提供电连接。这些TSV终止于Cu-Cu连接件，例如，铜球凸点。这样，电连接从顶部晶片的底部延伸到底部晶片晶片2的顶部的电路。
注意，在本说明书中，管芯和晶片可互换使用。通常，“管芯”是一块或一部分半导体晶片，通常呈矩形，例如，芯片。此处，这块半导体晶片包括集成电路装置实例的一部分，例如，基于事件的视觉传感器。提及晶片或管芯是基于不同制造方法的可能性。在切割成管芯之前，可以在晶片级执行堆叠。或者，可以在单独的管芯已经从晶片上切掉或切割之后在单独的管芯上执行堆叠。然而，由制造过程产生的最终分离装置(即EBVS)将是一堆管芯。
图3B示出了EBVS的像素的垂直截面的细节。可以看到光是如何只照射在衬底侧(BSI)的顶部晶片晶片1的表面上的以及在该晶片中是如何只存在光敏装置，即光电二极管PD的。然后，每个像素的单个Cu-Cu连接件CC可以用于连接到底部晶片(或管芯)。在底部晶片晶片2中，实现了像素电路的非光敏部分，例如，比较器A1。
图3C示出了像素电路图。这个示例参考在PCT/IB2017/058526和美国公开号2018/0191972以及图1中提出的像素电路，但是可以使用用于事件检测像素的其他架构。示出了电路如何在两个晶片(或管芯)之间分布：在顶部晶片/管芯晶片1上，仅实现光电二极管PD，而像素电路的其余部分在底部晶片/管芯中实现；在每个像素中，在光电二极管和光接收电路之间存在Cu-Cu CC连接件。还显示了晶片2上的事件检测器。读出电路可以设置在晶片2或另一晶片或管芯上。
在图3D中，通过在晶片2上实现的感光器电路PRC的电路示意图更详细地示出了该电路。
在图4A和图4B中，示出了另一实施方式。为像素选择的电路与图3C和图3D所示的电路相同，但是电路元件在晶片/管芯之间的排列不同。
此外，类似于图4B中所示的晶片/管芯划分也将允许完全用p型MOSFET装置实现底部晶片中的电路，因为事件检测器可以仅用p型装置实现。这种方法很有趣，因为它允许进一步减少像素面积，因为整个像素场可以放置在同一个n阱中。通常，必须考虑n型MOSFET装置和n阱(p型MOSFET装置所在的地方)之间的最小间隙。如果没有n型装置，并且所有像素都包含在单个n阱中，则像素所需的面积可以小于在每个像素中使用这两种装置的情况。
如图4B所示，在顶部晶片晶片1中，与光电二极管PD一起，增加了来自光接收电路PRC的两个n-FET晶体管(M1和MA1)。这样，跨晶片/管芯的Cu-Cu连接件CC位于连接到反馈晶体管M1的栅极和MA1的漏极的节点和连接到偏置p-FET晶体管MA2的漏极和事件检测器的输入的节点之间，其对应于图1中电容器C1的一个极板。通过这种设置，可以提高光检测的性能，而不会过多地降低填充因子并保持顶部晶片的低复杂性(有效地限制了制造所需的工艺掩模的数量)。特别是在噪声方面，性能提高：Cu-Cu连接件通常会引入一定的电阻，这是由于需要金属层和通孔来到达一个晶片表面，然后到达另一晶片中的装置，并且该电阻会引入热噪声。此外，通常使用不同的金属进行这种金属层和通孔的堆叠，引入了与这种金属结相关的噪声。由于这个原因，类似于图4A和图4B所示的解决方案可能是有益的，而不会牺牲太多由晶片/管芯堆叠技术首先引入的对面积占用的益处。此外，这种解决方案允许缩小像素尺寸，因为在下晶片晶片2上需要更小的面积，因为需要更少的晶体管。这种解决方案(以及在两个晶片上包括晶体管的其他解决方案)的另一优点在于，可以独立于下晶片晶片2上的晶体管的特性来优化上晶片上的两个晶体管的特性。
在图5A至图5D中，示出了第三实施方式。这再次指的是前面实施方式中的电路，在顶部晶片晶片1中增加了前端电路的偏置晶体管。最后，还可以添加缓冲级，优选地实现为源极跟随器放大器级。
该实施方式具有在跨晶片(跨管芯)连接之前提高电路驱动能力的优点。特别是如果增加一个缓冲级，则Cu-Cu CC连接件的电阻对前端的性能影响较小，因为输出节点的负载降低了。在这种情况下，Cu-Cu连接件将位于前端的输出节点之间，在一个示例中，前端目前包括M1的栅极、MA1的漏极和MA2的漏极以及事件检测器电路的输入，其对应于电容器C1的一个极板。
然而，这种方法的最大优点与电容器C1通常被制造成MIM(金属-绝缘体-金属)电容器这一事实有关。使用两个金属层制造这种类型的装置，这两个金属层可以是硅平面工艺的最顶层，或者最终是最顶层下面的一个金属层。在顶部晶片中实现的电路的输出然后可以直接连接到MIM电容器的顶板，允许电容器尺寸的最大化，因为它可以通过占据像素的整个区域来实现，因为顶部晶片中的电路不需要连接到除了MIM电容器C1的顶板之外的任何其他节点。
然后，通过在两个晶片/管芯之间明智地分配装置，这种方法极大地简化了像素布局，最终允许更小的像素。
这可以在图5B中看到。该图是在硅平面工艺技术中实现的两个堆叠晶片晶片1、晶片2的简化表示，描绘了形成晶片的各个层。可以看到顶部晶片中的最后一个金属层是如何直接连接到MIM电容器C1的一个极板的。在该具体表示中，顶部晶片/管芯被设置为BSI(背面照明)，因此在衬底侧接收光，并且使用Cu-Cu连接件CC连接到另一晶片，使得两个晶片/管芯的两个相应的顶部金属层结合在一起。为了简化绘图，此处描述的光电二极管结被实现为p-衬底中的n-阱，但是更先进的结构实际上是优选的。
图5C和图5D示出了两种不同的电路布局。具体地，在图5D中，前端包括缓冲放大器B(优选地，源极跟随器放大器)。
可以实现顶部晶片的FSI(正面照明)方法，使用TSV(硅通孔)将其连接到底部晶片。
使用这种相同的方法和在两个晶片(或管芯)之间的相同的晶体管设置，MIMI电容器C1可以替代地放置在顶部晶片(或管芯)晶片1中，而不是底部晶片(或管芯)晶片2中。例如，通过具体考虑金属层，这种方法可以是合理的，以便根据最具成本效益的解决方案在晶片(或管芯)之间分配：可以在两种不同的技术中实现两个晶片，并且在添加金属层或MIM特定金属层的其中一种技术工艺中，可能比其他工艺便宜。
在沿着文件显示的所有晶片表示中，在暴露于光的一侧，可以添加实现微透镜和/或光波导的叠层，以改善光接收器的QE，但是为了简单起见，没有在图中示出。
在图6A中，描绘了像素前端的替代实施方式。在这种情况下，每个像素只需要一个跨晶片(或芯片)连接件。顶部晶片晶片1与光电二极管PD一起包含形成包括感光电路PRC的像素前端的晶体管。
在图6B中，示出了如何能够最终添加放大级B，优选地实现为源极跟随器放大器，以及如何能够被包括在顶部晶片晶片1中。这将具有提高前端驱动能力的优势，有效地限制前端输出节点(M1的栅极、MA1的漏极和MA2的漏极)上的负载。事实上，如果没有任何放大级，Cu-Cu CC连接件可以具有不可忽略的电阻，该电阻将直接加载到前端的输出。
在图7A中，描绘了类似于图5B所示的像素前端电路，放大级明确表示为源极跟随器放大器，用n-FET MOS装置实现。本文提出的解决方案在顶部晶片中没有p-FET装置，因此需要的跨晶片(或管芯)连接件不止一个，此处具体地说是每个像素两个。
在顶部晶片中没有p-FET MOS装置的选择具有改善QE效应的优点，因为如果在被照射的晶片中存在n-阱，则吸引由入射光产生的载流子，充当在电源电压和地之间连接的寄生光电二极管。
在图7C中，示出了替代的像素前端实现，与图6B中的相同。在该提出的实施方式中，如图7A所示，顶部照明晶片不包含p-FET MOS装置，因此每个像素需要多个跨晶片(或管芯)连接件，在这种特定情况下，每个像素需要四个。缓冲级实现为源极跟随器放大器，由n-FET装置组成。
在图7C中，示出了与图7B中使用的相同的像素结构，但是用作缓冲器的源极跟随器放大器是用p-FET MOS装置实现的。这样，每个像素可以备用一个连接件，只需要三个。
通常，可以以许多不同的方式分割像素电路，所有这些方式都有可能的优点和缺点。例如，如果重点是为电路的每个部分找到最佳技术，则可以考虑将电路的数字部分和模拟部分分开。此外，堆叠技术不会对可以堆叠在一起并垂直连接的晶片/管芯的数量造成理论上的限制，例如，通过使用Cu-Cu连接件和TSV。连接件可以放置在每个像素中，或者像素阵列的边缘上，例如，每列一次和/或每行一次。
虽然已经参照本发明的优选实施方式具体示出和描述了本发明，但是本领域技术人员将理解，在不脱离所附权利要求所包含的本发明的范围的情况下，可以在形式和细节上进行各种变化。

Claims (20)

1.一种基于事件的视觉传感器，包括垂直连接的堆叠管芯。
2.根据权利要求1所述的传感器，其中，所述像素阵列的每个像素的光敏装置在暴露于照明的管芯中，并且对于光捕获无用的其他装置在其他管芯中。
3.根据权利要求1所述的传感器，还包括用于管芯之间的所述像素阵列的每个像素的至少一个连接件。
4.根据权利要求1所述的传感器，还包括第一管芯中的像素阵列的每个像素的光电二极管和第二管芯中的像素阵列的每个像素的相应事件检测器以及所述第一管芯和所述第二管芯之间的互连件，以将所述光电二极管连接到相应事件检测器。
5.根据权利要求4所述的传感器，其中，所述第一管芯使用正面照明架构。
6.根据权利要求4所述的传感器，其中，所述第一管芯使用背面照明架构。
7.根据权利要求4所述的传感器，其中，所述像素阵列的每个像素的感光电路位于所述第二管芯上。
8.根据权利要求4所述的传感器，其中，所述像素阵列的每个像素的感光电路位于所述第一管芯上。
9.根据权利要求4所述的传感器，其中，所述像素阵列的每个像素的感光电路分布在所述第一管芯和所述第二管芯之间。
10.根据权利要求4所述的传感器，还包括所述第一管芯中的额外放大级。
11.根据权利要求4所述的传感器，还包括在所述第一管芯中的光敏装置和多个n-FET晶体管以及在所述第二管芯中的n-FET晶体管和p-FET晶体管两者。
12.根据权利要求1所述的传感器，其中，所述第一管芯和所述第二管芯上的晶体管之间的晶体管特性不同，包括不同的栅极氧化物厚度或不同的注入物。
13.一种用于制造基于事件的视觉传感器的方法，包括：
在不同的晶片或管芯中制造像素阵列的每个像素的不同装置；并且
堆叠所述晶片或管芯。
14.根据权利要求13所述的方法，还包括使用Cu-Cu连接件来连接每个像素。
15.根据权利要求13所述的方法，还包括在第一晶片或管芯中制造所述像素阵列的每个像素的光电二极管以及在第二晶片或管芯中制造所述像素阵列的每个像素的相应事件检测器。
16.根据权利要求15所述的方法，其中，所述第一晶片或管芯使用正面照明架构。
17.根据权利要求15所述的方法，其中，所述第一晶片或管芯使用背面照明架构。
18.根据权利要求15所述的方法，其中，所述像素阵列的每个像素的感光电路位于所述第二晶片或管芯上。
19.根据权利要求15所述的方法，其中，所述像素阵列的每个像素的感光电路位于所述第一晶片或管芯上。
20.根据权利要求15所述的方法，其中，所述像素阵列的每个像素的感光电路分布在所述第一晶片和所述第二晶片或管芯之间。
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