TWI552351B - 半導體電力電子裝置及其製備方法 - Google Patents

Description

半導體電力電子裝置及其製備方法

本發明係關於一種半導體電子電子裝置及其製備方法。

半導體電力電子裝置(Power Semiconductor Device)的應用非常廣。舉例而言，功率電晶體(Power Transistor)會用於下列電子裝備或電器，如家用電氣如冷氣機，電梯，公眾運輸系統，影像多媒體展示霓虹燈及面板等等，所以半導體電力電子裝置是電子電力產品的關鍵組件。

以往功率電晶體的製造技術，需要多道半導體製程，不僅耗費許多人力，時間及成本。製程中也會用到很多水，進行化學藥劑的清洗，往往因民生用水的需求，而受到限制使用，造成產線的停工危機。另一方面，相關製程要在高溫爐中操作，如進行雜質擴散及成長氧化層，所以這些半導體元件的製作過程，很不環保。

根據上述問題，本發明提供多實施例之半導體電力電子裝置，及其製備方法。

本發明一實施例之半導體電力電子裝置，包含一基板、一第一電極、一導電層、至少一連接件、一第一摻雜半導體層、一第二摻雜半導體層、一第三摻雜半導體層、一絕緣層及一第二電極。基板包含一第一表面和一第二表面，其中第一表面與第二表面是相對。第一電極形成於基板的第一表面上。導電層形成於基板的第二表面上。至少一連接件貫穿基板，並電性連接第一電極與導電層。第一摻雜半導體層形成於導電層上。第二摻雜半導體層形成於第一摻雜半導體層上。第三摻雜半導體層形成於 該二摻雜半導體層上。第三摻雜半導體層包含兩次摻雜區。絕緣層形成於第三摻雜半導體層上。第二電極形成於絕緣層上，且至少在兩次摻雜區之間的上方延伸。

本發明一實施例之半導體電力電子裝置之製備方法包含：形成至少一貫孔於一基板上；將一導電材料填充該貫孔，及覆蓋該基板的相對表面，以形成第一電極、導電層和在該貫孔內的電性連接件；利用一第一粉末於該導電層上形成一第一摻雜半導體層，其中該第一粉末包含一半導體材料和三價元素；利用一第二粉末於該第一摻雜半導體層上形成一第二摻雜半導體層，其中該第二粉末包含半導體材料和五價元素；利用一第三粉末於該第二摻雜半導體層上形成一第三摻雜半導體層，其中該第三粉末包含半導體材料和五價元素；於該第三摻雜半導體層以形成兩摻雜區；於各該摻雜區內形成次摻雜區；沈積一絕緣層於該第三摻雜半導體層上；以及於該絕緣層上與在該兩個次摻雜區之間形成一導體。

實施例之半導體電力電子裝置，是利用立體製造技術製作(3D Additive Laminate Manufacturing)，大幅縮短複雜元件之製作工期，故可免除多道製程，以及轉換加工機具所需的時間、人力及成本，大幅提升製造效率。半導體電力電子裝置的第一電極或導電層面積大，使半導體電力電子裝置容易散熱。

1‧‧‧半導體電力電子裝置

100‧‧‧導電材料

110‧‧‧通道孔洞

111‧‧‧基板

112‧‧‧第一電極

113‧‧‧導電層

114‧‧‧電性連接件

115‧‧‧第一摻雜半導體層

116‧‧‧第二摻雜半導體層

117‧‧‧第三摻雜半導體層

118‧‧‧絕緣層

119‧‧‧第二電極

120‧‧‧絕緣層

121‧‧‧鉻層

122‧‧‧鎳層

123‧‧‧導電體

124‧‧‧鎳層

125‧‧‧金層

126‧‧‧導電凸塊

1111‧‧‧第一表面

1112‧‧‧第二表面

1171、1172‧‧‧次摻雜區

1173‧‧‧摻雜區

圖1為本發明一實施例之半導體電力電子裝置之示意圖。

圖2至圖7為本發明實施例之截面圖，其用於例示半導體電力電子裝置之製備方法。

參照圖1所示，半導體電力電子裝置1包含一基板111、一第一電極112、一導電層113、至少一電性連接件114、一第一摻雜半導體層115、一第二摻雜半導體層116、一第三摻雜半導體層117、一絕緣層118 及第二電極119。在一些實施例中，半導體電力電子裝置1包含絕緣柵極雙極性電晶體(Insulated Gate Bipolar Transistor；IGBT)。

基板111包含一第一表面1111及一第二表面1112。第一表面1111與第二表面1112是相對。基板111可具備良好散熱特性。基板111可具小的熱膨脹係數。基板111可為絕緣基板。

第一電極112可整個形成於基板111的第一表面1111上。第一電極112包含鎢、鉻或其他高熔點的導體。在一些實施例中，第一電極112為集極(Collector)。

導電層113可整個形成於基板111的第二表面1112。導電層113包含鎢、鉻或其他高熔點的導體。

至少一電性連接件114貫穿基板111，並電性連接第一電極112與導電層113。至少一連接件114包含鎢、鉻或其他高熔點的導體。在一些實施例中，第一電極112、導電層113與至少一電性連接件114，於同一製程步驟中形成。在一些實施例中，第一電極112、導電層113與至少一電性連接件114，可在不同製程步驟中形成。

第一摻雜半導體層115可整個形成於導電層113上。在一些實施例中，第一摻雜半導體層115包含p摻雜半導體層(P-Type Doped Impurity)。在一些實施例中，第一摻雜半導體層115包含p+摻雜半導體層。在一些實施例中，第一摻雜半導體層115包含n摻雜半導體層。在一些實施例中，第一摻雜半導體層115包含n+摻雜半導體層。在一些實施例中，第一摻雜半導體層115包含矽。在一些實施例中，第一摻雜半導體層115包含碳化矽(SiC)。在一些實施例中，第一摻雜半導體層115包含三價元素。在一些實施例中，第一摻雜半導體層115包含硼。在一些實施例中，第一摻雜半導體層115包含五價元素。在一些實施例中，第一摻雜半導體層115包含磷。

第二摻雜半導體層116，可整個形成於第一摻雜半導體層115之上。在一些實施例中，第二摻雜半導體層116包含n摻雜半導體層。在一些實施例中，第二摻雜半導體層116包含n+摻雜半導體層。在一些實施例中，第二摻雜半導體層116包含p摻雜半導體層。在一些實施例中， 第二摻雜半導體層116包含p+摻雜半導體層。在一些實施例中，第二摻雜半導體層116包含矽。在一些實施例中，第二摻雜半導體層116包含碳化矽(SiC)。在一些實施例中，第二摻雜半導體層116包含五價元素。在一些實施例中，第一摻雜半導體層115包含磷。在一些實施例中，第二摻雜半導體層116包含三價元素。在一些實施例中，第二摻雜半導體層116包含硼。

第三摻雜半導體層117，可整個形成於第二摻雜半導體層116之上。在一些實施例中，第三摻雜半導體層117包含n摻雜半導體層。在一些實施例中，第三摻雜半導體層117包含p摻雜半導體層。在一些實施例中，第三摻雜半導體層117包含矽。在一些實施例中，第三摻雜半導體層117包含碳化矽(SiC)。在一些實施例中，第三摻雜半導體層117包含五價元素。在一些實施例中，第一摻雜半導體層117包含磷。在一些實施例中，第三摻雜半導體層117包含三價元素。在一些實施例中，第三摻雜半導體層117包含硼。

此外，第三摻雜半導體層117可包含兩個次摻雜區1171和1172。在一些實施例中，次摻雜區1171和1172包含n次摻雜區。在一些實施例中，次摻雜區1171和1172包含n+次摻雜區。在一些實施例中，次摻雜區1171和1172包含p次摻雜區。在一些實施例中，次摻雜區1171和1172包含p+次摻雜區。

次摻雜區1171或1172可分別位在一摻雜區1173內。在一些實施例中，摻雜區1173包含p+摻雜區。

絕緣層118形成於第三摻雜半導體層117之上。在一些實施例中，絕緣層118包含二氧化矽。在一些實施例中，絕緣層118的厚度為500Å(埃，但本創作並不以此為限)。

第二電極119形成於絕緣層118之上。第二電極119至少在兩個次摻雜區1171和1172之間的上方延伸。第二電極119可為閘極。在一些實施例中，第二電極119包含導體。在一些實施例中，第二電極119包含n+半導體。在一些實施例中，第二電極119包含摻雜矽。在一些實施例中，第二電極119包含摻雜碳化矽。

參照圖1所示，半導體電力電子裝置1可包含另一絕緣層120。絕緣層120覆蓋第二電極119及絕緣層118。在一些實施例中，絕緣層120包含二氧化矽。

參照圖1上方中間部分所示，半導體電力電子裝置1可包含鉻層121和鎳層122。鉻層121和鎳層122至少形成於在絕緣層120之上，也覆蓋在第二電極119對外電性連接的通道孔洞內，接觸第二電極119。此外，參照圖1兩邊次摻雜區1171和1172部分所示，鉻層121和鎳層122亦可至少形成於在絕緣層118與絕緣層120之上，分別覆蓋在兩個次摻雜區1171和1172對外電性連接的通道孔洞內，以接觸次摻雜區1171和1172。

參照圖1所示，半導體電力電子裝置1可包含複數導電體123。各導電體123覆蓋對應的鉻層和鎳層，並凸出在絕緣層120之上。在一些實施例中，導電體123包含銅。

參照圖1所示，各導電體123上可形成鎳層124與金層125。在一些實施例中，鎳層124與金層125覆蓋對應的導電體123。

參照圖1所示，各金層125上可設置導電凸塊(Bumps)126。在一些實施例中，導電凸塊126包含錫銀銅合金。

在一些實施例中，第二電極119與兩個摻雜區1173，均形成在第一電極112或導電層113的正上方。

在一些實施例中，第一電極112覆蓋半導體電力電子裝置1基板111的整個第一表面1111。在一些實施例中，導電層113覆蓋半導體電力電子裝置1的基板111的整個第二表面1112。

本發明另揭露一種半導體電力電子裝置1之製備方法。參照圖2所示，在一基板111上形成至少一貫孔1113。然後，將導電材料100填充貫孔1113，並覆蓋基板111的第一表面1111與第二表面1112。在一些實施例中，導電材料100是以網印技術施加在基板111上，然後再經基板111與導電材料100的共燒(Co-Fire)，以形成第一電極112、在貫孔1113內的電性連接件114與導電層113。

參照圖3所示，蒸鍍一第一粉末於基板111的導電層113上，以形成第一摻雜半導體層115。第一粉末包含一半導體材料與三價元 素。在一些實施例中，製備方法包含以電子槍蒸鍍第一粉末。在一些實施例中，製備方法包含在真空中以三維積層技術(3D Additive Laminate Manufacturing)，噴塗包含一半導體材料與三價元素的混和粉末，而後進行雷射再結晶(Laser Re-Crystallization)製程。在一些實施例中，半導體材料包含矽或碳化矽。在一些實施例中，三價元素包含硼。在一些實施例中，第一摻雜半導體層115是PNP電晶體的射極。

參照圖3所示，蒸鍍一第二粉末於第一摻雜半導體層115上，以形成第二摻雜半導體層116。第二粉末包含一半導體材料與五價元素。在一些實施例中，製備方法包含以電子槍蒸鍍第二粉末。在一些實施例中，製備方法包含在真空中以三維積層技術，噴塗包含一半導體材料與五價元素的混和粉末，而後進行雷射再結晶(Laser Re-Crystallization)製程。在一些實施例中，半導體材料包含矽或碳化矽。在一些實施例中，五價元素包含磷。在一些實施例中，第二摻雜半導體層116是PNP電晶體緩衝區。

參照圖4所示，蒸鍍一第三粉末於第二摻雜半導體層116上，以形成一第三摻雜半導體層117。第三粉末包含半導體材料和五價元素。在一些實施例中，製備方法包含以電子槍蒸鍍第三粉末。在一些實施例中，製備方法包含在真空中以三維積層技術，噴塗包含一半導體材料與五價元素的混和粉末，而後進行雷射再結晶(Laser Re-Crystallization)製程。在一些實施例中，半導體材料包含矽或碳化矽。在一些實施例中，五價元素包含磷。在一些實施例中，第三摻雜半導體層117為PNP電晶體的基極，或NPN電晶體的集極。

參照圖5所示，於第三摻雜半導體層117上，形成兩個摻雜區1173，並在各摻雜區1173形成次摻雜區1171或1172。在一些實施例中，在第三摻雜半導體層117塗上一層光阻，而後烤乾。然後運用光罩及黃光製程，將要製作NPN電晶體基極(BASE)的p+區上方的光阻去除。而後運用離子植入法(Ion Implantation)，將三價的離子(如硼)打在第三摻雜半導體層117上，即可形成NPN電晶體的基極(Base)p+區或摻雜區1173。再運用黃光及離子植入製程，在各摻雜區1173內形成NPN電晶體射極(Emitter，E)的n+區，或次摻雜區1171或1172。而後將基板111放在750~1050℃的 溫度中，進行退火(Annealing)，這樣可使所有蒸鍍的半導體層，轉變成為多晶或是單晶結構，可提升逆向崩潰電壓(Reverse Breakdown Voltage)，並降低順向導通電壓(Threshold Voltage)及逆向漏電電流(Reverse Leakage Current)。

參照圖6所示，沈積一絕緣層118於該第三摻雜半導體層117之上。於絕緣層118之上，在兩個次摻雜區1171或1172之間形成一導體，其中該導體可用作第二電極119。在一些實施例中，蒸鍍一層絕緣層118(如二氧化矽；厚度500Å)，作為半導體電力電子裝置1閘極(Gate)的絕緣層。再蒸鍍一層n+型(如磷)半導體(如矽或碳化矽)，即矽閘(Silicon Gate)，作為閘極的導體(可降低導通電壓)，而後運用光罩及黃光製程，定義出閘極或第二電極119。

參照圖7所示，蒸鍍一絕緣層120(如二氧化矽；厚度為5000A°)，覆蓋第二電極119與絕緣層118。而後運用光罩及黃光製程，定義出射極與閘極對外電性連接的通道孔洞(Contact Holes)110。

參照圖1所示，濺鍍一層鉻(Chromium)和鎳(Nickel)於通道孔洞110，作為防止金屬高溫擴散的阻隔層(Diffusion Barrier)及種子層(Seed Metals)，以方便後續將導電凸塊下的金屬層(Under Bump Metal,UBM)等導體，填入對外連接的通道孔洞110。而後運用光罩及黃光製程，定義出射極與閘極對外連接的連接墊(Contact Pad)及其他連線(Connection Wiring)。而後電鍍銅(Copper)，以形成導電體123。接著，電鍍鎳及金，作為導電凸塊126下的金屬層(UBM)。最外層鍍金的目的，是它有很好的焊接潤濕性(Wettability)。最後，網印錫銀銅合金(Sn-Ag-Cu Alloy)，再經過迴焊製程(Reflow)，即可形成對外焊接用的導電凸塊126。

因為半導體電力電子裝置1的射極(Emitter，E)有大電流流過，會產生大量的功率消耗及高溫，所以增加對外接出的端點(Terminals)數目，以降低寄生電阻，並分散功率消耗。而半導體電力電子裝置1的集極(Collector，C)就在另一表面，所以很容易和外界接線，且因為其面積很大，故也很容易散熱。此外，半導體電力電子裝置1是可利用三維製造技術(3D Additive Laminate Manufacturing)製作，而這種製造技術，可大幅縮短 複雜元件之製作工期，故可免除多道製程，以及轉換加工機具所需的時間、人力及成本，大幅提升製造效率。

本揭露之技術內容及技術特點已揭示如上，然而熟悉本項技術之人士仍可能基於本揭露之教示及揭示而作種種不背離本揭露精神之替換及修飾。因此，本揭露之保護範圍應不限於實施範例所揭示者，而應包括各種不背離本揭露之替換及修飾，並為以下之申請專利範圍所涵蓋。

1‧‧‧半導體電力電子裝置

111‧‧‧基板

112‧‧‧第一電極

113‧‧‧導電層

114‧‧‧連接件

115‧‧‧第一摻雜半導體層

116‧‧‧第二摻雜半導體層

117‧‧‧第三摻雜半導體層

118‧‧‧絕緣層

119‧‧‧第二電極

120‧‧‧絕緣層

121‧‧‧鉻層

122‧‧‧鎳層

123‧‧‧導電體

124‧‧‧鎳層

125‧‧‧金層

126‧‧‧導電凸塊

1111‧‧‧第一表面

1112‧‧‧第二表面

1171、1172‧‧‧次摻雜區

1173‧‧‧摻雜區

Claims (14)

1. 一種半導體電力電子裝置，包含：一基板，包含一第一表面和一第二表面，其中該第一表面與該第二表面是相對；一第一電極，形成於該第一表面上；一導電層，形成於該第二表面上；至少一連接件，貫穿該基板，並電性連接該第一電極與該導電層；一第一摻雜半導體層，形成於該導電層上；一第二摻雜半導體層，形成於該第一摻雜半導體層上；一第三摻雜半導體層，形成於該第二摻雜半導體層上，該第三摻雜半導體層包含兩個次摻雜區；一絕緣層，形成於該第三摻雜半導體層上；以及一第二電極，形成於該絕緣層上，至少在該兩個次摻雜區之間的上方延伸，其中該基板為介電質基板；以及其中該第一摻雜半導體層、該第二摻雜半導體層、該第三摻雜半導體層、該絕緣層及該第二電極設置在該第一電極及該導電層上方。
2. 根據申請專利範圍第1項所述之半導體電力電子裝置，其中該兩個次摻雜區分別位於一摻雜區內。
3. 根據申請專利範圍第1項所述之半導體電力電子裝置，其中該兩個次摻雜區包含n+次摻雜區，而該摻雜區包含p+摻雜區。
4. 根據申請專利範圍第1項所述之半導體電力電子裝置，其中該第一電極為集極；該第二電極為閘極。
5. 根據申請專利範圍第1項所述之半導體電力電子裝置，其中該第一摻雜半導體層包含p+摻雜半導體層。
6. 根據申請專利範圍第1項所述之半導體電力電子裝置，其中該第二摻雜半導體層包含n+摻雜半導體層。
7. 根據申請專利範圍第1項所述之半導體電力電子裝置，其中該第三摻雜半導體層包含n摻雜半導體層。
8. 根據申請專利範圍第1項所述之半導體電力電子裝置，其中該基板包含氮化鋁或氧化鋁。
9. 根據申請專利範圍第1項所述之半導體電力電子裝置，其中該第一電極包含鎢或鉻。
10. 一種半導體電力電子裝置之製備方法，包含：形成至少一貫孔於一基板上；將一導電材料填充該貫孔及覆蓋該基板的相對表面，以形成第一電極、導電層和在該貫孔內的電性連接件；利用一第一粉末於該導電層上形成一第一摻雜半導體層，其中該第一粉末包含一半導體材料和三價元素；利用一第二粉末於該第一摻雜半導體層上形成一第二摻雜半導體層，其中該第二粉末包含半導體材料和五價元素；利用一第三粉末於該第二摻雜半導體層上形成一第三摻雜半導體層，其中該第三粉末包含半導體材料和五價元素； 於該第三摻雜半導體層以形成兩個摻雜區；於各該摻雜區內形成次摻雜區；沈積一絕緣層於該第三摻雜半導體層上；以及於該絕緣層上在該兩次摻雜區之間形成一導體。
11. 根據申請專利範圍第10項所述之製備方法，其中將一導電材料填充該貫孔，及覆蓋該基板的相對表面之步驟包含：網印該導電材料；以及共燒該導電材料。
12. 根據申請專利範圍第10項所述之製備方法，其中於形成兩個次摻雜區之步驟後更包含一退火步驟。
13. 根據申請專利範圍第10項所述之製備方法，其中該第一摻雜半導體層是以蒸鍍該第一粉末來形成；該第二摻雜半導體層是以蒸鍍該第二粉末來形成；該第三摻雜半導體層是以蒸鍍該第三粉末來形成。
14. 根據申請專利範圍第10項所述之製備方法，其中該第一摻雜半導體層是以噴塗與雷射再結晶該第一粉末來形成；該第二摻雜半導體層是以噴塗與雷射再結晶該第二粉末來形成；該第三摻雜半導體層是以噴塗與雷射再結晶該第三粉末來形成。