TWI539600B - The formation of semiconductor structure - Google Patents

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Description

半導體結構的形成方法
本發明涉及半導體製作領域，尤其涉及半導體結構的形成方法。
靜態隨機記憶體(Static Random Access Memory，SRAM)廣泛應用於PC、個人通信、消費電子產品(例如：數碼相機)等領域。
結合參考圖1和圖2，分別示出了現有技術6T結構的SRAM記憶體中存儲單元的電路圖和俯視圖。具體地，所述存儲單元包括：第一PMOS電晶體P1、第二PMOS電晶體P2、第一NMOS電晶體N1、第二NMOS電晶體N2、第三NMOS電晶體N3以及第四NMOS電晶體N4。所述第一PMOS電晶體P1、第二PMOS電晶體P2、第一NMOS電晶體N1、第二NMOS電晶體N2形成雙穩態電路，所述雙穩態電路形成一個鎖存器用於鎖存資料資訊。所述第一PMOS電晶體P1和第二PMOS電晶體P2為上拉電晶體；所述第一NMOS電晶體N1和第二NMOS電晶體N2為下拉電晶體；所述第三NMOS電晶體N3和第四 NMOS電晶體N4為傳輸電晶體。
第一PMOS電晶體P1的閘極、第一NMOS電晶體N1的閘極、第二PMOS電晶體P2的汲極、第二NMOS電晶體N2的汲極、第四NMOS電晶體N4的源極電連接，形成第一存儲節點11；第二PMOS電晶體P2的閘極、第二NMOS電晶體N2的閘極、第一PMOS電晶體P1的汲極、第一NMOS電晶體N1的汲極、第三NMOS電晶體N3的源極電連接，形成第二存儲節點12。第三NMOS電晶體N3和第四NMOS電晶體N4的閘極與字線WL電連接；第三NMOS電晶體N3的汲極與第一位線BL電連接，第四NMOS電晶體N4的汲極與第二位線(互補位線)BLB電連接；第一PMOS電晶體P1的源極和第二PMOS電晶體P2的源極與電源線Vdd電連接；第一NMOS電晶體N1的源極和第二NMOS電晶體N2的源極與地線Vss電連接。
在對所述SRAM記憶體進行讀操作時，會有電流從高電平的第一位線BL、第二位線BLB流向低電平的第一存儲節點11或第二存儲節點12；在對所述SRAM記憶體進行寫操作時，會有電流從高電平的第一存儲節點11或第二存儲節點12流向低電平的第一位線BL或第二位線BLB。
現有技術中為了實現電晶體閘極、源極或汲極的連接，通常在閘極、源極或汲極的上方設置連接插塞，所述連接插塞用於將閘極、源極或汲極引出，以實現與其他器 件的連接。在公開號為US2007/0241411A1的美國專利中公開了一種SRAM記憶體，參考圖3，示出了現有技術SRAM記憶體中電晶體的剖視圖。所述電晶體包括：半導體基板10；形成於所述半導體基板10上的閘極，所述閘極包括依次位於所述半導體基板10上的閘極介電層116B、閘極電極層118B、接觸層119B，所述閘極還包括位於所述閘極介電層116B、閘極電極層118B、接觸層119B兩側的間隙壁122B，所述電晶體還包括位於所述閘極電極層118B上方的連接插塞G，所述連接插塞G形成於層間介電層104中，將所述電晶體的閘極電極層118B引出。然而，所述連接插塞G的存在佔據了較多的電晶體之間的空間，使SRAM記憶體的尺寸較大。
為了解決這樣的問題，本司提出一種解決方法為(專利申請中，尚未公開)：在相鄰的閘極或相鄰的閘極和源汲極的表面形成一層導電層取代連接插塞G實現電晶體和電晶體之間的電連接。
結合參考圖4、圖5和圖6，分別示出了利用這種解決方法的一種SRAM存儲單元的實施例的俯視圖、沿剖面線AA’的剖視圖和沿剖面線BB’的剖視圖。
為了實現第一PMOS電晶體P1的閘極、第一NMOS電晶體N1的閘極、第二PMOS電晶體P2的汲極、第二NMOS電晶體N2的汲極、第四NMOS電晶體N4的源極之間的電連接，以形成第一存儲節點，具體地，如圖4所示，設置第一導電層208，借助於所述第一導電層208實 現上述相關電極之間的電連接。
第一PMOS電晶體P1的閘極、第一NMOS電晶體N1的閘極相對並相互接觸，從而實現了第一PMOS電晶體P1的閘極、第一NMOS電晶體N1的閘極之間的電連接。
所述第一PMOS電晶體P1的閘極與所述第一NMOS電晶體N1的閘極不相接觸的一端延伸至與第二PMOS電晶體P2的汲極相交的位置處。
結合參考圖5示意出的第一PMOS電晶體P1的閘極和第二PMOS電晶體P2汲極的剖面示意圖，所述第一PMOS電晶體P1的閘極包括位於半導體基板100上的閘極介電層201、閘極電極層202、絕緣層203以及包圍所述閘極介電層201、閘極電極層202、絕緣層203的間隙壁204。其中，所述閘極介電層201、絕緣層203、間隙壁204均由絕緣材料形成，例如，所述閘極介電層201的材料可以是氧化矽，所述絕緣層203、間隙壁204的材料可以是氮化矽。所述閘極電極層202為導電材料，例如，所述閘極電極層202的材料為多晶矽。所述閘極電極層202用於實現第一PMOS電晶體P1閘極的電連接。
所述第二PMOS電晶體P2的汲極位於所述第一PMOS電晶體P1間隙壁204一側，具體地，所述第二PMOS電晶體P2的汲極為形成於半導體基板100中的P型摻雜區205。
在所述第一PMOS電晶體P1的閘極中，絕緣層203 僅覆蓋所述閘極電極層202遠離所述P型摻雜區205的一部分，而將閘極電極層202靠近所述P型摻雜區205的部分露出。這樣，所述絕緣層203、所述絕緣層203露出的第一PMOS電晶體P1的閘極電極層202、所述第二PMOS電晶體P2的P型摻雜區205、所述第二PMOS電晶體P2的閘極(圖未示意)圍成一開口210；
在所述開口210的底部和側壁上覆蓋有第一導電層208，所述第一導電層208實現了第二PMOS電晶體P2的汲極(P型摻雜區205)與第一PMOS電晶體P1閘極(閘極電極層202)之間的電連接。具體地，所述第一導電層208的材料可以是多晶矽、氧化銦錫等材料中的一種或多種。這樣，通過所述第一導電層208實現了第一PMOS電晶體P1的閘極與第二PMOS電晶體P2的汲極的電連接。
需要說明的是，上述實施例的介紹中，所述第一導電層208僅覆蓋了部分的P型摻雜區205，但是本司提出的這種解決方法對此不作限制，所述第一導電層208還可以完全覆蓋所述P型摻雜區205。還需要說明的是，本實施例中，所述第一導電層208不僅覆蓋於所述開口210的底部和側壁，還覆蓋在所述絕緣層203的頂部，但是本發明對此不作限制，所述第一導電層208可以僅覆蓋於絕緣層203的側壁上。
請繼續參考圖4，所述第一導電層208還延伸至第二NMOS電晶體N2的汲極和第四電晶體N4源極之間。請結合參考圖6，示出了第二NMOS電晶體N2和第四電晶 體N4的剖視圖。
所述第二NMOS電晶體N2和第四電晶體N4為形成於半導體基板100上的相鄰電晶體。第二NMOS電晶體N2和第四NMOS電晶體N4均包括：閘極、形成於閘極兩側的源/汲極。
具體地，第二NMOS電晶體N2和第四NMOS電晶體N4的閘極均包括依次位於半導體基板100上的閘極介電層401、閘極電極層402、絕緣層403以及包圍所述閘極介電層401、閘極電極層402、絕緣層403的間隙壁404。
第二NMOS電晶體N2和第四NMOS電晶體N4的源/汲極為N型摻雜區。具體地，第二NMOS電晶體N2的汲極407與所述第四NMOS電晶體N4的源極408位於兩個閘極之間。在其他實施情況中，構成第二NMOS電晶體N2的汲極407的N型摻雜區、構成第四NMOS電晶體N4的源極408的N型摻雜區還可以共用一個N型摻雜區。
所述第二NMOS電晶體N2和第四NMOS電晶體N4的閘極、位於所述第二NMOS電晶體N2和第四NMOS電晶體N4之間的半導體基板100圍成第二開口410。所述第一導電層208還覆蓋於所述第二開口410的底部和側壁上，用於實現第二NMOS電晶體N2的汲極407、第四NMOS電晶體N4的源極408的電連接。
至此，本實施例SRAM存儲單元中第一PMOS電晶 體P1的閘極與第一NMOS電晶體N1的閘極通過直接接觸實現電連接，而第一PMOS電晶體P1的閘極與第二PMOS電晶體P2的汲極、第二NMOS電晶體N2的汲極、第四NMOS電晶體N4的源極之間通過所述第一導電層208實現了電連接。
請繼續參考圖4，為了實現第二PMOS電晶體P2的閘極、第二NMOS電晶體N2的閘極、第一PMOS電晶體P1的汲極、第一NMOS電晶體N1的汲極、第三NMOS電晶體N3的源極之間的電連接，從而形成第二存儲節點，本實施例設置了第二導電層211。
具體地，所述第二PMOS電晶體P2的閘極與第二NMOS電晶體N2的閘極相對且相接觸，從而實現電連接。
與第一導電層208實現電連接的方式類似地，所述第二PMOS電晶體P2的絕緣層露出靠近第一PMOS電晶體P1汲極的部分閘極電極層，所述絕緣層、所述露出的部分閘極電極層、所述第一PMOS電晶體P1的汲極、所述第一PMOS電晶體P1的閘極為圍成第三開口(圖未示)，第二導電層211覆蓋於所述第三開口底部和側壁，用於實現第二PMOS管P2的閘極與第一PMOS電晶體P1的汲極的電連接。
所述第一NMOS電晶體N1和第三NMOS電晶體N3的閘極、位於所述第一NMOS電晶體N1和第三NMOS電晶體N3的閘極之間的第一NMOS電晶體N1的汲極與所 述第三NMOS電晶體N3的源極圍成第四開口(圖未示)，所述第二導電層211還覆蓋於所述第四開口底部和側壁上，用於實現所述第一NMOS電晶體N1的汲極與所述第三NMOS電晶體N3的源極電連接。
這樣，借助於第一導電層208、第二導電層211實現相應電極的電連接，從而形成第一存儲點、第二存儲點，進而保證SRAM存儲單元的正常工作。本實施例無需採用連接插塞，從而減小不同電晶體之間的間距。本實施例中，相鄰電晶體的閘極之間的間距可減小到1500~2500Å的範圍內。
需要說明的是，此處以SRAM存儲單元為例進行說明，但是在半導體領域的其他應用中，如果存在一電晶體的閘極與另一電晶體的摻雜區之間需要實現電連接的半導體結構，或者兩個電晶體的摻雜區之間實現電連接的半導體結構，本領域技術人員可以分別根據圖5、圖6示意出的半導體結構進行相應地修改、變形和替換。
相應地，利用上述方法，可以實現提供包括多個所述SRAM存儲單元的SRAM記憶體，所述SRAM存儲器具有較小的面積。
上述SRAM存儲單元的實施例的形成步驟包括：形成好所述導電層208之後，對兩相鄰閘極和閘極之間的半導體基板圍成的開口(如：第一開口210或第二開口410)底部的半導體基板100進行離子植入以形成汲極(P型摻雜區205)。
而由於開口(如：第一開口210或第二開口410)的底部和側壁上覆蓋的導電層(第一導電層208或第二導電層211)的距離半導體基板高度不同(第二PMOS電晶體P2的汲極上與第一PMOS電晶體P1閘極側壁處的第一導電層的高度不同)，使得離子植入的深度會不同，在半導體基板100中形成的摻雜區均勻性不好，邊界不平，並且可能靠近閘極處的離子擴散不到半導體基板中，使得形成的源漏區的形狀不合格，從而影響形成的器件的性能。並且所述導電層的厚度過大，容易造成難以通過離子植入形成摻雜區的問題，而如果導電層的厚度過小，容易降低電連接的可靠性。
本發明解決的問題是利用導電層取代連接插塞G實現電晶體和電晶體之間的電連接的方法中，會發生的由於導電層的厚度過厚，並且各處的厚度不同而引起的透過所述導電層進行的離子植入形成的摻雜區均勻性不好的問題。
為解決上述問題，本發明提供了一種半導體結構的形成方法，在半導體基板上形成至少兩個相鄰的閘極，所述閘極自下而上依次包括閘極介電層、閘極電極層與絕緣層，以及圍繞所述閘極介電層、閘極電極層與絕緣層的間隙壁，相鄰閘極的間隙壁和所述半導體基板圍成一開口；在所述相鄰的閘極和未被閘極覆蓋的半導體基板上沈積多晶矽，形成多晶矽層；
去除部分多晶矽層，使剩餘多晶矽層覆蓋於所述開口的底部和側壁上；對位於所述開口下方的半導體基板進行離子植入；進行預退火步驟，使得植入的離子聚集在所述多晶矽層與半導體基板的分介面上的多晶矽層中；進行退火步驟，使得聚集在分介面處的所述多晶矽中的離子擴散到所述半導體基板中，形成摻雜區；其中，所述預退火步驟的溫度小於所述退火步驟的溫度。
可選的，所述預退火步驟的溫度為690℃~750℃。
可選的，所述預退火步驟在氮氣環境下進行，設置環境壓強為常壓。
可選的，所述多晶矽層的高度位於500Å~2000Å的範圍內。
可選的，所述預退火步驟在氮氣環境下進行，設置環境溫度為690℃~750℃，壓強為常壓，進行時間為10min~20min。
還提供了另一種半導體結構的形成方法，包括：在半導體基板上形成第一閘極和第二閘極，所述第一閘極自下而上依次包括閘極介電層、閘極電極層與絕緣層，以及圍繞所述閘極介電層、閘極電極層與絕緣層的間隙壁；去除第一閘極中靠近第二閘極的部分絕緣層，使剩餘絕緣層露出靠近第二閘極的部分閘極電極層，所述剩餘絕 緣層、被絕緣層露出的部分閘極電極層、第一閘極和第二閘極之間的半導體基板以及第二閘極圍成一開口；在第一閘極、第二閘極以及未被所述第一閘極和第二閘極覆蓋的半導體基板上沈積多晶矽，形成多晶矽層；去除部分多晶矽層，使剩餘多晶矽層覆蓋於所述開口的底部和側壁上；對第一閘極和第二閘極之間的半導體基板進行離子植入；進行預退火步驟，使得植入的離子聚集在所述多晶矽層與半導體基板分介面處的多晶矽層中；進行退火步驟，使得聚集在分介面處的所述多晶矽層中的離子擴散到所述半導體基板中，形成摻雜區；其中，所述預退火步驟的溫度小於所述退火步驟的溫度。
可選的，所述預退火步驟的溫度為690℃~750℃。
可選的，所述預退火步驟在氮氣環境下進行，設置環境壓強為常壓。
可選的，所述多晶矽層的高度位於500Å~2000Å的範圍內。
可選的，所述預退火步驟在氮氣環境下進行，設置環境溫度為690℃~750℃，壓強為常壓，進行時間為10min~20min。
與現有技術相比，本發明具有以下優點：
本發明的技術方案中採用多晶矽層作為取代連接插塞 G實現電晶體和電晶體之間的電連接的導電層，然後在透過導電層的進行的離子植入之後進行一次溫度低於一般退火溫度的預退火，使得植入的離子擴散到多晶矽和半導體基板(一般為矽)的交界面處，使得植入的離子都處於同一平面上，然後再進行溫度較高的退火，使得植入的離子擴散到半導體基板中，保證離子不會因為導電層的厚度太厚而不能被植入到半導體基板中，並且能夠避免由於在閘極側壁處的導電層和半導體基板平坦處的導電層的高度差導致的被植入的離子在半導體基板中擴散的深度不均勻的問題，保證了植入的離子在半導體中擴散的均勻性，形成邊界齊平的摻雜區。
10‧‧‧半導體基板
11‧‧‧第一存儲節點
12‧‧‧第二存儲節點
100‧‧‧半導體基板
104‧‧‧層間介電層
116B‧‧‧閘極介電層
118B‧‧‧閘極電極層
119B‧‧‧接觸層
122B‧‧‧間隙壁
201‧‧‧閘極介電層
202‧‧‧閘極電極層
203‧‧‧絕緣層
204‧‧‧間隙壁
205‧‧‧摻雜區
205’‧‧‧摻雜區
206‧‧‧光阻圖形
207‧‧‧導電層
208‧‧‧第一導電層
210‧‧‧第一開口
211‧‧‧第二導電層
401‧‧‧閘極介電層
402‧‧‧閘極電極層
403‧‧‧絕緣層
404‧‧‧間隙壁
405‧‧‧導電層
407‧‧‧汲極
408‧‧‧源極
410‧‧‧第二開口
BL‧‧‧第一位線
BLB‧‧‧第二位線
G‧‧‧連接插塞
N1‧‧‧第一NMOS電晶體
N2‧‧‧第二NMOS電晶體
N3‧‧‧第三NMOS電晶體
N4‧‧‧第四NMOS電晶體
P1‧‧‧第一PMOS電晶體
P2‧‧‧第二PMOS電晶體
圖1為現有技術6T結構的SRAM記憶體中存儲單元的電路圖；圖2為現有技術6T結構的SRAM記憶體中存儲單元的俯視圖；圖3為現有技術SRAM記憶體中電晶體的剖視圖；圖4為本司提供的一種用導電層替換接觸孔的方法的一種SRAM存儲單元的實施例的俯視圖；圖5為沿圖4中剖面線AA’的剖視圖；圖6為沿圖4沿剖面線BB’的剖視圖；圖7至圖10是本發明半導體結構形成方法第一實施例的示意圖； 圖11為現有技術中通過導電層對半導體基板進行離子植入出現的問題的示意圖；圖12至圖14是本發明半導體結構形成方法第二實施例的示意圖。
為了解決現有技術的問題，本司經過研究，提出了一種半導體結構及其形成方法、SRAM存儲單元、SRAM記憶體，在半導體結構、SRAM存儲單元、SRAM記憶體中的電晶體之間通過一導電層實現相應電極之間的電連接，從而可以省略連接插塞，這樣，電晶體之間原本為連接插塞預留的空間可以節省下來，從而減小了SRAM存儲單元的面積。然而在這樣的方案中所述導電層的厚度太厚，以及在閘極側壁處和半導體基板上的高度不同，會引起的在透過導電層對半導體基板進行離子植入時發生的困難。
為了解決這個問題，本發明的發明人提出了一種半導體結構的製作方法，以及一種離子植入的方法，包括：所述導電層採用多晶矽，且在離子植入之後進行一次溫度低於一般退火溫度的預退火，使得植入的離子擴散到多晶矽和半導體基板(一般為矽)的交界面處，使得植入的離子都處於同一平面上，然後再進行溫度較高的退火，使得植入的離子擴散到半導體基板中，保證離子在半導體中擴散的均勻性，形成邊界齊平的摻雜區。
這樣的方法，不僅解決了導電層過厚引起的對半導體 基板進行離子植入困難的問題，還解決了導電層在半導體基板上不同位置處的高度不同引起的對半導體基板進行離子植入後的擴散均勻性不好的問題。
為使本發明的上述目的、特徵和優點能夠更加明顯易懂，下面結合附圖對本發明的具體實施方式做詳細的說明。
圖7至圖10是本發明半導體結構形成方法第一實施例的示意圖，圖11為現有步驟的離子植入形成的摻雜區均勻性不好的示意圖。本實施例用於形成如圖5所示的半導體結構。
如圖7所示，提供半導體基板100。所述半導體基板100可以是矽、鍺或其他Ⅲ-V族的半導體材料。所述半導體基板100還可以是絕緣體上矽(SOI，Silicon On Insulator)。
在半導體基板100上形成第一閘極和第二閘極(未圖示)，分別用於形成第一電晶體P1、第二電晶體P2。
所述第一閘極包括依次位於所述半導體基板100上的閘極介電層201、閘極電極層202、絕緣層203，以及圍繞閘極介電層201、閘極電極層202、絕緣層203的間隙壁204。具體地，所述閘極介電層201的材料可為氧化矽，所述絕緣層203、間隙壁204的材料可為氮化矽，所述閘極電極層202的材料可為多晶矽。此處形成閘極的方法與現有技術相同，在此不再贅述。
所述第一閘極和第二閘極之間露出的半導體基板100 後續用於形成第二電晶體P2的摻雜區205。
如圖8所示，去除第一閘極中靠近第二閘極的部分絕緣層203，使剩餘絕緣層203露出靠近第二閘極的部分閘極電極層202，所述剩餘絕緣層203、所述絕緣層203露出的部分閘極電極層202、第一閘極和第二閘極之間的半導體基板100以及第二閘極圍成第一開口210。可以通過光刻和刻蝕的方法去除部分絕緣層203，具體地，在第一閘極和第二閘極上形成光阻圖形206，所述光阻圖形露出第一閘極中絕緣層203靠近第二閘極的部分，之後通過等離子體刻蝕的方法去除所述光阻圖形206露出的部分絕緣層203。需要說明的是，本實施例中，間隙壁204的材料與絕緣層203的材料相同，在去除部分絕緣層203的同時，靠近第二閘極的間隙壁204會被部分地去除。
如圖9所示，在第一閘極、第二閘極以及第一閘極和第二閘極露出的半導體基板100上沈積導電材料，形成導電層207。具體地，本實施例中，所述導電材料為多晶矽，可以通過化學氣相沈積的方式形成。
需要說明後續還需要在第一閘極和第二閘極之間形成第二電晶體P2的摻雜區205。如果所述導電層207的厚度過大，容易造成難以通過離子植入形成摻雜區的問題，而如果導電層207的厚度過小，容易降低電連接的可靠性，因此，優選地，所述導電層207的厚度位於500~800Å的範圍內。
如圖10所示，去除部分導電層207，使剩餘導電層 207覆蓋於所述第一開口210的底部和側壁上，剩餘導電層207構成用於實現第一電晶體P1的閘極與第二電晶體P2的摻雜區(此時該摻雜區尚未形成)205之間電連接的第一導電層208。具體地，可以通過光刻和刻蝕方法去除部分導電層207。
形成第一導電層208之後，對第一閘極和第二閘極之間的半導體基板100進行離子植入，以形成摻雜區205。在離子植入時，摻雜離子可以穿過所述第一導電層208而到達半導體基板100形成摻雜區205。
而如圖10A中所示，在半導體基板100的平坦處的第一導電層208的表面與所述半導體基板的距離H1和閘極側壁處的第一導電層208的表面與所述半導體基板的距離H2差距很大，從而會影響透過第一導電層208形成的離子植入區的形貌。在本實施例中，所述多晶矽層的沈積的厚度為500Å~800Å。在閘極側壁處的多晶矽層中，所述H1和H2的之間的差距最大可以達到一個閘極的高度，閘極的高度一般為1500Å，使得所述多晶矽層的高度的範圍可以為500Å~2000Å。透過所述多晶矽層進行離子植入，可能會發生在接近閘極側壁處的離子還沒有擴散到半導體基板中，在半導體基板平坦處的離子已經擴散好了，類似圖中虛線所示的摻雜區205'。
為了解決這個問題，本實施例中採用的所述第一導電層208為多晶矽，由於多晶矽和半導體基板(單晶矽基板)的材質相同，但是晶格結構不同。兩者之間會存在一 個分介面，這個介面會對擴散有一定阻擋作用，但不是太明顯。由於兩者的材質相同，離子植入可以在較高溫度下的熱擴散作用下透過多晶矽層進入半導體基板，但由於晶格結構不同，被植入的離子需要足夠的熱量才能具有足夠的動能從多晶矽中進入到半導體基板中。如果直接用高溫退火，被植入的離子在擴散的時候分介面起不到阻擋作用，所以離子擴散的時候會出現如上所述的由於出發位置不同(多晶矽厚度不同導致)而導致到達矽基板的位置也不同，從而出現摻雜均勻性不夠好的問題。但是先使用稍低溫度進行預退火，則能有效的阻擋住由於溫度較低而動能較低的離子的擴散，使被植入的離子都停留在這個分介面。當再用高溫退火時，由於被植入的離子都是從分介面開始擴散，就能實現使所有被植入的離子到達半導體基板中的統一深度，優化離子植入的均勻性。
本步驟中的離子植入包括： 對所述第一導電層208進行離子植入；在本步驟中，需要控制離子植入的能量使之不至於穿透第一導電層208，否則所述離子植入穿過第一導電層208，直接植入到半導體基板裏，還是會由於第一導電層208各處的厚度不同，而不能保證離子植入的均勻性。
進行預退火步驟，使得所述植入的離子聚集在所述多晶矽層(第一導電層208)與半導體基板的分介面上的多晶矽層中；所述為了防止多晶矽被氧化，所述預退火步驟在氮氣環境下進行，並且設置環境溫度為690℃~750℃， 壓強為常壓(760Tor，一個標準大氣壓)，進行時間為10min~20min。所述環境的溫度影響離子的活性，溫度太低，植入的離子沒有足夠的能量擴散到分介面上，溫度太高，植入的離子會直接擴散到半導體基板中去。所述預退火進行的時間由多晶矽的厚度決定，隨著厚度的增加，所述預退火的時間增加。
進行完預退火步驟後進行退火步驟，使得聚集在所述多晶矽中與半導體基板的分介面上的離子擴散到所述半導體基板100中。一般的，所述退火的溫度很高，高到足以使得所述分介面上的離子都擴散到半導體基板100中去。從而形成均勻性良好的摻雜區205。在本實施例中，所述退火的溫度大於1000℃。
本實施例提供的半導體結構中第一電晶體P1的閘極和第二電晶體P2的摻雜區之間的電連接通過第一導電層208來實現，無需再設置連接插塞，減小了第一電晶體P1和第二電晶體P2之間的間距。
圖12至圖14是本發明半導體結構形成方法第二實施例的示意圖。本實施例用於形成圖6所示的半導體結構。
如圖12所示，提供半導體基板100。所述半導體基板100可以是矽、鍺或其他Ⅲ-V族的半導體材料。所述半導體基板100還可以是絕緣體上矽(SOI，Silicon On Insulator)。
在所述半導體基板100上形成兩個相鄰的閘極，所述兩個閘極用於構成兩個相連的第二NMOS電晶體N2、第 四NMOS電晶體N4。具體地，所述閘極包括依次位於所述半導體基板100上的閘極介電層401、閘極電極層402、絕緣層403，以及圍繞閘極介電層401、閘極電極層402、絕緣層403的間隙壁404，所述相鄰閘極的間隙壁404和半導體基板圍成第二開口410。
如圖13所示，在所述兩個閘極、閘極露出的半導體基板上沈積導電材料，形成導電層405；具體地，本實施例中，所述導電材料為多晶矽，可以通過化學氣相沈積的方式形成。
需要說明後續還需要在閘極之間形成摻雜區。如果所述導電層405的厚度過大，容易造成難以通過離子植入形成摻雜區的問題，而如果導電層405的厚度過小，容易降低電連接的可靠性，因此，優選地，所述導電層405的厚度位於500Å~800Å的範圍內。
如圖14所示，去除部分導電層405，使剩餘導電層405覆蓋於所述第二開口410(如圖12所示)的底部和側壁上。
通過離子植入，對位於剩餘導電層405下方的半導體基板100進行摻雜，分別形成第二NMOS電晶體N2、第四NMOS電晶體N4的摻雜區(圖中未示出，另外所述第二NMOS電晶體N2、第四NMOS電晶體N4也可以共用一摻雜區)。所述剩餘導電層405實現第二NMOS電晶體N2、第四NMOS電晶體N4的摻雜區的電連接。
和前面類似的，本步驟中的離子植入包括： 對所述第一導電層405進行離子植入；在本步驟中，需要控制離子植入的能量使之不至於穿透第一導電層208，否則所述離子植入穿過第一導電層208，直接植入到半導體基板裏，還是會由於第一導電層208各處的厚度不同，而不能保證離子植入的均勻性。
進行預退火步驟，使得所述植入的離子聚集在所述多晶矽層(第一導電層405)與半導體基板的分介面上的多晶矽層中；所述預退火步驟在氮氣環境下進行，設置環境溫度為690℃~750℃，壓強為常壓，進行時間為10min~20min。所述環境的溫度影響離子的活性，溫度太低，植入的離子沒有足夠的能量擴散到分介面上，溫度太高，植入的離子會直接擴散到半導體基板中去。所述預退火進行的時間由多晶矽的厚度決定，隨著厚度的增加，所述預退火的時間增加。
進行完預退火步驟後進行退火步驟，使得聚集在所述多晶矽中與半導體基板的分介面上的離子擴散到所述半導體基板中。本實施例中，所述退火的溫度大於1000℃。
本實施例提供的半導體結構中第二NMOS電晶體N2、第四NMOS電晶體N4的摻雜區之間的電連接通過剩餘導電層405來實現，無需再設置連接插塞，減小了第二NMOS電晶體N2、第四NMOS電晶體N4之間的間距。
本發明雖然已以較佳實施例公開如上，但其並不是用來限定本發明，任何本領域技術人員在不脫離本發明的精神和範圍內，都可以利用上述揭示的方法和技術內容對本 發明技術方案做出可能的變動和修改，因此，凡是未脫離本發明技術方案的內容，依據本發明的技術實質對以上實施例所作的任何簡單修改、等同變化及修飾，均屬於本發明技術方案的保護範圍。
100‧‧‧半導體基板
208‧‧‧第一導電層
401‧‧‧閘極介電層
402‧‧‧閘極電極層
403‧‧‧絕緣層
404‧‧‧間隙壁
407‧‧‧汲極
408‧‧‧源極
410‧‧‧第二開口
N2‧‧‧第二NMOS電晶體
N4‧‧‧第四NMOS電晶體

Claims (10)

  1. 一種半導體結構的形成方法，其特徵在於，包括：在半導體基板上形成至少兩個相鄰的閘極，所述閘極自下而上依次包括閘極介電層、閘極電極層與絕緣層，以及圍繞所述閘極介電層、閘極電極層與絕緣層的間隙壁，相鄰閘極的間隙壁和所述半導體基板圍成一開口；在所述相鄰的閘極和未被閘極覆蓋的半導體基板上沈積多晶矽，形成多晶矽層；去除部分多晶矽層，使剩餘多晶矽層覆蓋於所述開口的底部和側壁上；對位於所述開口下方的半導體基板進行離子植入；進行預退火步驟，使得植入的離子聚集在所述多晶矽層與半導體基板的分介面上的多晶矽層中；進行退火步驟，使得聚集在分介面處的所述多晶矽中的離子擴散到所述半導體基板中，形成摻雜區；其中，所述預退火步驟的溫度小於所述退火步驟的溫度。
  2. 如請求項1所述的半導體結構的形成方法，其特徵在於，所述預退火步驟的溫度為690℃~750℃。
  3. 如請求項1或2所述的半導體結構的形成方法，其特徵在於，所述預退火步驟在氮氣環境下進行，設置環境壓強為常壓。
  4. 如請求項1所述的半導體結構的形成方法，其特 徵在於，所述多晶矽層的高度位於500Å~2000Å的範圍內。
  5. 如請求項4所述的半導體結構的形成方法，其特徵在於，所述預退火步驟在氮氣環境下進行，設置環境溫度為690℃~750℃，壓強為常壓，進行時間為10min~20min。
  6. 一種半導體結構的形成方法，其特徵在於，包括：在半導體基板上形成第一閘極和第二閘極，所述第一閘極自下而上依次包括閘極介電層、閘極電極層與絕緣層，以及圍繞所述閘極介電層、閘極電極層與絕緣層的間隙壁；去除第一閘極中靠近第二閘極的部分絕緣層，使剩餘絕緣層露出靠近第二閘極的部分閘極電極層，所述剩餘絕緣層、被絕緣層露出的部分閘極電極層、第一閘極和第二閘極之間的半導體基板以及第二閘極圍成一開口；在第一閘極、第二閘極以及未被所述第一閘極和第二閘極覆蓋的半導體基板上沈積多晶矽，形成多晶矽層；去除部分多晶矽層，使剩餘多晶矽層覆蓋於所述開口的底部和側壁上；對第一閘極和第二閘極之間的半導體基板進行離子植入；進行預退火步驟，使得植入的離子聚集在所述多晶矽層與半導體基板分介面處的多晶矽層中； 進行退火步驟，使得聚集在分介面處的所述多晶矽層中的離子擴散到所述半導體基板中，形成摻雜區；其中，所述預退火步驟的溫度小於所述退火步驟的溫度。
  7. 如請求項6所述的半導體結構的形成方法，其特徵在於，所述預退火步驟的溫度為690℃~750℃。
  8. 如請求項6或7所述的半導體結構的形成方法，其特徵在於，所述預退火步驟在氮氣環境下進行，設置環境壓強為常壓。
  9. 如請求項7所述的半導體結構的形成方法，其特徵在於，所述多晶矽層的高度位於500Å~2000Å的範圍內。
  10. 如請求項9所述的半導體結構的形成方法，其特徵在於，所述預退火步驟在氮氣環境下進行，設置環境溫度為690℃~750℃，壓強為常壓，進行時間為10min~20min。
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CN106935554B (zh) * 2015-12-31 2020-08-21 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法、电子装置
CN116419562B (zh) * 2023-06-09 2023-09-08 合肥晶合集成电路股份有限公司 半导体装置及其制作方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04119665A (ja) * 1990-09-10 1992-04-21 Matsushita Electron Corp 半導体記憶装置とその製造方法
JPH04127567A (ja) * 1990-09-19 1992-04-28 Fujitsu Ltd 半導体装置の製造方法
KR19980045199A (ko) * 1996-12-09 1998-09-15 로버트 에이취.시.차오 개선된 살리사이드 공정기술
JP3699946B2 (ja) * 2002-07-25 2005-09-28 株式会社東芝 半導体装置の製造方法
TWI314768B (en) * 2003-09-04 2009-09-11 United Microelectronics Corp Method of manufacturing metal-oxide-semiconductor transistor
CN1855472A (zh) * 2004-06-10 2006-11-01 台湾积体电路制造股份有限公司 半导体装置以及用于形成sram单元的方法
KR100910477B1 (ko) * 2007-08-20 2009-08-04 주식회사 동부하이텍 반도체 소자 제조방법
CN102487077B (zh) * 2010-12-03 2014-02-26 上海华虹宏力半导体制造有限公司 BiCMOS工艺中的垂直寄生型PNP器件及制造方法
CN102569084B (zh) * 2010-12-16 2014-04-16 北大方正集团有限公司 P型高浓度掺杂硅及bcd产品p沟道mos管制作工艺

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