TWI530782B - 伺服器 - Google Patents

Description

伺服器

本發明是有關於一種伺服器，特別是有關於一種具有可與編程裝置共用連接埠的除錯系統的伺服器。

在現今電腦系統之製造過程中，需透過除錯程式來對主機板上之系統單晶片(system on chip)進行除錯，才能得知何處發生故障。而一般之作法，係將除錯裝置連接主機板上系統單晶片的對應除錯埠(debug port)，接收系統單晶片產生之硬體除錯測試(hardware debug test,HDT)信號來執行除錯工作。

然而，因為現今電腦系統已走向輕薄短小之趨勢，而具20接腳之除錯埠相當占主機板面積。故，為縮減主機板面積，常僅在一主機板上設置有限之除錯埠，也就是說，並非每一系統單晶片均有對應之除錯埠。如此一來，未有對應除錯埠之系統單晶片需要額外設置除錯接點(test point)，當進行除錯程式時，僅能以飛線之方式再行焊接一除錯埠以和除錯裝置進行連接。然上述之方法，很容易出現飛線斷開，焊接不良等情況，而影響正常之除錯程式，甚 至影響硬體除錯測試信號之品質。

因此，如何在不增加主機板板尺寸的前提下，提高除錯之品質即成為追求之目標。

根據本發明的一態樣，係在提供一種伺服器包含：至少一系統單晶片、一基板管理控制器、一第一切換器以及一連接器。其中，此至少一系統單晶片，具有硬體除錯測試介面用以產生一硬體除錯測試信號。基板管理控制器，具有編程介面用以產生一編程信號。第一切換器，接收硬體除錯測試信號以及編程信號。連接器耦接第一切換器。一第一控制信號控制第一切換器，以選擇硬體除錯測試信號或是編程信號來輸出給連接器，當連接器接收到硬體除錯測試信號時，會將硬體除錯測試信號傳輸至除錯裝置進行除錯。而當連接器接收到編程信號時，會將編程信號傳輸給編程裝置以對基板管理控制器進行編程。在一實施例中，伺服器更具有一複雜可程式邏輯元件耦接第一切換器。其中當系統單晶片未加上電源，伺服器在待開機狀態(standby電源)時，第一切換器會將編程信號傳送給連接器，以透過第一切換器對基板管理控制器的資料進行編程更新。當系統單晶片加上電源後，系統單晶片會產生電源就緒信號，以觸發複雜可程式邏輯元件產生第一控制信號，控制第一切換器將硬體除錯測試信號傳送給連接器，以透過第一切換器對系統單晶片進行除錯。

在一實施例中，第一切換器可為一複雜可程式邏輯元件，第一控制信號可為一電源就緒信號。當系統單晶片未加上電源，伺服器在待開機狀態(standby電源)時，複雜可程式邏輯元件將編程信號傳送給連接器，以透過複雜可程式邏輯元件對基板管理控制器的資料進行編程更新。且當系統單晶片加上電源後，系統單晶片會產生電源就緒信號，以控制複雜可程式邏輯元件將硬體除錯測試信號傳送給連接器，以透過複雜可程式邏輯元件對系統單晶片進行除錯。

在一實施例中，此至少一系統單晶片更包括一第一系統單晶片、一第二系統單晶片、一第三系統單晶片以及一第四系統單晶片。每一個系統單晶片具有一硬體除錯測試介面，硬體除錯測試介面可產生一硬體除錯測試信號。

在一實施例中，伺服器更包括一第二切換器和一控制器。其中第二切換器耦接第一系統單晶片、第二系統單晶片、第三系統單晶片以及第四系統單晶片。控制器耦接第二切換器，控制器可產生一選擇信號以控制第二切換器選擇第一系統單晶片、第二系統單晶片、第三系統單晶片以及第四系統單晶片其中之一的硬體除錯測試信號以傳輸給第一切換器。其中當各系統單晶片未加上電源，伺服器在待開機狀態(standby電源)時，第一切換器將編程信號傳送給連接器，以透過第一切換器對基板管理控制器的資料進行編程更新。當系統單晶片加上電源後，每一系統單晶片會對應產生一電源就緒信號，當控制器控制第二切換 器選擇其中一系統單晶片時，被選擇系統單晶片的對應電源就緒信號控制第一切換器將被選擇系統單晶片的硬體除錯測試信號傳送給連接器，以透過第一切換器和第二切換器對被選擇系統單晶片進行除錯。

在一實施例中，硬體除錯測試信號包括電源就緒信號。

在一實施例中，第一切換器可為一複雜可程式邏輯元件，伺服器更包括一控制器耦接複雜可程式邏輯元件，其中控制器產生一選擇信號以控制複雜可程式邏輯元件選擇第一系統單晶片、第二系統單晶片、第三系統單晶片以及第四系統單晶片其中之一的硬體除錯測試信號以傳輸給連接器。其中，當各系統單晶片未加上電源，伺服器在待開機狀態(standby電源)時，複雜可程式邏輯元件將編程信號傳送給連接器，以透過複雜可程式邏輯元件對基板管理控制器的資料進行編程更新。當系統單晶片加上電源後，控制器產生一選擇信號以控制複雜可程式邏輯元件選擇第一系統單晶片、第二系統單晶片、第三系統單晶片以及第四系統單晶片其中之一的硬體除錯測試信號以傳輸給連接器，以透過複雜可程式邏輯元件對選擇的系統單晶片進行除錯。

在一實施例中，伺服器的第一切換器為一複雜可程式邏輯元件。當各系統單晶片未加上電源，伺服器在待開機狀態(standby電源)時，複雜可程式邏輯元件將編程信號傳送給連接器，以透過複雜可程式邏輯元件對基板管理 控制器的資料進行編程更新。當其中僅一系統單晶片加上電源後會產生一電源就緒信號，複雜可程式邏輯元件根據電源就緒信號選擇對應系統單晶片的硬體除錯測試信號以傳輸給連接器，以透過複雜可程式邏輯元件對對應系統單晶片進行除錯。

在一實施例中，伺服器的第一切換器為一複雜可程式邏輯元件。當各系統單晶片未加上電源，複雜可程式邏輯元件將編程信號傳送給連接器，以透過複雜可程式邏輯元件對基板管理控制器的資料進行編程更新。當系統單晶片加上電源後，每一系統單晶片會對應產生一電源就緒信號，複雜可程式邏輯元件根據此電源就緒信號的狀態選擇對應系統單晶片的硬體除錯測試信號以傳輸給連接器，以透過複雜可程式邏輯元件對對應系統單晶片進行除錯。

在一實施例中，硬體除錯測試信號更包括兩通用型輸入輸出信號，除錯裝置根據兩通用型輸入輸出信號發出一選擇信號給複雜可程式邏輯元件選擇對應系統單晶片的硬體除錯測試信號。

本發明之另一態樣在提供一種伺服器具有一系統單晶片、一基板管理控制器以及一第一連接器。系統單晶片，具有硬體除錯測試介面，此硬體除錯測試介面具有複數接腳，用以輸出一硬體除錯測試信號。基板管理控制器，用於對伺服器進行管理。第一連接器為基板管理控制器的編程連接器。其中第一連接器的部份接腳在基板管理控制器進行編程時用以傳輸編程信號，而第一連接器的其餘接 腳在硬體除錯測試介面進行除錯時輸出硬體除錯測試信號的部份信號。

在一實施例中，伺服器更包括一第二連接器。其中硬體除錯測試介面接腳之一部分耦接第一連接器中用以給基板管理控制器傳輸編程信號之外的接腳。硬體除錯測試介面接腳之其餘部分耦接第二連接器，以傳輸硬體除錯測試信號至一除錯裝置進行除錯。

在一實施例中，伺服器更包括一纜線，纜線一端連接第一連接器和第二連接器，纜線另一端連接除錯裝置。

參考以下描述與申請專利範圍將更容易明瞭本發明的特徵與優點。應該明瞭的是，以上的描述與以下的詳細描述僅是說明例而且用於進一步說明本發明的申請專利範圍，並不用於侷限本發明的範疇。

100,200,300,400,500,600‧‧‧伺服器系統

101‧‧‧系統單晶片硬體除錯測試介面

102‧‧‧第一連接器

103‧‧‧第二連接器

104‧‧‧電阻

105‧‧‧基板管理控制器

201‧‧‧系統單晶片硬體除錯測試介面

202,405‧‧‧基板管理控制器編程介面

203‧‧‧第一切換器

204‧‧‧複雜可程式邏輯元件

205,409‧‧‧連接器

401‧‧‧第一系統單晶片硬體除錯測試介面

402‧‧‧第二系統單晶片硬體除錯測試介面

403‧‧‧第三系統單晶片硬體除錯測試介面

404‧‧‧第四系統單晶片硬體除錯測試介面

406‧‧‧第二切換器

407‧‧‧第一切換器

408‧‧‧控制器

CS‧‧‧控制信號

PWR_OK‧‧‧電源就緒信號

HDT signal‧‧‧硬體除錯測試信號

programming signal‧‧‧編程信號

為讓本發明之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之說明如下：第1圖繪示依照本發明一較佳實施例的之伺服器系統概略圖示。

第2圖繪示依照本發明另一較佳實施例的之伺服器系統概略圖示。

第3圖繪示依照本發明另一較佳實施例的之伺服器系統概略圖示。

第4圖繪示依照本發明另一較佳實施例的之伺服器系 統概略圖示。

第5圖繪示依照本發明另一較佳實施例的之伺服器系統概略圖示。

第6圖繪示依照本發明一較佳實施例的之伺服器系統概略圖示。

以下為本發明較佳具體實施例以所附圖示加以詳細說明，下列之說明及圖示使用相同之參考數字以表示相同或類似元件，並且在重複描述相同或類似元件時則予省略。

第1圖，其繪示依照本發明一較佳實施例的之伺服器系統概略圖示。伺服器系統100包括一系統單晶片硬體除錯測試介面(HDT interface)101、一第一連接器102、一第二連接器103以及一基板管理控制器105。其中，基板管理控制器105用於對伺服器100進行管理。系統單晶片硬體除錯測試介面101包括11接腳用以傳輸硬體除錯測試信號給一除錯裝置。第一連接器102為一基板管理控制器105的編程連接器。第二連接器103為一2×3型式的六接腳之連接器。傳統上，系統單晶片硬體除錯測試介面101是透過主機板上對應的除錯埠來與除錯裝置連接以傳送此除錯測試信號給除錯裝置。但，因為主機板面積之限制，不適於額外設置此除錯埠，而基板管理控制器的編程埠(programming port)亦為一20接腳之連接器，且由於用以 進行基板管理控制器內部儲存器資料更新所需之編程信號(programming signal)，和用以連接電源信號以及接地信號只佔用了其中13支接腳，因此，本發明利用基板管理控制器連接器上未使用之7個接腳，來連接一電源信號以及一接地信號，並接收除錯測試介面其中5接腳所傳輸之硬體除錯測試信號，同時配合6接腳之第二連接器103來接收除錯測試介面剩餘6接腳所傳輸之硬體除錯測試信號給一除錯裝置。也就是說，系統單晶片硬體除錯測試介面101的多個接腳之一部分係耦接第一連接器102中用以給基板管理控制器105傳輸編程信號之外的接腳，而系統單晶片硬體除錯測試介面101的其餘接腳則耦接第二連接器103。換言之，本案第一連接器102的部份接腳在基板管理控制器105進行編程時傳輸編程信號，而第一連接器102的其餘接腳則用以在系統單晶片硬體除錯測試介面101進行除錯時輸出硬體除錯測試信號的部份信號，而第二連接器103則用以輸出硬體除錯測試信號的其餘信號，以傳輸完整的硬體除錯測試信號至一除錯裝置進行除錯。依此，伺服器系統100可共用基板管理控制器連接器，而不需額外設置除錯埠，且僅需額外設置6接腳之第二連接器103，因此和習知需設置20接腳之除錯埠相較，可大幅降低所佔用之主機板面積。

在另一實施例中，為避免和系統單晶片硬體除錯測試介面101之耦接影響基板管理控制器之編程，因此本發明更於系統單晶片硬體除錯測試介面101和第一連接器 102以及第二連接器103間之硬體除錯測試信號走線上分別設置一個零歐姆的電阻104。其中，在基板管理控制器進行編程時並不焊接電阻104。當需要進行除錯時，再將此電阻104焊接在硬體除錯測試信號走線，因此不會影響基板管理控制器之編程。再者，由於本實施例中用以取代傳統除錯埠之第一連接器102以及第二連接器103為分離之兩連接器，因此須配合設計硬體除錯測試介面101和第一連接器102以及第二連接器103間之連接線，以確實傳送硬體除錯測試信號給一除錯裝置。其中，需設置一纜線，纜線一端連接第一連接器和第二連接器，纜線另一端連接除錯裝置。

第2圖，其繪示依照本發明另一較佳實施例的之伺服器系統概略圖示。伺服器系統200包括一系統單晶片的硬體除錯測試介面201、一基板管理控制器的編程介面202、一第一切換器203、一複雜可程式邏輯元件(Complex Programmable Logic Device,CPLD)204，以及一連接器205，其中連接器205具有至少20接腳，而複雜可程式邏輯元件204會產生一控制信號CS來控制切換器203之切換。由於習知之除錯埠和基板管理控制器的編程埠均為20接腳之連接器，因此在本實施例中，利用複雜可程式邏輯元件204控制一第一切換器203，來選擇一基板管理控制器的編程介面202或一欲進行測試系統單晶片的硬體除錯測試介面201將輸出之對應信號，編程信號(programming signal)或是硬體除錯測試信號(HDT signal)，傳送給連接器 205，以進行基板管理控制器的編程程式或是系統單晶片之除錯程式。依此，透過第一切換器203之選擇，可讓基板管理控制器編程介面202和硬體除錯測試介面201共同使用連接器205，而不需額外設置一除錯埠。在一實施例中，此欲進行測試之系統單晶片會產生一電源就緒信號(PWR_OK)來觸發複雜可程式邏輯元件204產生此控制信號CS。其中，當系統處於待開機狀態(standby電源)下時，基板管理控制器和複雜可程式邏輯元件204處於工作狀態，第一切換器203將基板管理控制器的編程介面202輸出之對應信號傳送給連接器205，此時，可透過連接器205和第一切換器203對基板管理控制器內部儲存器的資料進行編程更新。當系統完成開機後，此時系統單晶片處於工作狀態，其會產生一電源就緒信號(PWR_OK)來觸發複雜可程式邏輯元件204產生一控制信號CS，控制第一切換器203將系統單晶片的硬體除錯測試介面201輸出之對應信號傳送給連接器205，此時，可透過連接器205和第一切換器203對系統單晶片進行除錯工作。

在另一實施例中，亦可不使用第一切換器203，而直接由複雜可程式邏輯元件204進行系統單晶片的硬體除錯測試介面201或基板管理控制器的編程介面202間之選擇。如第3圖所示，其繪示依照本發明另一較佳實施例的之伺服器系統概略圖示。伺服器系統300包括一系統單晶片的硬體除錯測試介面201、一基板管理控制器的編程介面202、一複雜可程式邏輯元件204，以及一連接器205， 其中連接器205具有至少20接腳。其中，系統單晶片會產生一電源就緒信號(PWR_OK)來觸發複雜可程式邏輯元件204選擇編程介面202或硬體除錯測試介面201輸出對應信號給連接器205，以進行基板管理控制器的編程程式或是系統單晶片之除錯程式。例如，當系統處於待開機狀態下時，基板管理控制器和複雜可程式邏輯元件204處於工作狀態，複雜可程式邏輯元件204將編程介面202輸出之對應信號傳送給連接器205，此時，可透過連接器205和複雜可程式邏輯元件204對基板管理控制器內部儲存器的資料進行編程更新。當系統完成開機後，此時系統單晶片處於工作狀態，其會產生一電源就緒信號(PWR_OK)控制複雜可程式邏輯元件204將硬體除錯測試介面201輸出之對應信號傳送給連接器205，此時，可透過連接器205和複雜可程式邏輯元件204對系統單晶片進行除錯工作。

值得注意的是，上述之實施例中均為單一的系統單晶片的除錯測試介面和一基板管理控制器的編程介面共用一連接器。然而，在其他之實施例中，當一主機板上具有多個系統單晶片亦可使用本發明揭示之結構來共用一連接器，如第4圖所示，其中第4圖是以一主機板上具有4個系統單晶片為例來解釋本發明之應用，然不以此為限。第4圖繪示依照本發明另一較佳實施例的之伺服器系統概略圖示。伺服器系統400包括第一系統單晶片的硬體除錯測試介面401、第二系統單晶片的硬體除錯測試介面402、第三系統單晶片的硬體除錯測試介面403、第四系統單晶片的 硬體除錯測試介面404、一基板管理控制器的編程介面405、一第一切換器407、一第二切換器406、一控制器408以及一連接器409。連接器409具有至少20接腳。控制器408會產生一選擇信號來控制第二切換器406之切換，選擇第一系統單晶片的硬體除錯測試介面401、第二系統單晶片的硬體除錯測試介面402、第三系統單晶片的硬體除錯測試介面403和第四系統單晶片的硬體除錯測試介面404其中之一。在一實施例中，控制器408可採用兩個跳線(jumper)，通過接地和接電源線來輸出四組選擇信號00、01、10、11，控制第二切換器406之切換。一電源就緒信號(PWR_OK)會控制第一切換器407將第二切換器406選擇的系統單晶片硬體除錯測試介面輸出之對應信號傳送給連接器409。

其中，當系統處於待開機狀態下時，基板管理控制器處於工作狀態而各系統單晶片並不工作，因此，第一切換器407將基板管理控制器的編程介面405輸出之對應信號傳送給連接器409，此時，可透過連接器409和第一切換器407對基板管理控制器內部儲存器的資料進行編程更新。當系統完成開機後，此時各系統單晶片處於工作狀態，每一系統單晶片均會產生一對應之電源就緒信號(PWR_OK)。依此，根據控制器408的兩個跳線(jumper)所選取的狀態(00、01、10或11)為依據控制第二切換器406之切換，選擇第一系統單晶片的硬體除錯測試介面401、第二系統單晶片的硬體除錯測試介面402、第三系統單晶 片的硬體除錯測試介面403和第四系統單晶片的硬體除錯測試介面404其中之一，並將對應的電源就緒信號(PWR_OK)和硬體除錯測試信號(HDT signal)輸出到第一切換器407，當第一切換器407接收到此電源就緒信號(PWR_OK)後，會進行切換，將對應硬體除錯測試信號輸出給連接器409，此時，可透過連接器409和第一切換器407和第二切換器406對對應之系統單晶片進行除錯工作。

在另一實施例中，亦可不使用第一切換器407和第二切換器406，而直接由一複雜可程式邏輯元件進行各系統單晶片的硬體除錯測試介面或基板管理控制器的編程介面間之選擇。如第5圖所示，其繪示依照本發明另一較佳實施例的之伺服器系統概略圖示。伺服器系統500包括第一系統單晶片的硬體除錯測試介面401、第二系統單晶片的硬體除錯測試介面402、第三系統單晶片的硬體除錯測試介面403、第四系統單晶片的硬體除錯測試介面404、一基板管理控制器的編程介面405、一複雜可程式邏輯元件410、一控制器408以及一連接器409。連接器409具有至少20接腳。控制器408會產生一選擇信號來控制複雜可程式邏輯元件410選擇第一系統單晶片的硬體除錯測試介面401、第二系統單晶片的硬體除錯測試介面402、第三系統單晶片的硬體除錯測試介面403和第四系統單晶片的硬體除錯測試介面404其中之一。在一實施例中，控制器408可採用兩個跳線(jumper)，通過接地和接電源線來輸出四組選擇信號00、01、10、11，控制複雜可程式邏輯元件410 之選擇。

當系統處於待開機狀態下時，基板管理控制器和複雜可程式邏輯元件410處於工作狀態，而各系統單晶片未加上電源，因此，複雜可程式邏輯元件410將基板管理控制器的編程介面405輸出之編程信號(programming signal)傳送給連接器409，此時，可透過複雜可程式邏輯元件410對基板管理控制器內部儲存器的資料進行編程更新。當系統完成開機後，此時各可根據控制器408的兩個跳線(jumper)所選取的狀態(00、01、10或11)為依據控制複雜可程式邏輯元件410選擇第一系統單晶片的硬體除錯測試介面401、第二系統單晶片的硬體除錯測試介面402、第三系統單晶片的硬體除錯測試介面403和第四系統單晶片的硬體除錯測試介面404其中之一，並將對應的硬體除錯測試信號(HDT signal)輸出給連接器409，此時，可透過連接器409和複雜可程式邏輯元件410對對應之系統單晶片進行除錯工作。

在上述之實施例中，是在對系統單晶片進行除錯工作前，先根據控制器408中的兩個跳線(jumper)所選取的狀態(00、01、10或11)選擇一系統單晶片作為除錯對象。然而，在另一實施例中，亦可不先使用控制器408進行測試單晶片之選擇，而是在進行除錯的同時，由一除錯裝置透過連接器409發出選擇信號給複雜可程式邏輯元件進行選擇。如第6圖所示，其繪示依照本發明另一較佳實施例的之除錯系統概略圖示。除錯系統600包括第一系統單晶 片的硬體除錯測試介面401、第二系統單晶片的硬體除錯測試介面402、第三系統單晶片的硬體除錯測試介面403、第四系統單晶片的硬體除錯測試介面404、一基板管理控制器的編程介面405、一複雜可程式邏輯元件410以及一連接器409。連接器409具有至少20接腳。複雜可程式邏輯元件410可根據一除錯裝置(圖中未繪示出)發出選擇信號選擇第一系統單晶片的硬體除錯測試介面401、第二系統單晶片的硬體除錯測試介面402、第三系統單晶片的硬體除錯測試介面403和第四系統單晶片的硬體除錯測試介面404其中之一所輸出之對應硬體除錯測試信號。

當系統處於待開機狀態下時，基板管理控制器和複雜可程式邏輯元件410處於工作狀態，而各系統單晶片未加上電源，此時，複雜可程式邏輯元件410將基板管理控制器的編程介面405輸出之信號傳送給連接器409，因此可透過複雜可程式邏輯元件410對基板管理控制器內部儲存器的資料進行編程更新。當系統完成開機後，此時各系統單晶片處於工作狀態，每一系統單晶片均會產生一對應之電源就緒信號(PWR_OK)。若系統僅有一系統單晶片被開啟產生電源就緒信號(PWR_OK)，此時複雜可程式邏輯元件410根據電源就緒信號(PWR_OK)之有效狀態時判斷需要除錯之系統單晶片，並將對應的硬體除錯測試信號(HDT signal)輸出至連接器409，此時，可透過連接器409和複雜可程式邏輯元件410對對應之系統單晶片進行除錯工作。另一方面，若系統有多個系統單晶片被同時開啟，此 時為使得複雜可程式邏輯元件410能夠選擇哪一系統單晶片所發出硬體除錯測試信號(HDT signal)，此時可在複雜可程式邏輯元件410傳輸給連接器409的硬體除錯測試信號(HDT signal)中增加兩條通用型輸入輸出(General Purpose I/O,GPIO)信號，透過兩個GPIO所表示之四種狀態00、01、10和11，除錯裝置(圖中未繪示出)發出選擇信號傳輸至複雜可程式邏輯元件410，以使得複雜可程式邏輯元件410可選擇對應系統單晶片的硬體除錯測試信號。當進行除錯時，可在除錯裝置上增加系統單晶片的選擇選項(不同的GPIO值)，選擇不同的系統單晶片，並透過連接器409將所選擇信號輸出給複雜可程式邏輯元件410。複雜可程式邏輯元件410根據從除錯裝置接收的選擇信號判斷選擇哪個系統單晶片，然後將對應系統單晶片的硬體除錯測試信號輸出給連接器409，此時，可透過連接器409和複雜可程式邏輯元件410對對應之系統單晶片進行除錯工作。

綜合上述所言，透過本發明之架構，利用切換器之選擇，可讓系統單晶片的硬體除錯測試介面或基板管理控制器的編程介面之輸出信號在不同時間傳送給連接器，因此可共用一連接器，而不需增加主機板板尺寸。且不需佈置任何之飛線更可提高測試之品質。

雖然本發明已以實施方式揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100‧‧‧除錯系統

101‧‧‧系統單晶片硬體除錯測試介面

102‧‧‧第一連接器

103‧‧‧第二連接器

104‧‧‧電阻

105‧‧‧基板管理控制器

Claims (15)

1. 一種伺服器，至少包含：至少一系統單晶片，具有硬體除錯測試介面，該硬體除錯測試介面產生一硬體除錯測試信號；一基板管理控制器，具有編程介面，該編程介面產生一編程信號；一第一切換器，接收該硬體除錯測試信號以及該編程信號；以及一連接器，耦接該第一切換器；其中一第一控制信號控制該第一切換器，用以選擇該硬體除錯測試信號或是該編程信號輸出給該連接器，當該連接器接收到該硬體除錯測試信號時，將該硬體除錯測試信號傳輸至一除錯裝置進行除錯，當該連接器接收到該編程信號時，將該編程信號傳輸至一編程裝置以對該基板管理控制器進行編程。
2. 如請求項1所述之伺服器，其中更包括一複雜可程式邏輯元件耦接該第一切換器，其中：當該至少一系統單晶片未加上電源，該伺服器在待開機狀態(standby電源)時，該第一切換器將該編程信號傳送給該連接器，以透過該第一切換器對該基板管理控制器的資料進行編程更新；以及當該至少一系統單晶片加上電源後，該至少一系統單晶片會產生一電源就緒信號，以觸發該複雜可程式邏輯元件產生該第一控制信號，控制該第一切換器將該硬體除錯測試信 號傳送給該連接器，以透過該第一切換器對該至少一系統單晶片進行除錯。
3. 如請求項1所述之伺服器，其中該第一切換器為一複雜可程式邏輯元件，該第一控制信號為一電源就緒信號，其中：當該至少一系統單晶片未加上電源，該伺服器在待開機狀態(standby電源)時，該複雜可程式邏輯元件將該編程信號傳送給該連接器，以透過該複雜可程式邏輯元件對該基板管理控制器的資料進行編程更新；以及當該至少一系統單晶片加上電源後，該至少一系統單晶片會產生該電源就緒信號，以控制該複雜可程式邏輯元件將該硬體除錯測試信號傳送給該連接器，以透過該複雜可程式邏輯元件對該至少一系統單晶片進行除錯。
4. 如請求項1所述之伺服器，其中該至少一系統單晶片更包括一第一系統單晶片、一第二系統單晶片、一第三系統單晶片以及一第四系統單晶片，每一該些系統單晶片具有一硬體除錯測試介面，該硬體除錯測試介面產生一硬體除錯測試信號。
5. 如請求項4所述之伺服器，更包括：一第二切換器耦接該第一系統單晶片、該第二系統單晶片、該第三系統單晶片以及該第四系統單晶片；以及一控制器耦接該第二切換器，其中該控制器產生一選擇信號以控制該第二切換器選擇該第一系統單晶片、該第二系 統單晶片、該第三系統單晶片以及該第四系統單晶片其中之一的硬體除錯測試信號以傳輸給該第一切換器。
6. 如請求項5所述之伺服器，其中：當該些系統單晶片未加上電源，該伺服器在待開機狀態(standby電源)時，該第一切換器將該編程信號傳送給該連接器，以透過該第一切換器對該基板管理控制器的資料進行編程更新；以及當該些系統單晶片加上電源後，每一該些系統單晶片會對應產生一電源就緒信號，當該控制器控制該第二切換器選擇該些系統單晶片其中之一時，該被選擇系統單晶片的對應電源就緒信號控制該第一切換器將該被選擇系統單晶片的該硬體除錯測試信號傳送給該連接器，以透過該第一切換器和該第二切換器對該被選擇系統單晶片進行除錯。
7. 如請求項6所述之伺服器，其中該硬體除錯測試信號包括該電源就緒信號。
8. 如請求項4所述之伺服器，其中該第一切換器為一複雜可程式邏輯元件，該伺服器更包括一控制器耦接該複雜可程式邏輯元件，其中該控制器產生一選擇信號以控制該複雜可程式邏輯元件選擇該第一系統單晶片、該第二系統單晶片、該第三系統單晶片以及該第四系統單晶片其中之一的硬體除錯測試信號以傳輸給該連接器。
9. 如請求項8所述之伺服器，其中： 當該些系統單晶片未加上電源，該伺服器在待開機狀態(standby電源)時，該複雜可程式邏輯元件將該編程信號傳送給該連接器，以透過該複雜可程式邏輯元件對該基板管理控制器的資料進行編程更新；以及當該些系統單晶片加上電源後，該控制器產生一選擇信號以控制該複雜可程式邏輯元件選擇該第一系統單晶片、該第二系統單晶片、該第三系統單晶片以及該第四系統單晶片其中之一的硬體除錯測試信號以傳輸給該連接器，以透過該複雜可程式邏輯元件對該選擇的系統單晶片進行除錯。
10. 如請求項4所述之伺服器，其中該第一切換器為一複雜可程式邏輯元件，其中：當該些系統單晶片未加上電源，該伺服器在待開機狀態(standby電源)時，該複雜可程式邏輯元件將該編程信號傳送給該連接器，以透過該複雜可程式邏輯元件對該基板管理控制器的資料進行編程更新；以及當其中僅一系統單晶片加上電源後會產生一電源就緒信號，該複雜可程式邏輯元件根據該電源就緒信號選擇對應系統單晶片的硬體除錯測試信號以傳輸給該連接器，以透過該複雜可程式邏輯元件對該對應系統單晶片進行除錯。
11. 如請求項4所述之伺服器，其中該第一切換器為一複雜可程式邏輯元件，其中：當該些系統單晶片未加上電源，該複雜可程式邏輯元件將該編程信號傳送給該連接器，以透過該複雜可程式邏輯元件對該基板管理控制器的資料進行編程更新；以及 當該些系統單晶片加上電源後，每一該些系統單晶片會對應產生一電源就緒信號，該複雜可程式邏輯元件根據該些電源就緒信號的狀態選擇對應系統單晶片的硬體除錯測試信號以傳輸給該連接器，以透過該複雜可程式邏輯元件對該對應系統單晶片進行除錯。
12. 如請求項11所述之伺服器，其中該硬體除錯測試信號更包括兩通用型輸入輸出信號，該除錯裝置根據該兩通用型輸入輸出信號發出一選擇信號給該複雜可程式邏輯元件選擇對應系統單晶片的硬體除錯測試信號。
13. 一種伺服器，至少包含：一系統單晶片，具有硬體除錯測試介面，該硬體除錯測試介面具有複數接腳，用以輸出一硬體除錯測試信號；一基板管理控制器，用於對該伺服器進行管理；以及一第一連接器，其中該第一連接器為該基板管理控制器的編程連接器；其中，該第一連接器的部份接腳在該基板管理控制器進行編程時傳輸編程信號，該第一連接器的其餘接腳在該硬體除錯測試介面進行除錯時輸出該硬體除錯測試信號的部份信號。
14. 如請求項13所述之伺服器，更包括一第二連接器，其中該硬體除錯測試介面的該些接腳之一部分耦接該第一連接器中用以給該基板管理控制器傳輸編程信號之外的接 腳以及該些接腳之其餘部分耦接該第二連接器，以傳輸該硬體除錯測試信號至一除錯裝置進行除錯。
15. 如請求項13所述之伺服器，其中更包括一纜線，該纜線一端連接該第一連接器和該第二連接器，該纜線另一端連接該除錯裝置。