TWI528360B - 記憶體自我刷新裝置以及方法 - Google Patents

Description

記憶體自我刷新裝置以及方法

本發明係有關於一種記憶體自我刷新裝置以及方法，特別係有關於一種有效降低待機電流之記憶體自我刷新裝置以及方法。

在動態存取記憶體中，儲存單元包括一個電晶體以及一個電容器來儲存一個位元之資料。由於電容器之周圍存在各種漏電電流之路徑，因此儲存單元必須於待機模式時定期刷新其儲存之資料，這也是為何稱之為「動態」之原因。

然而，待機模式之消耗電流係為動態存取記憶體之一項很重要的技術指標，而目前降低待機模式中之消耗電流的方式大多著重於降低靜態消耗電流，也已經有了顯著的成效。而動態存取記憶體之自我刷新動作亦執行於待機模式中，因此有必要針對降低自我刷新之消耗電流以增進動態存取記憶體之省電目的。

有鑑於此，本發明提出一種記憶體自我刷新裝置，適用於一記憶體陣列，其中上述記憶體陣列包括複數記憶體單元，包括一第一字元線選取模組、一位元線感測放大器以及一自我刷新控制器。

上述第一字元線選取模組，根據一第一主要字元線信號而致能，包括一第一選取元件以及一第二選取元件。上述第一選取元件根據一第一字元線驅動信號，而選取一第一字元線。上述第二選取元件根據一第二字元線驅動信號，而選取一第二字元線。上述位元線感測放大器根據一刷新信號，對選取之上述第一字元線以及上述第二字元線所對應之上述記憶體單元，進行一自我刷新動作。上述自我刷新控制器產生上述第一字元驅動信號、上述第二字元線驅動信號、上述第一主要字元線信號以及上述刷新信號，用以選擇上述第一字元線以及上述第二字元線之一者所對應之上述記憶體單元進行上述自我刷新動作，其中當自上述第一字元線切換至上述第二字元線時，上述自我刷新控制器將上述第一主要字元線信號維持相同邏輯位準。

根據本發明之一實施例，更包括一第二字元線選取模組。上述第二字元線選取模組，接收一第二主要字元線信號，包括一第三選取元件以及一第四選取元件。上述第三選取元件根據上述第一字元線驅動信號，而選取一第三字元線。上述第四選取元件根據上述第二字元線驅動信號，而選取一第四字元線。當自上述第二字元線切換至上述第三字元線時，上述自我刷新控制器停止產生上述第一主要字元線信號以及上述第二字元線驅動信號，依序產生上述第二主要字元線信號以及上述第一字元線驅動信號，當自上述第三字元線切換至上述第四字元線時，上述自我刷新控制器將上述第二主要字元線信號維持相同邏輯位準。

根據本發明之一實施例，其中上述第一選取元件係為一第一反相器，上述第一反相器包括一第一供應電源端、一第一輸入端以及一第一輸出端，上述第一字元線驅動信號經由上述第一供應電源端提供至上述第一反相器，上述第一主要字元線信號經由上述第一輸入端選擇上述第一反相器，使得上述第一反相器經由上述第一輸出端選擇上述第一選擇字元線，其中上述第二選取元件係為一第二反相器，上述第二反相器包括一第二供應電源端、一第二輸入端以及一第二輸出端，上述第二字元線驅動信號經由上述第二供應電源端提供至上述第二反相器，上述第一主要字元線信號經由上述第一輸入端選擇上述第二反相器，使得上述第二反相器經由上述第二輸出端選擇上述第二選擇字元線。

根據本發明之一實施例，更包括一命令解碼器。上述命令解碼器，輸出一致能信號，其中上述自我刷新控制器根據上述致能信號產生上述第一字元驅動信號、上述第二字元線驅動信號、上述第一主要字元線信號以及上述刷新信號。

根據本發明之一實施例，，其中上述自我刷新控制器更包括一自我刷新控制模組、一自我刷新計時模組以及一自我刷新計數模組。上述自我刷新控制模組根據上述致能信號以及一自我刷新信號，依序產生上述第一字元驅動信號以及上述第二字元線驅動信號，並輸出一狀態信號以及上述刷新信號。上述自我刷新計時模組接收上述狀態信號並控制上述第一字元驅動信號以及上述第二字元線驅動信號之時間間隔，而發出一時間信號。上述自我刷新計數模組根據上述時間信號，而 產生上述自我刷新信號以及上述第一主要字元線信號，並且在上述第二字元線驅動信號切換至上述第一字元線驅動信號之前，將上述第一主要字元線信號維持相同之邏輯位準。

本發明更提出一種記憶體自我刷新方法，適用於一記憶體陣列，其中上述記憶體陣列包括複數記憶體單元，包括：根據一第一主要字元線信號致能一第一字元線選取模組，並依序選取一第一字元線以及一第二字元線；以及對選取之上述第一字元線以及上述第二字元線所對應之上述記憶體單元進行一自我刷新動作，其中當自上述第一字元線切換至上述第二字元線時，上述第一主要字元線信號係維持相同邏輯位準。

根據本發明之一實施例，更包括：根據一第二主要字元線信號致能一第二字元線選取模組，並依序選取一第三字元線以及一第四字元線；以及對選取之上述第三字元線以及上述第四字元線所對應之上述記憶體單元進行一自我刷新動作，其中當自上述第三字元線切換至上述第四字元線時，上述第二主要字元線信號係維持相同邏輯位準。

根據本發明之一實施例，其中上述第一選取元件係為一第一反相器，上述第一反相器包括一第一供應電源端、一第一輸入端以及一第一輸出端，上述第一字元線驅動信號經由上述第一供應電源端提供至上述第一反相器，上述第一主要字元線信號經由上述第一輸入端選擇上述第一反相器，使得上述第一反相器經由上述第一輸出端選擇上述第一選擇字元線，其中上述第二選取元件係為一第二反相器，上述第二反相器包括一第二供應電源端、一第二輸入端以及一第二輸出端， 上述第二字元線驅動信號經由上述第二供應電源端提供至上述第二反相器，上述第一主要字元線信號經由上述第一輸入端選擇上述第二反相器，使得上述第二反相器經由上述第二輸出端選擇上述第二選擇字元線。

根據本發明之一實施例，更包括：根據一命令解碼器輸出之一致能信號而產生上述第一字元驅動信號、上述第二字元線驅動信號、上述第一主要字元線信號以及上述刷新信號。

根據本發明之一實施例，更包括：根據上述致能信號以及一自我刷新信號，依序產生上述第一字元驅動信號以及上述第二字元線驅動信號，並輸出一狀態信號以及上述刷新信號；根據上述狀態信號，控制上述第一字元驅動信號以及上述第二字元線驅動信號之時間間隔而發出一時間信號；以及根據上述時間信號產生上述自我刷新信號以及上述第一主要字元線信號，其中在上述第二字元線驅動信號切換至上述第一字元線驅動信號之前，將上述第一主要字元線信號維持相同之邏輯位準。

100‧‧‧記憶體自我刷新裝置

110‧‧‧記憶體陣列

120、210‧‧‧第一字元線選取模組

121‧‧‧第一選取元件

122‧‧‧第二選取元件

130、220‧‧‧第二字元線選取模組

131‧‧‧第三選取元件

132‧‧‧第四選取元件

140‧‧‧感測放大器

150‧‧‧位址解碼器

160‧‧‧自我刷新控制器

111~116‧‧‧記憶體單元

211‧‧‧第一反相器

212‧‧‧第二反相器

213‧‧‧第一N型半導體

214‧‧‧第二N型半導體

221‧‧‧第三反相器

222‧‧‧第四反相器

223‧‧‧第三N型半導體

224‧‧‧第四N型半導體

310‧‧‧自我刷新控制器

311‧‧‧自我刷新控制模組

312‧‧‧自我刷新計數模組

313‧‧‧自我刷新計時模組

320‧‧‧命令解碼器

WL<0>‧‧‧第一字元線

WL<1>‧‧‧第二字元線

WL<2>‧‧‧第三字元線

WL<3>‧‧‧第四字元線

S_MWL1‧‧‧第一主要字元線信號

S_MWL2‧‧‧第二主要字元線信號

S_WLDV1‧‧‧第一字元線驅動信號

S_WLDV2‧‧‧第二字元線驅動信號

S_ADRS‧‧‧刷新位址信號

S_R‧‧‧刷新信號

S_E‧‧‧致能信號

S_SF‧‧‧自我刷新信號

S_ST‧‧‧狀態信號

S_T‧‧‧時間信號

S_WLRST1‧‧‧第一位原線重置信號

S_WLRST2‧‧‧第二位元線重置信號

第1圖係顯示根據本發明之一實施例所述之記憶體自我刷新裝置之方塊圖；第2圖係顯示根據本發明之一實施例所述之第一字元線選取模組以及第二字元線選取模組之電路圖；第3圖係顯示根據本發明之一實施例所述之自我刷新控制 器之方塊圖；以及第4圖係顯示根據本發明之一實施例所述之記憶體自我刷新方法之流程圖。

為使本發明之上述目的、特徵和優點能更明顯易懂，下文特例舉一較佳實施例，並配合所附圖式，來作詳細說明如下：以下將介紹係根據本發明所述之較佳實施例。必須要說明的是，本發明提供了許多可應用之發明概念，在此所揭露之特定實施例，僅是用於說明達成與運用本發明之特定方式，而不可用以侷限本發明之範圍。

第1圖係顯示根據本發明之一實施例所述之記憶體自我刷新裝置之方塊圖。如第1圖所示，記憶體自我刷新裝置100包括記憶體陣列110、第一字元線選取模組120、第二字元線選取模組130、感測放大器140、位址解碼器150以及自我刷新控制器160。記憶體陣列110包括複數記憶體單元111~116，分別耦接至第一字元線WL<0>、第二字元線WL<1>、第三字元線WL<2>以及第四字元線WL<3>。

第一字元線選取模組120包括第一選取元件121以及第二選取元件122，第二字元線選取模組130包括第三選取元件131以及第四選取元件132。自我刷新控制器160利用刷新信號S_R致能位址解碼器150，位址解碼器150根據自我刷新控制器160所發出之刷新位址信號S_ADRS而利用第一主要字元線信號S_MWL1致能第一字元線選取模組120，再利用第一字元線驅動信 號S_WLDV1啟動第一選取元件121而選取第一字元線WL<0>，或是利用第二字元線驅動信號S_WLDV2啟動第二選取元件122而選取第二字元線WL<1>。

位址解碼器150更利用第二主要字元線信號S_MWL2致能第二字元線選取模組130，再利用第一字元線驅動信號S_WLDV1啟動第三選取元件131而選取第三字元線WL<2>，或是利用第二字元線驅動信號S_WLDV2啟動第四選取元件132而選擇第四字元線WL<3>。

位元線感測放大器140根據自我刷新控制器160所發出之刷新信號S_R，針對所選取之第一字元線WL<0>、第二字元線WL<1>、第三字元線WL<2>以及第四字元線WL<3>之一者上所對應之記憶體單元111~116，進行自我刷新動作。

位址解碼器150根據自我刷新控制器160所發出之刷新位址信號S_ADRS，分別產生第一主要字元線信號S_MWL1、第二字元線驅動信號S_WLDV2、第一主要字元線信號S_MWL1以及第二主要字元線信號S_MWL2來控制記憶體單元111~116自我刷新之順序，利用刷新信號S_R控制位元線感測放大器140執行自我刷新動作。此外，當第一字元線WL<0>切換至第二字元線WL<1>時，自我刷新控制器160控制位址解碼器150將第一主要字元線信號S_MWL1維持相同邏輯位準，減少第一主要字元線信號S_MWL1充電與放電所造成之功率損耗，進而降低待機模式時之靜態電流。

同理，當第三字元線WL<2>切換至第四字元線WL<3>時，自我刷新控制器160控制位址解碼器150將第二主要 字元線信號S_MWL2維持相同邏輯位準。根據本發明之另一實施例，當自第二字元線WL<1>切換至第三字元線WL<2>時，自我刷新控制器160控制位址解碼器150停止產生第一主要字元線信號S_MWL1以及第二字元線驅動信號S_WLDV2，並依序產生第二主要字元線信號S_MWL2以及第一字元線驅動信號S_WLDV1。

根據本發明之另一實施例，自我刷新控制器160可直接產生第一主要字元線信號S_MWL1、第二字元線驅動信號S_WLDV2、第一主要字元線信號S_MWL1以及第二主要字元線信號S_MWL2來控制記憶體單元111~116自我刷新之順序，而不需利用位址解碼器150對刷新位址信號S_ADRS進行解碼。

第2圖係顯示根據本發明之一實施例所述之第一字元線選取模組以及第二字元線選取模組之電路圖。如第2圖所示，第一字元線選取模組210與第1圖之第一字元線選取模組120相同，第二字元線選取模組220與第1圖之第二字元線選取模組130相同。

根據本發明之一實施例，第1圖之第一選取元件121、第二選取元件122、第三選取元件131以及第四選取元件132係為反相器，因此，第1圖之第一選取元件121對應至第一反相器211，第1圖之第二選取元件122對應至第二反相器212，第1圖之第三選取元件131對應至第三反相器221，第1圖之第四選取元件132對應至第四反相器222。

如第2圖所示，第一反相器211以及第三反相器221之供應電源端均耦接至第一字元線驅動信號S_WLDV1，第一反相器211以及第三反相器221之輸入端則耦接至第一主要字元線 信號S_MWL1。當第一反相器211選擇第一字元線WL<0>時，第一字元線驅動信號S_WLDV1為高邏輯位準而第一主要字元線信號S_MWL1為低邏輯位準，因而使得第一字元線WL<0>成為高邏輯位準，即代表選擇第1圖之記憶體單元111進行自我刷新動作。

由於執行自我刷新時，能夠由自我刷新控制器160控制所選擇之字元線之順序，根據本發明之一實施例，依據第一字元線WL<0>、第二字元線WL<1>、第三字元線WL<2>以及第四字元線WL<3>之順序，依序針對對應之記憶體單元111~116進行自我刷新動作。

當自第一字元線WL<0>切換至第二字元線WL<1>時，第一主要字元線信號S_MWL1維持相同之低邏輯位準、第一字元線驅動信號S_WLDV1由高邏輯位準轉換成低邏輯位準，而第二字元線驅動信號S_WLDV2由低邏輯位準轉換成高邏輯位準。當第一字元線驅動信號S_WLDV1為低邏輯位準時，第一字元線WL<0>經由第一位原線重置信號S_WLRST1控制之第一N型半導體213轉變為低邏輯位準，而第二字元線WL<1>也因為高邏輯位準之第二字元線驅動信號S_WLDV2而被選取。

此外，當不選取第二字元線WL<1>、第三字元線WL<2>以及第四字元線WL<3>時，第二N型半導體214、第三N型半導體223以及第四N型半導體224分別將第二字元線WL<1>、第三字元線WL<2>以及第四字元線WL<3>下拉至低邏輯位準。

當第二字元線WL<1>切換至第三字元線WL<2>時，第1圖之自我刷新控制器160控制位址解碼器150將第一主 要字元線信號S_MWL1轉換為高邏輯位準、第二主要字元線信號S_MWL2轉換為低邏輯位準以及為高邏輯位準之第一字元線驅動信號S_WLDV1來選取第三字元線WL<2>，並且利用以第二位元線重置信號S_WLRST2控制之第二N型半導體214來反選取第二字元線WL<1>。

同樣的，當第三字元線WL<2>切換至第四字元線WL<3>時，第二主要字元線信號S_MWL2維持相同之低邏輯位準、第一字元線驅動信號S_WLDV1由高邏輯位準轉換成低邏輯位準，而第二字元線驅動信號S_WLDV2由低邏輯位準轉換成高邏輯位準，並且利用以第一位元線重置信號S_WLRST1控制之第三N型半導體223來將第三字元線WL<2>下拉至低邏輯位準。

當第四字元線WL<3>不被選取時，同樣利用以第二位元線重置信號S_WLRST2控制之第四N型半導體224將第四字元線WL<3>下拉至低邏輯位準。根據本發明之一實施例，第一位原線重置信號S_WLRST1係為第一字元線驅動信號S_WLDV1之反相信號，第二位元線重置信號S_WLRST2係為第二字元線驅動信號S_WLDV2之反相信號。

第3圖係顯示根據本發明之一實施例所述之自我刷新控制器之方塊圖。如第3圖所示，自我刷新控制器310與第1圖之自我刷新控制器160相同，並且自我刷新控制器310接收命令解碼器320所輸出之致能信號S_E而進行自我刷新動作。根據本發明之一實施例，使用者對命令解碼器320進行編程，以設定自我刷新動作之相關參數與流程。

如第3圖所示，自我刷新控制器310包括自我刷新 控制模組311、自我刷新計數模組312以及自我刷新計時模組313。自我刷新控制模組311根據命令解碼器320所產生之致能信號S_E以及自我刷新計數模組313所產生之自我刷新信號S_SF，依序產生第一字元驅動信號S_WLDV1、第二字元驅動信號S_WLDV2、刷新信號S_R以及狀態信號S_ST。如第1圖所示，刷新信號S_R用以致能位元線感測放大器140針對第一字元驅動信號S_WLDV1、第二字元驅動信號S_WLDV2與第一主要字元線信號S_MWL1、第二主要字元線信號S_MWL2之組合所選取之記憶體單元111~116進行自我刷新動作，並控制產生第一字元驅動信號S_WLDV1以及第二字元驅動信號S_WLDV2之時間。根據本發明之一實施例，第一字元驅動信號S_WLDV1以及第二字元驅動信號S_WLDV2於30nsec中保持於高邏輯位準，之後隨即轉變為低邏輯位準。

自我刷新控制模組312接收自我刷新控制模組311所發出之狀態信號S_ST後開始計數一時間長度而發出時間信號S_T，用以控制第一字元驅動信號S_WLDV1以及第二字元驅動信號S_WLDV2之時間間隔。根據本發明之一實施例，第一字元驅動信號S_WLDV1以及第二字元驅動信號S_WLDV2之間之時間間隔係為7.8μsec。

自我刷新計數模組313用以依序選取記憶體陣列中之每一條字元線。自我刷新計數模組313接收時間信號S_T而產生自我刷新信號S_SF，用以控制自我刷新控制模組311產生第一字元驅動信號S_WLDV1以及第二字元驅動信號S_WLDV2之時間間隔。

同時，自我刷新計數模組313更依據其所記錄之自我刷新之記憶體位址而輸出第一主要字元線信號S_MWL1以及第二主要字元線信號S_MWL2，並於第一字元驅動信號S_WLDV1以及第二字元驅動信號S_WLDV2完成一循環之前，將第一主要字元線信號S_MWL1以及第二主要字元線信號S_MWL2維持於相同之邏輯位準。根據本發明之一實施例，記憶體陣列之自我刷新動作必須於64msec中完成。

根據本發明之一實施例，當具有第一字元驅動信號S_WLDV1以及第二字元驅動信號S_WLDV2時，在第二字元驅動信號S_WLDV2切換至第一字元驅動信號S_WLDV1之前，第一主要字元線信號S_MWL1以及第二主要字元線信號S_MWL2維持於相同邏輯位準，當第二字元驅動信號S_WLDV2切換至第一字元驅動信號S_WLDV1時，清空第一主要字元線信號S_MWL1以及第二主要字元線信號S_MWL2之一者，並產生第一主要字元線信號S_MWL1以及第二主要字元線信號S_MWL2之另一者以選取下一條字元線。

根據本發明之另一實施例，自我刷新控制器310輸出刷新位址信號S_ADRS至位址解碼器(第3圖中並未顯示)，位址解碼器將刷新位址信號S_ADRS轉換成第一字元驅動信號S_WLDV1、第二字元驅動信號S_WLDV2、第一主要字元線信號S_MWL1以及第二主要字元線信號S_MWL2，並且當於第一字元驅動信號S_WLDV1以及第二字元驅動信號S_WLDV2完成一循環之前，自我刷新控制器310控制位址解碼器將第一主要字元線信號S_MWL1以及第二主要字元線信號S_MWL2維持於相同之邏輯位準。

第4圖係顯示根據本發明之一實施例所述之記憶 體自我刷新方法之流程圖。以下第4圖之流程圖將搭配第1圖之方塊圖，以便詳細說明。

首先，根據第一主要字元線信號S_MWL1致能第一字元線選取模組120，並依序選取第一字元線WL<0>以及第二字元線WL<1>(步驟S41)。

對選取之第一字元線WL<0>以及第二字元線WL<1>所對應之記憶體單元111~113進行自我刷新動作，其中當自第一字元線切換至第二字元線時，第一主要字元線信號係維持相同邏輯位準(步驟S42)。

根據第二主要字元線信號S_MWL2致能第二字元線選取模組130，並依序選取第三字元線WL<2>以及第四字元線WL<3>(步驟S43)。

對選取之第三字元線WL<2>以及第四字元線WL<3>所對應之記憶體單元114~116進行自我刷新動作，其中當自第三字元線WL<2>切換至第四字元線WL<3>時，第二主要字元線信號S_MWL2係維持相同邏輯位準(步驟S44)。

使用本發明之記憶體自我刷新裝置以及記憶體自我刷新方法，可減少第一主要字元線信號S_MWL1以及第二主要字元線信號S_MWL2之切換所造成之功率損耗，進而降低動態記憶體於待機模式時之靜態電流，而達到省電之目的。

以上敘述許多實施例的特徵，使所屬技術領域中具有通常知識者能夠清楚理解本說明書的形態。所屬技術領域中具有通常知識者能夠理解其可利用本發明揭示內容為基礎以設計或更動其他製程及結構而完成相同於上述實施例的目 的及/或達到相同於上述實施例的優點。所屬技術領域中具有通常知識者亦能夠理解不脫離本發明之精神和範圍的等效構造可在不脫離本發明之精神和範圍內作任意之更動、替代與潤飾。

100‧‧‧記憶體自我刷新裝置

110‧‧‧記憶體陣列

120‧‧‧第一字元線選取模組

121‧‧‧第一選取元件

122‧‧‧第二選取元件

130‧‧‧第二字元線選取模組

131‧‧‧第三選取元件

132‧‧‧第四選取元件

140‧‧‧感測放大器

150‧‧‧位址解碼器

160‧‧‧自我刷新控制器

111~116記憶體單元

S_MWL1‧‧‧第一主要字元線信號

S_MWL2‧‧‧第二主要字元線信號

S_WLDV1‧‧‧第一字元線驅動信號

S_WLDV2‧‧‧第二字元線驅動信號

S_R‧‧‧刷新信號

S_ADRS‧‧‧刷新位址信號

WL<0>‧‧‧第一字元線

WL<1>‧‧‧第二字元線

WL<2>‧‧‧第三字元線

WL<3>‧‧‧第四字元線

Claims (10)

1. 一種記憶體自我刷新裝置，適用於一記憶體陣列，其中上述記憶體陣列包括複數記憶體單元，包括：一第一字元線選取模組，根據一第一主要字元線信號而致能，包括：一第一選取元件，根據一第一字元線驅動信號選取一第一字元線；以及一第二選取元件，根據一第二字元線驅動信號選取一第二字元線；一位元線感測放大器，根據一刷新信號，對選取之上述第一字元線以及上述第二字元線所對應之上述記憶體單元，進行一自我刷新動作；以及一自我刷新控制器，產生上述第一字元驅動信號、上述第二字元線驅動信號、上述第一主要字元線信號以及上述刷新信號，用以選擇上述第一字元線以及上述第二字元線之一者所對應之上述記憶體單元進行上述自我刷新動作，其中當自上述第一字元線切換至上述第二字元線時，上述自我刷新控制器將上述第一主要字元線信號維持相同邏輯位準。
2. 如申請專利範圍第1項所述之記憶體自我刷新裝置，更包括：一第二字元線選取模組，接收一第二主要字元線信號，包括： 一第三選取元件，根據上述第一字元線驅動信號選取一第三字元線；以及一第四選取元件，根據上述第二字元線驅動信號選取一第四字元線；其中當自上述第二字元線切換至上述第三字元線時，上述自我刷新控制器停止產生上述第一主要字元線信號以及上述第二字元線驅動信號，依序產生上述第二主要字元線信號以及上述第一字元線驅動信號，當自上述第三字元線切換至上述第四字元線時，上述自我刷新控制器將上述第二主要字元線信號維持相同邏輯位準。
3. 如申請專利範圍第1項所述之記憶體自我刷新裝置，其中上述第一選取元件係為一第一反相器，上述第一反相器包括一第一供應電源端、一第一輸入端以及一第一輸出端，上述第一字元線驅動信號經由上述第一供應電源端提供至上述第一反相器，上述第一主要字元線信號經由上述第一輸入端選擇上述第一反相器，使得上述第一反相器經由上述第一輸出端選擇上述第一選擇字元線，其中上述第二選取元件係為一第二反相器，上述第二反相器包括一第二供應電源端、一第二輸入端以及一第二輸出端，上述第二字元線驅動信號經由上述第二供應電源端提供至上述第二反相器，上述第一主要字元線信號經由上述第一輸入端選擇上述第二反相器，使得上述第二反相器經由上述第二輸出端選擇上述第二選擇字元線。
4. 如申請專利範圍第3項所述之記憶體自我刷新裝置，更包 括：一命令解碼器，輸出一致能信號，其中上述自我刷新控制器根據上述致能信號產生上述第一字元驅動信號、上述第二字元線驅動信號、上述第一主要字元線信號以及上述刷新信號。
5. 如申請專利範圍第4項所述之記憶體自我刷新裝置，其中上述自我刷新控制器更包括：一自我刷新控制模組，根據上述致能信號以及一自我刷新信號，依序產生上述第一字元驅動信號以及上述第二字元線驅動信號，並輸出一狀態信號以及上述刷新信號；一自我刷新計時模組，接收上述狀態信號並控制上述第一字元驅動信號以及上述第二字元線驅動信號之時間間隔而發出一時間信號；以及一自我刷新計數模組，根據上述時間信號而產生上述自我刷新信號以及上述第一主要字元線信號，並且在上述第二字元線驅動信號切換至上述第一字元線驅動信號之前，將上述第一主要字元線信號維持相同之邏輯位準。
6. 一種記憶體自我刷新方法，適用於一記憶體陣列，其中上述記憶體陣列包括複數記憶體單元，包括：根據一第一主要字元線信號致能一第一字元線選取模組，並依序選取一第一字元線以及一第二字元線；以及對選取之上述第一字元線以及上述第二字元線所對應之上述記憶體單元進行一自我刷新動作，其中當自上述第一字 元線切換至上述第二字元線時，上述第一主要字元線信號係維持相同邏輯位準。
7. 如申請專利範圍第6項所述之記憶體自我刷新方法，更包括：根據一第二主要字元線信號致能一第二字元線選取模組，並依序選取一第三字元線以及一第四字元線；以及對選取之上述第三字元線以及上述第四字元線所對應之上述記憶體單元進行一自我刷新動作，其中當自上述第三字元線切換至上述第四字元線時，上述第二主要字元線信號係維持相同邏輯位準。
8. 如申請專利範圍第6項所述之記憶體自我刷新方法，其中上述第一選取元件係為一第一反相器，上述第一反相器包括一第一供應電源端、一第一輸入端以及一第一輸出端，上述第一字元線驅動信號經由上述第一供應電源端提供至上述第一反相器，上述第一主要字元線信號經由上述第一輸入端選擇上述第一反相器，使得上述第一反相器經由上述第一輸出端選擇上述第一選擇字元線，其中上述第二選取元件係為一第二反相器，上述第二反相器包括一第二供應電源端、一第二輸入端以及一第二輸出端，上述第二字元線驅動信號經由上述第二供應電源端提供至上述第二反相器，上述第一主要字元線信號經由上述第一輸入端選擇上述第二反相器，使得上述第二反相器經由上述第二輸出端選擇上述第二選擇字元線。
9. 如申請專利範圍第8項所述之記憶體自我刷新方法，更包 括：根據一命令解碼器輸出之一致能信號而產生上述第一字元驅動信號、上述第二字元線驅動信號、上述第一主要字元線信號以及上述刷新信號。
10. 如申請專利範圍第9項所述之記憶體自我刷新方法，更包括：根據上述致能信號以及一自我刷新信號，依序產生上述第一字元驅動信號以及上述第二字元線驅動信號，並輸出一狀態信號以及上述刷新信號；根據上述狀態信號，控制上述第一字元驅動信號以及上述第二字元線驅動信號之時間間隔而發出一時間信號；以及根據上述時間信號產生上述自我刷新信號以及上述第一主要字元線信號，其中在上述第二字元線驅動信號切換至上述第一字元線驅動信號之前，將上述第一主要字元線信號維持相同之邏輯位準。