TWI525780B - 在作用區域上標準單元全域佈線通道 - Google Patents

在作用區域上標準單元全域佈線通道 Download PDF

Info

Publication number
TWI525780B
TWI525780B TW103134064A TW103134064A TWI525780B TW I525780 B TWI525780 B TW I525780B TW 103134064 A TW103134064 A TW 103134064A TW 103134064 A TW103134064 A TW 103134064A TW I525780 B TWI525780 B TW I525780B
Authority
TW
Taiwan
Prior art keywords
integrated circuit
power rail
standard cells
disposed
semiconductor layer
Prior art date
Application number
TW103134064A
Other languages
English (en)
Other versions
TW201532237A (zh
Inventor
孫天佳
李凌川
吳淑敏
Original Assignee
豪威科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 豪威科技股份有限公司 filed Critical 豪威科技股份有限公司
Publication of TW201532237A publication Critical patent/TW201532237A/zh
Application granted granted Critical
Publication of TWI525780B publication Critical patent/TWI525780B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/394—Routing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H01L2027/11868—Macro-architecture
    • H01L2027/11874—Layout specification, i.e. inner core region
    • H01L2027/11875—Wiring region, routing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Description

在作用區域上標準單元全域佈線通道
本發明大體上係關於專用積體電路，且更具體而言，本發明針對專用積體電路中之全域佈線通道。
專用積體電路係可針對特定用途或應用定制之積體電路。在半導體設計中，數位標準單元係用於設計具有數位邏輯功能之專用積體電路之建構塊。
需要專用積體電路中之標準單元之間之全域佈線來使邏輯功能完整。為增大遍及整個晶片佈線之可行性，有時需要專用積體電路之標準單元之間之全域佈線通道，對於具有較少金屬佈線層之該等微晶片尤其如此。然而，全域佈線通道可由於由全域佈線通道佔據之晶片佔用面積而降低專用積體電路中之標準單元之填充比。一低填充比可提出半導體設計中之嚴峻挑戰，諸如(例如)增加之晶片大小、較高之成本及較低之電路速度。
100‧‧‧互補金屬氧化物半導體(CMOS)積體電路晶片
102、104、106、108、110‧‧‧標準單元
114‧‧‧電晶體
116‧‧‧接地電力軌
118‧‧‧VDD電力軌
120‧‧‧局部佈線元件
122‧‧‧第一作用區域/N型摻雜金屬氧化物半導體(NMOS)作用區域
124‧‧‧第二作用區域/P型摻雜金屬氧化物半導體(PMOS)作用區域
200‧‧‧積體電路晶片
202、204、206、208、210‧‧‧標準單元
214‧‧‧電晶體
216‧‧‧接地電力軌
218‧‧‧VDD電力軌
220‧‧‧局部佈線元件
222‧‧‧第一作用區域/N型摻雜金屬氧化物半導體(NMOS)作用區域
224‧‧‧第二作用區域
226‧‧‧全域佈線通道
300‧‧‧積體電路晶片
302、304、306、308、310、312‧‧‧標準單元
314‧‧‧電晶體
316‧‧‧接地電力軌
318‧‧‧VDD電力軌
320‧‧‧局部佈線元件
322‧‧‧第一作用區域/N型摻雜金屬氧化物半導體(NMOS)作用區域
324‧‧‧第二作用區域/P型摻雜金屬氧化物半導體(PMOS)作用區域
326‧‧‧全域佈線通道
參考以下圖式描述本發明之非限制性及非詳盡實施例，其中除非另有指示，否則相同元件符號在各視圖中指代相同部件。
圖1係圖解說明具有一專用積體電路之標準單元之一積體電路晶片之一實例之一圖式。
圖2係圖解說明一積體電路晶片之一實例之一圖式，其中全域佈線通道將一專用積體電路之標準單元耦合在一起。
圖3係圖解說明根據本發明之教示之一積體電路晶片之一實例之一圖式，其中全域佈線通道將一專用積體電路之標準單元耦合在一起。
對應元件符號貫穿圖式之若干視圖指示對應元件。熟練技術者將瞭解，圖式中之元件是出於簡化及清楚目的而圖解說明且不一定按比例繪製。例如，圖式中之元件之一些之尺寸可能相對於其他元件被誇大以幫助改善對本發明之各種實施例之理解。並且，通常未描繪在一可商用實施例中有用且有必要之常見而容易理解之元件以促進對本發明之此等各種實施例之一較不受妨礙之檢視。
在以下描述中，陳述許多具體細節以提供對本發明之透徹理解。然而，一般技術者將認識到，不需要使用該具體細節來實踐本發明。在其他情況中，未詳細描述眾所周知之材料或方法以避免模糊本發明。
貫穿本說明書，對「一個實施例」、「一實施例」、「一個實例」或「一實例」之參考意謂結合該實施例或實例描述之一特定特徵、結構或特性係包含在本發明之至少一個實施例中。因此，短語「在一個實施例中」、「在一實施例中」、「一個實例」或「一實例」在貫穿本說明書各處之出現不一定全部指代相同實施例或實例。此外，在一或多個實施例或實例中，特定特徵、結構或特性可以任何合適組合及/或子組合來組合。特定特徵、結構或特性可係包含在一積體電路、一電子電路、一組合邏輯電路或提供所描述之功能性的其他合適組件中。此外，應瞭解，本文中提供之圖式是出於向一般技術者解釋之目的，且圖式不一定是按比例繪製。
如將論述，揭示一種實例積體電路晶片，其包含配置在一半導體層中之一專用積體電路的複數個標準互補金屬氧化物半導體(CMOS)積體電路單元。在一個實例中，標準CMOS積體電路單元之各者包含被安置在半導體層中之一N型摻雜金屬氧化物半導體(NMOS)作用區域及一P型摻雜金屬氧化物半導體(PMOS)作用區域。在一個實例中，一接地電力軌係包含在被安置於半導體層上方之金屬層中，且接近於標準CMOS積體電路單元之NMOS作用區域，沿著標準CMOS積體電路單元的邊界佈線。在該實例中，一VDD電力軌係包含在被安置於半導體層上方之金屬層中，且經佈線在標準CMOS積體電路單元之PMOS作用區域上。在該實例中，全域佈線通道係包含在該半導體層上方之金屬層中，且經佈線在CMOS積體電路單元之PMOS作用區域上，使得VDD電力軌在全域佈線通道與接地電力軌之間被安置在金屬層中。在該實例中，全域佈線通道係耦合於標準CMOS積體電路單元之間，以在積體電路晶片中，將CMOS積體電路單元全域地耦合在一起。
為圖解說明，圖1係圖解說明根據本發明之教示之一專用積體電路之一CMOS積體電路晶片100之一個實例之一圖式，其中專用積體電路之標準CMOS積體電路單元並排配置以提高填充比。如圖1中展示，複數個標準單元102、104、106、108及110配置在積體電路晶片100之一半導體層中。各標準單元包含一各自第一作用區域122及一各自第二作用區域124。在該實例中，第一作用區域122以具有第一極性之摻雜劑摻雜，且第二作用區域124以具有第二極性之摻雜劑摻雜。在一個實例中，第一極性摻雜劑係N型摻雜劑，且第二極性摻雜劑係P型摻雜劑，使得第一作用區域122係NMOS作用區域且第二作用區域124係PMOS作用區域。圖1亦展示局部佈線元件120(其被安置在半導體層之上之金屬層中)耦合至各標準單元102、104、106、108及110以 將電路元件(諸如(例如)包含在專用積體電路之各標準單元102、104、106及108中之實例電晶體114)耦合在一起。
如圖1中所展示，根據本發明之教示，配置在標準單元之同一列中之標準單元102、104、106及108並排放置在積體電路晶片100之半導體層中以具有最高填充比。標準單元102之NMOS作用區域122之邊界接近於標準單元110之各自NMOS作用區域122之邊界。如此一來，包含在被安置在半導體層上方之金屬層中之接地電力軌116可接近於標準單元110之NMOS作用區域122沿著標準單元102、104、106及108之邊界而佈線。
類似地，VDD電力軌118沿著標準單元102、104、106及108之PMOS作用區域124之邊界而佈線，且標準單元之PMOS作用區域124配置在上方之列(未展示)中。然而，應注意，通過如圖1中所展示般並排配置標準單元102、104、106及108，不存在供全域佈線通道將標準單元102、104、106、108及110耦合在一起之空間。
圖2係圖解說明根據本發明之教示之一積體電路晶片之一實例之一圖式，其中全域佈線通道將一專用積體電路之標準CMOS積體電路單元耦合在一起，其中標準單元並排配置以提高填充比。如圖2中展示，複數個標準單元202、204、206、208及210係配置在積體電路晶片200之一半導體層中。各標準單元包含一各自第一作用區域222及一各自第二作用區域224。在該實例中，第一作用區域222以具有第一極性之摻雜劑摻雜，且第二作用區域224以具有第二極性之摻雜劑摻雜。在一個實例中，該第一極性摻雜劑係N型摻雜劑且第二極性摻雜劑係P型摻雜劑，使得第一作用區域222係NMOS作用區域且第二作用區域224係PMOS作用區域。圖2亦展示局部佈線元件220(其被安置在半導體層之上之金屬層中)經耦合至各標準單元202、204、206及208以將電路元件(諸如(例如)包含在專用積體電路之各標準單元202、 204、206及208中之實例電晶體214)耦合在一起。
如圖2中展示，配置在標準單元之同一列中之標準單元202、204、206及208係並排放置在積體電路晶片200之半導體層中以具有高填充比。標準單元202之NMOS作用區域222的邊界接近於標準單元210之NMOS作用區域222的邊界。如此一來，包含在被安置於半導體層上方之金屬層中的接地電力軌216可接近於標準單元210之各自NMOS作用區域222沿著標準單元202、204、206及208的邊界佈線。類似地，包含在被安置在半導體層上方之金屬層中的VDD電力軌218可沿著標準單元202、204、206及208的邊界佈線。
如圖2之實例中所展示，全域佈線通道226係插入在VDD電力軌218之間，以在積體電路200之專用積體電路的標準單元之間提供至少一些全域佈線。然而，應注意，藉由如圖2中所展示般在標準單元之間提供全域佈線通道226，積體電路200中之標準單元202、204、206、208及210的填充比因全域佈線通道226佔據的額外晶片佔用面積而減小。因此，積體電路晶片200之大小及成本不當地增加，且積體電路晶片200中之電路之時鐘頻率不當地降低。
圖3係圖解說明根據本發明之教示之一積體電路晶片300之另一實例之一圖式，其中全域佈線通道將一專用積體電路之標準單元耦合在一起。根據本發明之教示之積體電路300之實例解決在圖1至2中之以上實例中圖解說明之提供全域佈線通道與增大填充比之間之取捨。特定言之，圖3中說明之實例展示配置在積體電路晶片300之一半導體層中之複數個標準單元302、304、306、308、310及312。各標準單元包含一各自第一作用區域322及一各自第二作用區域324。在該實例中，第一作用區域322以具有第一極性之摻雜劑摻雜，且第二作用區域324以具有第二極性之摻雜劑摻雜。在一個實例中，該第一極性摻雜劑係N型摻雜劑，且該第二極性摻雜劑係P型摻雜劑，使得第一作 用區域322係NMOS作用區域且第二作用區域324係PMOS作用區域。圖3亦展示局部佈線元件320(其被安置在半導體層之上之金屬層中)耦合至各標準單元302、304、306、308、310及312以將電路元件(諸如(例如)包含在專用積體電路之各標準單元302、304、306、308、310及312中之實例電晶體314)耦合在一起。在所圖解說明之實例中，局部佈線元件320經限制以配置在VDD電力軌318之間，如圖3中所展示。
如圖3中所展示，配置在標準單元之同一列中之標準單元302、304、306及308並排放置在積體電路晶片300之半導體層中以具有最高填充比。標準單元302之NMOS作用區域322之邊界接近於標準單元310之NMOS作用區域322之邊界。如此一來，包含在被安置在半導體層上方之金屬層中之接地電力軌316可接近於標準單元310之各自NMOS作用區域322沿著標準單元302、304、306及308之邊界而佈線。在一個實例中，接地電力軌316包含在最接近於半導體層安置之第一金屬層中。應注意，最接近於半導體層而安置之第一金屬層有時稱為M1金屬層。
此外，圖3亦展示，根據本發明之教示，包含在被安置在半導體層上方之金屬層中之VDD電力軌318佈線在標準單元302、304、306及308之各自PMOS作用區域324上。圖3亦展示，根據本發明之教示，VDD電力軌318亦佈線在標準單元312之各自PMOS作用區域324上。在一個實例中，VDD電力軌316包含在最接近於半導體層安置之第一金屬層(其亦稱為M1金屬層)中。
如圖3之實例中所展示，根據本發明之教示，包含在被安置在半導體層上方之金屬層中之全域佈線通道326亦佈線在標準單元302、304、306、308及312之各自PMOS作用區域324上。因此，VDD電力軌318在全域佈線通道326與接地電力軌316之間被安置在金屬層中。 在該實例中，根據本發明之教示，全域佈線通道326耦合在標準單元之間以在積體電路晶片300中將標準單元全域地耦合在一起。在一個實例中，全域佈線通道326可包含在被安置在半導體層上方之所有金屬層(例如，M1、M2等等)中。
如圖3中描繪之實例中所展示，局部佈線元件320經限制以在VDD電力軌318之一側上被安置在各標準單元中之各自NMOS作用區域322上方及PMOS作用區域324之一部分上方，而全域佈線通道326經限制以在VDD電力軌318之相對側上被安置在PMOS作用區域324之另一部分上方。
因此，應瞭解，圖3展示根據本發明之教示，包含在標準單元中之電晶體314延伸至佈線通道326中。如此一來，根據本發明之教示，電晶體314佔據佈線通道326之下之下部空間，且用於佈線通道之金屬佔據積體電路晶片300中之上部空間。因此，根據本發明之教示，配置在標準單元之同一列中之標準單元可並排配置在在積體電路300之半導體層中以增大填充比，且同時提供全域佈線通道326以在積體電路300之所有標準單元之間提供全域耦合。
應注意，在所圖解說明之實例中，全域通道326佈線在各各自標準單元之PMOS作用區域324上，其係因為PMOS作用區域324通常比NMOS作用區域322大2到3倍。然而，應理解，在其他實例中，根據本發明之教示，全域通道326可佈線在NMOS作用區域322上。
本發明之所圖解說明實例之以上描述(包含“說明書摘要”中描述之內容)不意欲係詳盡的或限於所揭示之精確形式。雖然出於說明目的而在本文中描述本發明之特定實施例及實例，但各種等效修改在不脫離本發明之較廣泛精神及範疇之情況下係可能的。
鑒於以上詳細描述，可對本發明之實例進行此等修改。隨附申請專利範圍中使用之術語不應解釋為將本發明限於說明書及申請專利 範圍中揭示之特定實施例。而是，該範疇應完全由應根據已建立之權利要求解釋規則來解釋之隨附申請專利範圍確定。因此，本說明書及諸圖應視為係圖解說明性的而非限制性的。
300‧‧‧積體電路晶片
302、304、306、308、310、312‧‧‧標準單元
314‧‧‧電晶體
316‧‧‧接地電力軌
318‧‧‧VDD電力軌
320‧‧‧局部佈線元件
322‧‧‧第一作用區域/N型摻雜金屬氧化物半導體(NMOS)作用區域
324‧‧‧第二作用區域/P型摻雜金屬氧化物半導體(PMOS)作用區域
326‧‧‧全域佈線通道

Claims (14)

  1. 一種積體電路晶片，其包括：複數個互補金屬氧化物半導體(CMOS)積體電路單元，該等CMOS積體電路單元係配置在一半導體層中，其中各者包含被安置在該半導體層中之第一及第二作用區域，其中該第一作用區域以具有第一極性之摻雜劑摻雜，且其中該第二作用區域以具有第二極性之摻雜劑摻雜；一第一電力軌，其係包含在被安置在該半導體層上方之金屬層中，且沿著接近於該等CMOS積體電路單元之該等第一作用區域之該CMOS積體電路單元的邊界佈線；一第二電力軌，其係包含在被安置在該半導體層上方之該等金屬層中，且係佈線在該等CMOS積體電路單元之第二作用區域上；及全域佈線通道，其係包含在該半導體層上方之該等金屬層中，且係佈線在該等CMOS積體電路單元之該等第二作用區域上，使得該第二電力軌在該等全域佈線通道與該第一電力軌之間被安置在該等金屬層中，其中該等全域佈線通道經耦合在該等CMOS積體電路單元之間，以在該積體電路晶片中，將該等CMOS積體電路單元全域地耦合在一起。
  2. 如請求項1之積體電路晶片，其中該等CMOS積體電路單元之各者包括被安置在該第一與第二軌之間之該等金屬層中的局部佈線元件，以將該等CMOS積體電路單元之電路元件耦合在一起，其中該局部佈線元件經限制以在該第二電力軌之一側上被安置在該第一作用區域上方及第二作用區域之一部分上方，且其中該等全域佈線通道經限制以在該第二電力軌之相對側上被安置 在該第二作用區域之另一部分上方。
  3. 如請求項1之積體電路晶片，其中該等第一作用區域包括N型摻雜金屬氧化物半導體(NMOS)作用區域，且其中該等第二作用區域包括P型摻雜金屬氧化物半導體(PMOS)作用區域。
  4. 如請求項1之積體電路晶片，其中該第一電力軌包括一接地電力軌，且其中該第二電力軌包括一VDD電力軌。
  5. 如請求項1之積體電路晶片，其中該等金屬層包括複數個金屬層，其中該第一及第二電力軌被包含在最接近於該半導體層安置之一第一金屬層中。
  6. 如請求項5之積體電路晶片，其中該等全域佈線通道被包含在所有該複數個金屬層中。
  7. 如請求項1之積體電路晶片，其中該複數個CMOS積體電路單元經並排配置在該半導體層中，使得該等CMOS積體電路單元之一第一者之該第一作用區域接近於該等CMOS積體電路單元之一第二者之該第一作用區域定位，其中該第一電力軌係沿著該等CMOS積體電路單元之該第一者之該第一作用區域與該等CMOS積體電路單元之該第二者之該第一作用區域之間的邊界佈線。
  8. 一種專用積體電路，其包括：複數個標準單元，其包含配置在一半導體層中之複數個電晶體，其中該等標準單元之各者包含被安置在該半導體層中之第一及第二作用區域，其中該第一作用區域以具有第一極性之摻雜劑摻雜，且其中該第二作用區域以具有第二極性之摻雜劑摻雜；一第一電力軌，其係包含在被安置於該半導體層上方之金屬層中且接近於該等標準單元之該等第一作用區域沿著該等標準單元的邊界佈線； 一第二電力軌，其係包含在被安置於該半導體層上方之該等金屬層中且佈線在該等標準單元之第二作用區域上；及全域佈線通道，其係包含在該半導體層上方之該等金屬層中且佈線在該等標準單元之該等第二作用區域上，使得該第二電力軌在該等全域佈線通道與該第一電力軌之間被安置在該等金屬層中，其中該等全域佈線通道經耦合在該等標準單元之間，以在該專用積體電路中，將該等標準單元全域地耦合在一起。
  9. 如請求項8之專用積體電路，其中該等標準單元之各者包括被安置在該第一與第二軌之間之該等金屬層中之局部佈線元件，以將該標準單元之該等電晶體耦合在一起，其中該等局部佈線元件經限制以在該第二電力軌之一側上被安置在該第一作用區域上方及第二作用區域之一部分上方，且其中該等全域佈線通道經限制以在該第二電力軌之相對側上被安置在該第二作用區域之另一部分上方。
  10. 如請求項8之專用積體電路，其中該等第一作用區域包括N型摻雜金屬氧化物半導體(NMOS)作用區域，且其中該等第二作用區域包括P型摻雜金屬氧化物半導體(PMOS)作用區域。
  11. 如請求項8之專用積體電路，其中該第一電力軌包括一接地電力軌，且其中該第二電力軌包括一VDD電力軌。
  12. 如請求項8之專用積體電路，其中該等金屬層包括複數個金屬層，其中該第一及第二電力軌被包含在最接近於該半導體層安置之一第一金屬層中。
  13. 如請求項12之專用積體電路，其中該等全域佈線通道被包含在所有該複數個金屬層中。
  14. 如請求項8之專用積體電路，其中該複數個標準單元經並排配置在該半導體層中，使得該等標準單元之第一者之該第一作用區 域接近於該等標準單元之第二者之該第一作用區域定位，其中該第一電力軌係沿著該等標準單元之該第一者之該第一作用區域與該等標準單元之該第二者之該第一作用區域之間的邊界佈線。
TW103134064A 2014-02-07 2014-09-30 在作用區域上標準單元全域佈線通道 TWI525780B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US14/175,847 US9136267B2 (en) 2014-02-07 2014-02-07 Standard cell global routing channels over active regions

Publications (2)

Publication Number Publication Date
TW201532237A TW201532237A (zh) 2015-08-16
TWI525780B true TWI525780B (zh) 2016-03-11

Family

ID=53775622

Family Applications (1)

Application Number Title Priority Date Filing Date
TW103134064A TWI525780B (zh) 2014-02-07 2014-09-30 在作用區域上標準單元全域佈線通道

Country Status (4)

Country Link
US (1) US9136267B2 (zh)
CN (1) CN104835821B (zh)
HK (1) HK1208959A1 (zh)
TW (1) TWI525780B (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11189569B2 (en) * 2016-09-23 2021-11-30 Advanced Micro Devices, Inc. Power grid layout designs for integrated circuits
CN108021724A (zh) * 2016-11-03 2018-05-11 展讯通信（上海）有限公司 标准单元的布线方法
KR102643003B1 (ko) * 2016-12-14 2024-03-05 삼성전자주식회사 파워 레일의 오믹 강하를 감소하는 회로 체인을 포함하는 집적 회로
US10262950B1 (en) * 2017-10-17 2019-04-16 Qualcomm Incorporated Visible alignment markers/landmarks for CAD-to-silicon backside image alignment
EP3522044B1 (en) * 2018-01-31 2021-09-01 Nxp B.V. Method of designing an integrated circuit
US11380618B2 (en) * 2018-02-02 2022-07-05 Arm Limited Power distribution circuitry
US11290109B1 (en) * 2020-09-23 2022-03-29 Qualcomm Incorporated Multibit multi-height cell to improve pin accessibility

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4851892A (en) * 1987-09-08 1989-07-25 Motorola, Inc. Standard cell array having fake gate for isolating devices from supply voltages
US5723883A (en) 1995-11-14 1998-03-03 In-Chip Gate array cell architecture and routing scheme
US7115460B2 (en) * 2003-09-04 2006-10-03 Taiwan Semiconductor Manufacturing Company, Ltd. Standard cell back bias architecture
US7930660B2 (en) * 2008-01-30 2011-04-19 Infineon Technologies Ag Measurement structure in a standard cell for controlling process parameters during manufacturing of an integrated circuit
US8332794B2 (en) * 2009-01-22 2012-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. Circuits and methods for programmable transistor array
US8742464B2 (en) 2011-03-03 2014-06-03 Synopsys, Inc. Power routing in standard cells

Also Published As

Publication number Publication date
US20150228650A1 (en) 2015-08-13
TW201532237A (zh) 2015-08-16
HK1208959A1 (zh) 2016-03-18
CN104835821A (zh) 2015-08-12
US9136267B2 (en) 2015-09-15
CN104835821B (zh) 2017-12-05

Similar Documents

Publication Publication Date Title
TWI525780B (zh) 在作用區域上標準單元全域佈線通道
US8174052B2 (en) Standard cell libraries and integrated circuit including standard cells
KR101552024B1 (ko) 다층 구조물을 사용하여 제조된 반도체 로직 회로
US7705666B1 (en) Filler circuit cell
KR20170002398A (ko) 저 면적 디지털 soc를 위한 적응형 표준 셀 아키텍처 및 레이아웃 기술들
JP2007299860A (ja) 半導体装置
US20120061768A1 (en) Power amplifier
JP6364898B2 (ja) 半導体装置
US9373611B2 (en) Semiconductor integrated circuit device
US9634026B1 (en) Standard cell architecture for reduced leakage current and improved decoupling capacitance
US20180096930A1 (en) Middle-end-of-line strap for standard cell
JP6080544B2 (ja) 半導体装置
JP2013120852A (ja) スタンダードセル、および、半導体集積回路
JP2005340461A (ja) 半導体集積回路装置
US9293424B2 (en) Semiconductor structure for electrostatic discharge protection
JP6776192B2 (ja) 半導体装置及びその製造方法
KR101743864B1 (ko) 수직형 씨모스 인버터 소자
TWI580040B (zh) 半導體裝置與其佈局設計方法
JP2010183087A (ja) 半導体回路
JP5372578B2 (ja) 半導体装置
JP5401056B2 (ja) 半導体装置
JP2018530155A (ja) ソース分離型セル
US9997496B2 (en) Semiconductor integrated circuit
JP5956964B2 (ja) 半導体装置
JP2007013748A (ja) 入出力回路装置