TWI516745B - 用於測量電容的電路及方法以及半導體晶片 - Google Patents

用於測量電容的電路及方法以及半導體晶片 Download PDF

Info

Publication number
TWI516745B
TWI516745B TW102108460A TW102108460A TWI516745B TW I516745 B TWI516745 B TW I516745B TW 102108460 A TW102108460 A TW 102108460A TW 102108460 A TW102108460 A TW 102108460A TW I516745 B TWI516745 B TW I516745B
Authority
TW
Taiwan
Prior art keywords
capacitor
circuit
voltage
semiconductor wafer
node
Prior art date
Application number
TW102108460A
Other languages
English (en)
Other versions
TW201350801A (zh
Inventor
漢斯喬琴 巴斯
霍斯特 波麥斯特
彼得 波加納
菲利浦 瑞斯
傑森卡 克魯格
Original Assignee
英特爾德國公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 英特爾德國公司 filed Critical 英特爾德國公司
Publication of TW201350801A publication Critical patent/TW201350801A/zh
Application granted granted Critical
Publication of TWI516745B publication Critical patent/TWI516745B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01L—MEASURING FORCE, STRESS, TORQUE, WORK, MECHANICAL POWER, MECHANICAL EFFICIENCY, OR FLUID PRESSURE
    • G01L1/00—Measuring force or stress, in general
    • G01L1/14—Measuring force or stress, in general by measuring variations in capacitance or inductance of electrical elements, e.g. by measuring variations of frequency of electrical oscillators
    • G01L1/142—Measuring force or stress, in general by measuring variations in capacitance or inductance of electrical elements, e.g. by measuring variations of frequency of electrical oscillators using capacitors
    • G01L1/144—Measuring force or stress, in general by measuring variations in capacitance or inductance of electrical elements, e.g. by measuring variations of frequency of electrical oscillators using capacitors with associated circuitry
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01L—MEASURING FORCE, STRESS, TORQUE, WORK, MECHANICAL POWER, MECHANICAL EFFICIENCY, OR FLUID PRESSURE
    • G01L1/00—Measuring force or stress, in general
    • G01L1/14—Measuring force or stress, in general by measuring variations in capacitance or inductance of electrical elements, e.g. by measuring variations of frequency of electrical oscillators
    • G01L1/142—Measuring force or stress, in general by measuring variations in capacitance or inductance of electrical elements, e.g. by measuring variations of frequency of electrical oscillators using capacitors
    • G01L1/146—Measuring force or stress, in general by measuring variations in capacitance or inductance of electrical elements, e.g. by measuring variations of frequency of electrical oscillators using capacitors for measuring force distributions, e.g. using force arrays
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01L—MEASURING FORCE, STRESS, TORQUE, WORK, MECHANICAL POWER, MECHANICAL EFFICIENCY, OR FLUID PRESSURE
    • G01L1/00—Measuring force or stress, in general
    • G01L1/14—Measuring force or stress, in general by measuring variations in capacitance or inductance of electrical elements, e.g. by measuring variations of frequency of electrical oscillators
    • G01L1/142—Measuring force or stress, in general by measuring variations in capacitance or inductance of electrical elements, e.g. by measuring variations of frequency of electrical oscillators using capacitors
    • G01L1/148—Measuring force or stress, in general by measuring variations in capacitance or inductance of electrical elements, e.g. by measuring variations of frequency of electrical oscillators using capacitors using semiconductive material, e.g. silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/642—Capacitive arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01N—INVESTIGATING OR ANALYSING MATERIALS BY DETERMINING THEIR CHEMICAL OR PHYSICAL PROPERTIES
    • G01N27/00—Investigating or analysing materials by the use of electric, electrochemical, or magnetic means
    • G01N27/02—Investigating or analysing materials by the use of electric, electrochemical, or magnetic means by investigating impedance
    • G01N27/22—Investigating or analysing materials by the use of electric, electrochemical, or magnetic means by investigating impedance by investigating capacitance
    • G01N27/223—Investigating or analysing materials by the use of electric, electrochemical, or magnetic means by investigating impedance by investigating capacitance for determining moisture content, e.g. humidity
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Automation & Control Theory (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Investigating Or Analyzing Materials By The Use Of Electric Means (AREA)

Description

用於測量電容的電路及方法以及半導體晶片 對有關申請案的交叉引用
本申請案主張了2012年3月16日申請的美國臨時申請No.61/611,755的優先權的權益，為所有目的藉由引用而在此將其內容整體併入。
本發明係關於對在半導體晶片中的環境狀況的檢測。
組裝在先進封裝中的半導體晶片可能在製造和測試期間以及在最終用戶環境中經受重大的機械壓力、機械應力、濕度和/或溫度循環。這可導致例如由連接級、器件/電晶體級和/或晶片基底本身中的裂縫以及層離所引起的晶片故障。使用先進技術節點(比如包括Cu/低k互連的節點)的晶片由於密集且多孔的低k材料的固有機械缺點而甚至更易於故障。
諸如低k電介質的一些材料對諸如水的濕氣的侵入和擴散尤其敏感。這樣的濕氣侵入可由於水分子的 高的極性而增加k值(電介質常數)，並且可導致RC延遲增加、信號降級、互連電容負載增加、寄生功率損失、和/或互連腐蝕。
對於諸如功率晶片的一些晶片，溫度變化可導致晶片封裝內側的晶片的重大翹曲，比如藉由以達到大約2μm的中心邊緣差從-55℃處的凸起變形變化到+150℃處的凹入變形。該翹曲可在晶片內引起大的固有應力和張力，其轉而可導致晶片的早期故障或降級。
已經提出的是，壓電電阻器可被嵌入在晶片基底中以測量應力級。然而，這些很可能將僅具有對互連或後段製程(BEOL)堆疊中(比如更弱的Cu/低k級之一中)的本地化晶片/封裝相互作用應力的邊際敏感度。而且，這樣的電阻器很可能將不檢測諸如機械壓力或濕度的其他因素。
這裏描述了革新的電容感測器和測量電路，其可以能夠再生地測量極小電容及其變化。該電容可以根據本地環境狀況，比如機械應力(例如翹曲或剪應力)、機械壓力、溫度和/或濕度，而變化。已經周知的是，一般而言，電容可具有根據這樣的變數而變化的電容。因此，可能所期望的是，提供整合到半導體晶片中的電容器，該電容器足夠小且對精確測量預期半導體晶片所經歷的狀況敏感。
電容器可以是個別電容器，或其可以是穿過 半導體晶片的一個或多個部分的以二維或三維分佈的較大量電容器(例如陣列)的一部分。藉由以分散式的方式提供多個電容，也可以確定晶片的各種位置內的本地狀況。 該一個或多個電容可以被放置在相對於晶片的其他元件的特定戰略位置中，比如鄰近晶片的密封環(濕氣屏障)。 電容的這樣的戰略定位可增加其提供早期檢測特定狀況的能力，比如早期檢測穿過密封環的濕度滲透。
由於電容器可提供極小的電容及其變化，這 裏描述了可能能夠更加精確且可靠地測量這種極小電容和變化的專門電路。標準電容測量電路可能是不足夠的。
測量的電容和/或環境狀況可由晶片用於觸發 一個或多個動作，比如給晶片用戶或周圍器件提供迫近晶片故障警告信號，當晶片將很可能故障時提供資料預測，和/或修改晶片的功能。在併入晶片的周圍器件接收這樣的信號的情況下，該器件可能能夠藉由進行諸如增加晶片的冷卻和/或給器件的用戶提供指示的對策而應答。所測量的電容和/或環境狀況可以進一步被儲存在晶片內的記憶體中，以提供那些電容和/或環境狀況的歷史。所儲存的歷史資料和/或在所儲存的歷史資料中檢測的趨勢可附加地或可替換地用於觸發一個或多個動作。
儘管對迫近晶片故障的早期監控和警告可能 在任何晶片應用中有用，但是其可能尤其在要求可靠性增加和最小停工期的特定晶片應用中有用。這樣的晶片應用 可包括但不限於伺服器、汽車、安全性、和醫療應用。然而，這裏描述的概念可用於任何晶片應用中的任何晶片，比如不限於微處理器、微控制器、通信晶片、記憶體等。
在考慮隨後的詳細描述時這些和其他方面將是清楚的。
101‧‧‧晶片
102‧‧‧感測電容器
102-1‧‧‧感測電容器
102-2‧‧‧感測電容器
102-3‧‧‧感測電容器
201‧‧‧基底
202‧‧‧層
203‧‧‧層
204‧‧‧層
205‧‧‧層
301‧‧‧預警電路
302‧‧‧感測電路
302-1‧‧‧感測電路
302-2‧‧‧感測電路
303‧‧‧控制器
304‧‧‧記憶體
305‧‧‧週期信號產生器
306‧‧‧DC電壓排列產生器
704‧‧‧導線
705‧‧‧環
706‧‧‧環
707‧‧‧防裂結構
901-1‧‧‧開口
901-2‧‧‧開口
1301‧‧‧打線接合探針焊墊
1302‧‧‧倒裝晶片凸塊焊墊
1401‧‧‧壓力板
1402-1‧‧‧導電層
1402-2‧‧‧導電層
1402-3‧‧‧導電層
1402-4‧‧‧導電層
1403-1‧‧‧導電層
1403-2‧‧‧導電層
1403-3‧‧‧導電層
1701‧‧‧導電板
1702-1‧‧‧指狀物
1702-2‧‧‧指狀物
1702-3‧‧‧指狀物
1702-4‧‧‧指狀物
1702-5‧‧‧指狀物
1702-6‧‧‧指狀物
1702-7‧‧‧指狀物
1702-8‧‧‧指狀物
1801‧‧‧元件
1801-1‧‧‧元件
1801-2‧‧‧元件
1802‧‧‧元件
1802-1‧‧‧元件
1802-2‧‧‧元件
C1‧‧‧電容器
C2‧‧‧電容器
C3‧‧‧電容器
C4‧‧‧電容器
G‧‧‧接地節點
Q1‧‧‧電晶體
Q2‧‧‧電晶體
Q3‧‧‧電晶體
Q4‧‧‧電晶體
R1‧‧‧電阻器
R2‧‧‧電阻器
S1‧‧‧信號
S2‧‧‧信號
藉由參考考慮了圖式的附後的說明書來獲取對本公開和這裏描述的各種方面的潛在優點的更完整的理解，在圖式中，類似的元件符號指明類似的特徵，並且其中：圖1是具有分佈在整個晶片上的感測電容器的半導體晶片的例子的平面圖；圖2是圖1的半導體晶片的側剖視圖；圖3是用於檢測和利用來自感測電容器的電容測量的示例系統的方塊圖；圖4是可用於測量電容器的電容的示例感測電路的示意圖；圖5是比較用於測量電容的各種技術的示例近似模擬性能的曲線圖；圖6是比較傳統技術和這裏描述的技術之間的進一步的示例近似模擬性能的另一曲線圖；圖7-13是半導體晶片內的感測電容器和有關電路的示例佈局佈置的平面圖； 圖14-17是感測電容器的示例構造的側剖視圖；和 圖18A-18L是感測電容器的示例構造的平面圖。
所注意的是，圖式中的一個或多個可以是必須按比例繪製。
圖1是具有分佈在整個晶片101上的一個或多個感測電容器102的半導體晶片101的例子的平面圖。晶片101還可包含其他電路，比如電晶體、電容器、電阻器、電感器、儲存單元、時鐘產生器等。晶片101可以是任何類型的包含電路的晶片101，諸如但不限於微處理器晶片、記憶體晶片、通信晶片、數位信號處理(DSP)晶片、功率晶片、放大器晶片、現場可編程閘陣列(FPGA)、邏輯晶片等。
感測電容器102可用於檢測一個或多個環境狀況，比如溫度、濕度、壓力和/或剪應力。每個感測電容器102的位置可基於所期望感測的環境狀況的類型而在策略上被佈置。例如，感測電容器102中的一個或多個可被佈置在晶片101的週邊附近以提供對從晶片的邊緣進入晶片的濕氣(濕度)的早期檢測。如周知的，到低k電介質中的濕氣擴散改變了電介質的k值。
如圖2所示，晶片101可例如具有基底201，基底201具有形成晶片101的電路和結構的一個或更多個層202、203、204、205。這些層202-205可以由各種材料 製成，比如導體(例如金屬或多晶矽)和絕緣體/電介質(例如氧化矽)。如所期望的，感測電容器102可以被佈置在層202-205的任意一個或多個中和/或基底201中。因此，例如，感測電容器102中的給定一個可以被完全佈置在層201-205中的單個層或基底201內，而感測電容器102中的另一個可跨過層202-205中的兩個或更多個層和/或基底201而延伸。因此，如所期望的，感測電容器102可不僅在晶片10內的不同橫向位置處被不同地佈置，還在晶片10內的不同垂直位置處被不同地佈置。感測電容器102中的給定一個的垂直定位還可以基於所期望感測的環境狀況的類型而在策略上被計畫。例如，可能所期望的是測量晶片101的上層中的剪應力，並且因此感測電容器102中的一個或多個可被佈置在上層(比如層205和/或204)中的一個或多個中。注意到，圖2提供了相對簡單的晶片101的分層，並且因此晶片101可以包含比基底上所示的四個層更少或更多的層。晶片101還可以包含另外的層，該另外的層可以至少部分地延伸到(嵌入在)基底201中，和/或基底201本身可以由不同材料的多個層構成，比如矽基底或絕緣體上矽基底。
圖3是用於檢測和利用來自一個或多個感測電容器102的電容測量的示例預警電路301的方塊圖。在該例子中，兩個感測電容器102-1和102-2被討論。然而，如所期望的，可以存在許多更多的感測電容器，或者可以僅存在耦合到預警電路301的單個感測電容器。在該 例子中，預警電路301可以包括感測電路302的一個或多個區塊(例如302-1,302-2，一個用於兩個感測電容器102-1和102-2中的每一個)、諸如微處理器和/或其他控制電路的控制器303、記憶體304、週期信號產生器305、和/或直流(DC)電壓排列產生器306。控制器303可以是專用於預警電路301的控制器，或者其可以是與晶片101的其他功能共用的控制器。在這樣的情況下，控制器303可能被當作是功能上在預警電路301外側的單元。 預警電路301和/或控制器303還可以提供介面功能，該介面功能可以產生信號和/或儲存的資料，該信號和/或儲存的資料是基於由一個或多個感測電容器102進行的測量。
在操作中，感測電路302-1可以測量感測電 容器102-1的電容，並且感測電路302-2可以測量感測電容器102-2的電容。如將在以下結合圖4所描述的，感測電路302-1和302-2可以由(由週期信號產生器305產生的)週期信號S1和S2和(由DC電壓排列產生器306產生的)各種DC電壓DeltaU1和DeltaU2的時間變化排列所驅動。可以在連續或間歇(例如採樣)的基礎上進行測量。感測電路302-1和302-2可以均提供信號給所測量的電容的控制器303可以在連續或間隙的基礎上將這些信號提供給控制器303。控制器303轉而可以分析該信號和/或在記憶體304中儲存表示所測量的電容(或以其他方式基於所測量的電容)的資料，以收集測量資料的歷史集合。 如果控制器303基於測量資料(基於當前測量資料和/或儲存的歷史測量資料)來確定預警信號應當被指明，則控制器303可以經由介面提供預警信號。預警信號可以被提供給例如晶片101的導電引腳中的一個或多個和/或被儲存在記憶體中，諸如在晶片101的狀態暫存器中。因此，晶片101的使用者和/或併入晶片101的器件可以利用預警信號來確定是否替換晶片101和/或是否改變環境狀況(例如藉由向晶片101提供額外的冷卻)。在進行這樣的確定中，控制器302可以例如將歷史和/或當前測量資料與一個或多個預定閾值進行比較。
在該情況下的感測電容器102可以具有極小 的電容。例如，感測電容器102中的每個的電容可以被期望小於1飛法(fF)，或者小於50阿法(aF)。而且，可能所期望的是，能夠測量感測電容器102中小於例如5 aF或更小或者0.1%或更小的變化。儘管更大的變化也可以被測量，但是可能的是，這樣的更小的變化可以提供與環境狀況中的變化有關的更有用的資訊。電容器越小，電容器可能對更小的環境改變更敏感。
然而，使用這種極小電容的問題在於，精確測量其電容是困難的。存在若干已知的方法來測量電容。稱為電容電壓(CV)剖析(profiling)的一個方法具有相對低的解析度。另一個已知的方法是射頻(RF)方法，其將RF信號施加到電容器並使用例如網路分析器來測量電容器對信號的效應。該方法在高RF頻率處且在50歐姆阻 抗環境中工作。如果器件阻抗(1(j*w*C))嚴重地偏離50歐姆環境並且接觸電容附加地限制了小電容器的精確度，則精確度降級。另一個方法是藉由在平行陣列中複製電容器來使用要測量的電容器的平行陣列。然而，該陣列要求大量的晶片有效面積，並且該方法會經受陣列中的各種電容的平均，使得其對單個器件的值和變化不敏感。又一種已知的方法是測量包含電容器和電感器的電路的諧振頻率(LC諧振頻率方法)。儘管這可能是精確的方法，但是該電路本身將需要是非常大的，以實現電感器。另一種已知的方法是浮動閘極方法，其提供精確的相對測量，而非絕對測量。又一種已知的方法是基於電荷的電容方法(CBCM)。然而，CBCM的精確度受到器件匹配問題和受到電荷注入效應的限制，電荷注入效應引起電容的過高估計。尤其，由於CBCM測量電路的NMOS和PMOS電晶體的電荷注入的相反極性，誤差合計。該誤差隨轉換速率而增加。而且，對於更小的所測量的電容，相對誤差更大。這個以及其他方法還經常使用參考結構來用作為參考點。測量的精確度僅如參考結構那麼精確且其與測量電路的其餘部分相匹配。並且，參考結構本身佔據了寶貴的晶片有效面積。
儘管這些和許多其他方法可用於測量電容， 但是它們的每一個存在消極面。更理想的用於測量電容器的方法可以例如具有以下特性中的一個或多個。第一，可能所期望的是，用於測量的電路在整個電路中利用相同類 型的開關器件(例如都是n型或都是p型電晶體)以便充電和放電，因為這可以至少部分地補償電荷注入誤差。第二，可能所期望的是，任何閘極開關驅動信號在給定的頻率具有低的轉換速率，以降低誤差。第三，可能所期望的是，避免與參考結構的去嵌入。第四，不僅可能所期望的是，使用相同類型的開關器件來進行充電和放電，而且事實上可能所期望的是，使用自身相同的開關器件來進行充電和放電兩者。這可以進一步減少誤差源，比如藉由消除任何剩餘的電荷注入匹配誤差。
圖4是感測電路302可以如何測量電容器(比如感測電容器102之一)而不需要參考結構的例子的示意圖。圖4的例子可以具有至少一些以上提到的所期望的特性。例如，該例子使用在原處的去嵌入，並且提供幾乎完美的消除感測器件非理想性、感測器件變化和匹配、寄生電容、洩漏電流、和儀器偏移。而且，該例子提供對晶片有效面積的相對高效的使用。
在圖4的例子中，測量的電容被稱為Csence。在該例子中的感測電路302包括兩個電阻器R1和R2，四個n型金屬氧化物半導體(NMOS)電晶體Q1，Q2，Q3和Q4，以及四個電容器C1，C2，C3和C4。然而，感測電路302可以在其他變型中體現，比如藉由使用不同類型的電晶體(例如，其中電晶體Q1，Q2，Q3和Q4都是p型電晶體或電晶體Q1，Q2是n型電晶體而電晶體Q3和Q4相反，即例如在兩側上的不同DC電壓 的情況下，相同類型的器件(例如NMOS或PMOS)被用於電晶體對，即用於電晶體Q1和Q2和用於電晶體Q3和Q4)，其中在合適的情況下對互連和其他部件進行較小的調整。在所示的例子中，在所示的節點處，兩個閘極驅動信號S1和S2被饋送到電路中。信號S1驅動電晶體Q1和Q3的閘極，並且信號S2驅動電晶體Q2和Q4的閘極。信號S1和S2可以是相同波形但相反相位(180度異相)，比如180度異相正弦波。可替換地，可以使用其他類型的週期性相反信號。如之前所提到的，信號S1和S2可以由週期信號產生器305所產生。用於產生諸如信號S1和S2的信號的電路是周知的且不需要在這裏詳細描述。感測電路302還包括四個直流(DC)輸入，在圖4中被標記為DC1、DC2、DC3和DC4，以及如所示配置的接地節點(G)。
在本例中，NMOS電晶體Q1-Q4均具有長度 250奈米且寬度60奈米的閘極，電阻器R1和R2均提供50歐姆的電阻，電容器C1-C4均提供10pF的電容，且信號S1和S2均具有10mV的幅度。已經發現的是，這些值在Csence大約50aF時對於精確測量Csence工作良好。 然而，可使用用於感測電路302的任何部件和/或信號的其他值。如果信號產生器和控制電路可以達到合適的(例如正弦)波形S1和S2以及常數DC電壓DC1-DC4，還可能省略電阻器R1和R2以及電容器C1-C4。
在操作中，信號S1和S2不斷驅動電晶體 Q1-Q4的閘極，並且DC電壓以各種排列被施加在DC輸入DC1-DC4的兩端。藉由DC輸入DC1-DC4在各種DC電壓排列期間測量的電流被接著組合以計算Csence。在本例中，DeltaU1是DC1和DC2之間的電壓差，並且DeltaU2是DC4和DC3之間的電壓差。在信號S1和S2正驅動電晶體閘極時可被施加的DC電壓排列PA,PB,PC和PD的集合是：[P=Delta U1,Delta U1]=[PA=+X,+X；PB=+X,-X；PC=-X,+X；PD=-X,-X]，其中X是預定的正電壓值。在本例中，X=100mV，然而X可以是所期望的另一個值。以下的表1示出了X=100mV的例子。 DeltaU1和DeltaU2的排列可以按任何期望的時間順序被應用，且不必按如表1或者在本說明書的任何別的地方所示的順序。如之前提到的，電壓DeltaU1和DeltaU2可以由DC電壓排列產生器306所產生。用於如所期望地產生DC電壓的各種模式的電路是周知的，且不需要在這裏詳細描述。
為了確定Csence，為每個排列對經過DC節 點DC1-DC4的電流進行求和，而不管電流方向(即，它們的絕對值被求和)。因此，如果在DC電壓排列P之一期間，經過DC1的電流是I1，經過DC2的電流是I2，經過DC3的電流是I3，並且經過DC4的電流是I4，那麼對DC電壓排列P的總電流是(I1+I2+I3+I4)。每個排列PA,PB,PC和PD的總電流分別稱為IA,IB,IC和ID。一旦這些被確定，Csence可以按如下被計算：Csense與(IB-IA)+(ID-IC)成比例。
因此，在該例子中，確定Csence(或與Csence的實際值成比例的值)涉及施加信號S1和S2，同時四個排列PA,PB,PC,PD被施加到DC輸入DC1-4，從而為每個排列確定總電流並接著將四個排列的總電流按之上所指明地進行組合。當Csence中的變化可以比實際值更引起關注時，測量Csence的實際值可能不是必須的，相反可能必須測量與Csence成比例的值，比如等於(IB-IA)+(ID-IC)的值。
以上計算可例如由控制器303來執行。而且，儲存在記憶體304中的歷史資料可以是表示在時間上採樣的Csence的值的資料。為了確定感測電容器102的彈性的(可逆的)和塑性的(不可逆的)變形之間的差，控制器可以比較在壓力負載之前和之後的測量，並且使用滯後現象原理來確定壓力負載引起的是彈性還是塑性的感測電容器102變形。
圖5是比較用於測量電容的各種技術的示例 近似模擬性能的曲線圖。尤其地，該曲線圖將傳統的基於電荷的電容測量(CBCM)和電壓注入引發的無誤差(CIEF)CBCM技術與結合圖4所描述的技術進行比較。如可以在曲線圖中所看到的並且如在模擬期間所發現的，CBCM和CIEF CBCM技術似乎在被測量的電容變得更小時引入了快速增加的誤差。在被測量的電容大約為1E-18法的情況下，使用CBCM和CIEF CBCM的誤差相當大。相比之下，使用圖4的本技術可引入實質上更小的誤差，尤其在更低的測試電容下。
如圖6中進一步示出，與傳統電容電壓(CV)剖析技術相比，如所模擬的第一和第二測量之間的偏移可以顯著地被降低。
圖7-13是晶片101內的感測電容器和相關電路的平面視圖佈置的非限制性例子。在圖7的例子中，最新的半導體晶片101通常包括由雙密封環組成的濕氣屏障，該雙密封環由環705和706構成。環705,706可完全圍繞晶片101靠近晶片101的週邊而延伸，包括延伸經過晶片101的一個或多個禁用(keep-out)區。禁用區是這樣的區域，這些區域由於各種設計原因而通常不用於電路。例如，禁用區可以是半導體晶片的不那麼可靠的區域。因為這裏討論的感測電容器102可用於提供晶片故障的預警，這樣的禁用區可以是用於放置感測電容器102中的至少一些的極佳位置。實際上，對禁用區的損害可導致感測電容器102的電容變化，由此提供了禁用區(典型地 在晶片週邊附近)已經被降級的預警。而且，由於禁用區通常不用於其他電路，將感測電容器102添加到禁用區將很可能幾乎不對到根本不對對於剩餘電路可用的晶片101有效面積量有影響。並且，在本例中，感測電容器102中的至少一些可位於晶片101的邊緣附近，並且因此與如果感測電容器102向著晶片101的中間離得更遠(比如在晶片101的有效區中)則將發生的相比，可以提供與濕氣侵入有關的更早預警。
在圖7的例子中，接著藉由舉例將感測電容 器102-1示出為位於晶片的禁用區中。禁用區可以是任何尺寸和形狀，然而它們典型地為三角形，包括晶片的每個轉角，並從轉角在每個晶片邊緣上延伸大約50到100微米。在該例子中，感測電容器102-1位於由內環706的內側限定的週邊內且也在防裂結構707的內部(例如不在防裂結構707和晶片101的邊緣之間)。預警電路301還可以位於禁用區中，儘管在該例子中，在該有效晶片區域中(不在禁用區內)，預警電路301向著晶片101的內部離得更遠。預警電路301可藉由一個或多個導線704耦合到感測電容器102，並且可根據結合圖3和圖4的這裏的描述來操作。
其他變型是可能的。例如，在這裏描述的任 何例子中，感測電容器102可附加地或可替換地檢測在溫度變化或溫度循環期間的臨時(彈性)或永久(塑性)機械變形或由於晶片封裝中的固有應力引起的機械變形。而 且，基底中或互連級中的裂縫或分層可被檢測，尤其如果裂縫延伸經過感測電容器或在感測電容器的附近被產生的話。這些裂縫可以藉由劃切、晶片薄化，探測、結合、焊接、或在組裝過程期間被產生。這種類型的檢測可被提供而與感測電容器102在晶片101中的位置無關。
作為另一個例子，圖8示出了在防裂結構707 和環705,706之間並且也在防裂結構707和晶片101的邊緣之間的感測電容器102-1。圖9示出了感測電容器102-1在環705,706外側、在環705的外側和半導體晶片的邊緣之間的例子。在感測電容器102中的一個或多個和感測電路在環705,706中的一個或多個環的相對側上的情況下，環705和/或706可包括開口901-1,901-2，比如僅位於鋁層級處，一個或多個導線704可穿過開口901-1,901-2。該鋁層可被例如佈置在機械上更弱的和濕氣能透過的Cu/低k金屬化級上。典型地，該鋁層被在機械上更穩定的電介質(比如氧化矽、氮化矽、氮氧化矽)圍繞或嵌入，該電介質對於濕氣是不能透過的。因此，允許導線704佈線的最頂部鋁層中的密封環705和/或706的任何中斷或開口可被提供，而不必使密封環705和/或706的邊緣密封性能降級。
圖10示出了一個或多個感測電容器102- 1,102-2,102-3被佈置在一對環705,706之間的例子。在該情況下，環705,706可分開一個分開距離W1，該分開距離W1可大於雙環之間的典型分開距離。圖11示出了 一個或多個感測電容器102-1,102-2,102-3被佈置在一對環705,706之間的例子，並且其中按需要在感測電容器102周圍為環705,706規劃路線，以便與圖10的例子相比，降低雙環之間的平均分開距離。在圖11例子中，環705,706可隨W1和W2(其中W2可以是更典型的分開距離)之間的分開距離而變化。
圖12示出了另一個例子，其中多個感測電容 器102-1,102-2,102-3被佈置在禁用區內，並且其中僅利用了單個環705(或706)。因為感測電容器102可以用於濕氣侵入的早期檢測，因此對內環706存在較少的期望或需要。在該情況下，用感測電容器102代替內環706可導致回收沿晶片101圓周的條帶(例如3-15微米寬)的有效晶片區的更大百分比(例如百分之80到90)。
圖13說明了感測電容器102-1，102-2位於晶 片101的有效區中(而不是在禁用區中)的例子。儘管感測電容器102可位於任何地方，但在該例子中，感測電容器102被佈置在打線接合探針焊墊1301之下和倒裝晶片凸塊焊墊1302之下。這尤其對製造步驟期間(比如在晶片101的接合或探測期間)的過量壓力和/或溫度進行監控有用。
感測電容器102和預警電路130的其他佈局 是可能的。例如，這裏所公開的任何實施例可具有更少或更大數量的感測電容器102。而且，儘管只有單個單元的預警電路301被明確地在圖中示出，但給定的晶片101可 具有分佈在晶片101的不同位置處的兩個或更多的預警電路301單元。
圖14-17是感測電容器102的示例構造的側 剖視圖，並且圖18A-18L是示例感測電容器102構造的平面圖。電容器典型地包括在物理上彼此分離的至少兩個電節點，其中在這些節點之間通常佈置有電介質。為了方便，在圖14-18的例子中，電節點之一由斷面線(例如圖14的元件1402)來描繪並且電節點中的另一個由網紋點圖案(例如圖14的元素1403)來描繪。如將看到的，在多個物理元件被用於節點中給定的一個的情況下，這些元件可在電學上被綁在一起(導致具有多個分散式元件的單個電節點)或它們可在電學上彼此隔離。在後一種情況下，產生兩個以上節點的這樣的電學隔離可能對於提供與變化的環境狀況相對於感測電容器102的位置和/或行進方向有關的資訊是有用的。
在圖14的例子中，感測電容器102可包括第 一電節點的多個互連的導電層1402-1,1402-2,1402-3,1402-4，其與第二電節點的多個互連的導電層1403-1,1403-2,1403-3交錯。層1402,1403可被配置為細長的指狀物、矩形板、圓形板、或以所期望的任何其他形狀。電容器可還包括上壓力板1401，用於將向下和向上的壓力或其他的力傳遞到感測電容器102。當壓力被施加到板1401時，感測電容器102的多個部分，比如交錯層1402,1403之間的電介質區域，可稍微壓縮或擴展，由此改變了感測 電容器102的總電容。感測電容器的這個特殊的實施例可以對向下和向上的壓力、溫度、和濕度敏感，並且也許對剪切力和橫向力不那麼敏感。在該例子中和在其他例子中，感測電容器102的各種元件可例如在各種層級M1-M7中的一個或多個處與晶片101的其他特徵共存。如果期望，該例子的壓力板1401可具有打線接合探針焊墊或倒裝晶片凸塊焊墊的功能。在這種情況中，放置在該壓力板或焊墊1401之下的感測電容器102可以能夠在探測和接合過程期間檢測機械應力和相關聯的變形。
圖15示出了感測電容器102的另一個例子， 在該情況下其包括橫向交錯的電節點元件的多個級。因此，對於給定的水準級，可存在多個分離的導電元件，每個導電的元件改變感測電容器102的兩個電節點之一。而且，一個或多個級可具有與一個或多個其他級不同的尺寸的元件。這個特殊的電容器配置可以對向下和向上壓力、溫度、濕度、剪切力(例如彎曲/翹曲)以及橫向力敏感。
圖16示出了感測電容器102的另一個例子，除了每個級可包含相同尺寸的元件外與圖15的類似。
圖17示出了感測電容器102的一個例子，其中電節點之一由單個導電板1701(或指狀物)構成並且電節點中的另一個由多個導電指狀物1702-1到1702-8構成。儘管八個指狀物1702被示出，但是可按所期望的那樣存在少於八個或多於八個的指狀物。在該例子中，每個 指狀物可在電學上被綁在一起或者它們可在電學上彼此隔離。在電學上隔離的情況下，每個指狀物1702之間的各個電容Cx1-Cx8可被測量，並且因此諸如濕氣侵入的來自特定方向和/或以特定速率的變化環境狀況可被隔離。例如，在濕氣從圖17的左側侵入的情況下，那麼電容Cx1受到的影響可能大於(比如說)Cx8。各種Cx1-Cx8之間的相對變化和/或差可因此提供與濕氣侵入和/或濕氣擴散有關的方向和/或時間資訊。同樣，在向下或向上壓力被施加到板1701上的情況下，可以基於由於感測電容器102內的一個或多個電容區域的誘導本地變形所引起的電容Cx1-Cx8的相對變化來確定向下或向上壓力的橫向位置。因此，在各個電極在電學上如圖17中那樣被隔離的情況下，感測電容器102可允許對環境狀況的本地化和/或空間解析的檢測。圖17的例子還可被看作為示出了八個感測電容器，每一個將公共板1701共用為感測電容器的電節點之一。
圖18A示出了示例感測電容器102的平面 圖，該示例感測電容器102使用單個雙板或雙指狀物配置。在該例子中，兩個相對的板或指狀物1801、1802由電介質材料分離。
圖18B示出了感測電容器102的另一個例子 的平面圖，其中該元件包括多個指狀物，並且其中元件1802是板。在該例子中，元件1801的所有指狀物都是在電學上被綁在一起。
圖18C示出了感測電容器102的另一個例子 的平面圖，與圖18B的類似。在該例子中，相應元件1801的指狀物不在電學上被綁在一起。因此，該例子可以允許以與針對圖17描述的相似的方式對環境因素進行位置和/方向確定。
圖18D示出了感測電容器102的另一個例子 的平面圖，其中兩個元件1801和1802都包含多個指狀物。在該例子中，元件1801的所有指狀物都是在電學上被綁在一起，如元件1802的所有指狀物那樣。
圖18E示出了感測電容器102的另一個例子 的平面圖，其中兩個元件1801和1802都包含多個指狀物，該多個指狀物在仍然位於它們的相應垂直級處時，在橫向上被交錯。在該例子中，元件1801的所有指狀物都是在電學上被綁在一起，如元件1802的所有指狀物那樣。
圖18F示出了感測電容器102的另一個例子 的平面圖，與圖18E的類似。然而，在該情況下，元件1801和1802被提供在多個金屬化級中，尤其如元件1801-1,1801-2,1802-1和1802-2。在該例子中，這些級可以如此交錯，使得這些層如1801-1,1801-2,1802-1和1802-2那樣垂直交替。
圖18G示出了感測電容器102的另一個例子 的平面圖，與圖18F的類似。然而，在該情況下，這些級可以如此交錯，使得交替的電節點的指狀物還在它們的方 向上交替。
圖18H示出了感測電容器102的另一個例子 的平面圖，與圖18D的類似。在該情況下，元件1801的指狀物在電學上彼此隔離，並且元件1802的指狀物在電學上也彼此隔離。因此，該例子可允許以與針對圖17描述的相似的方式對環境因素進行位置和/方向確定。
圖18J示出了感測電容器102的另一個例子 的平面圖，與圖18H的類似。然而，在該情況下，在給定級處的指狀物交替。例如，在如圖18H所示的上面的級處，指狀物將會按照1801，1802，1801，1802等等。並且，在該例子中，元件1801和1802的指狀物都在電學上彼此隔離。因此，該例子還允許以與針對圖17描述的相似的方式對環境因素進行位置和/方向確定。
圖18K示出了感測電容器102的另一個例子 的平面圖。在該例子中，元件1801和1802被佈置為同心圓環。對於元件1801和1802中的每一個，這些環在電學上被綁在一起。
圖18L示出了感測電容器102的另一個例子 的平面圖，與圖18K的類似。然而，在該例子中，這些環中的每一個在電學上彼此隔離。因此，該例子還可允許以與針對圖17描述的相似的方式對環境因素進行位置和/方向確定。
先前描述的感測電容器102的配置僅僅是例子--存在更多的可能的配置。例如，可以提供任何形狀 (例如任何多邊形、任何規則形狀、任何不規則形狀)的 和具有任何配置和形狀的電子元件的感測電容器102。而且，元件之間的電介質材料可以是任何所期望的電介質材料。電介質材料可以由任何電介質材料構成，比如氧化矽、氮化矽、任何低k電介質、任何高k電介質材料、任何密集電介質、任何多孔電介質、或任何其組合。此外，儘管感測電容器102可以被放置在晶片內的各種描述已被提供，但是這些也僅僅是例子。如所期望的，任何配置的一個或多個感測電容器102可被放置在晶片內的任何地方。此外，儘管已經在圖中示出了晶片101的特殊形狀，但晶片101可以是任何形狀，比如正方形、矩形、或任何其他形狀。晶片101還可以是任何類型的半導體晶片封裝的一部分並且可以以所期望的方式在電學上和/或物理上是可連接的，以成為更大器件的一部分。而且，儘管感測電容器102的特定電容已經被描述，但這些也僅僅是例子。如所期望的，感測電容器102可以具有任何值的電容，並且如所期望的，可具有任何尺寸。
因此，至少已經公開了以下特徵：
1.一種電路，包括：第一電晶體，具有閘極且還具有電流通路(例如源極/漏極電流通路，即源極和漏極之間的電流通路)，該電流通路由第一電晶體的閘極控制且耦合在第一輸入節點和電容器的第一節點之間；第二電晶體，具有閘極且還具有電流通路(例如源極 /漏極電流通路)，該電流通路由第二電晶體的閘極控制且耦合在第二輸入節點和電容器的第一節點之間；第三電晶體，具有閘極且還具有電流通路(例如源極/漏極電流通路)，該電流通路由第三電晶體的閘極控制且耦合在第三輸入節點和電容器的第二節點之間；和第四電晶體，具有閘極且還具有電流通路(例如源極/漏極電流通路)，該電流通路由第四電晶體的閘極控制且耦合在第四輸入節點和電容器的第二節點之間，其中，第一和第二電晶體要麼都是n型電晶體，要麼都是p型電晶體，且第三和第四電晶體要麼都是n型電晶體，要麼都是p型電晶體。
2.如“1”中描述的電路，其中第一、第二、第三和第四電晶體中的每個均包括NMOS電晶體。
3.如“1”或“2”中描述的電路，還包括：信號產生器，被配置為產生第一週期信號和第二週期信號，且向第一和第三電晶體的閘極提供第一週期信號並向第二和第四電晶體提供第二週期信號，其中第一和第二週期信號彼此異相180度。
4.如“3”中描述的電路，其中第一和第二週期信號是正弦信號。
5.如“1”、“2”或“3”中描述的電路，還包括：直流(DC)電壓產生器，被配置為施加第一和第二輸入節點兩端的第一DC電壓以及第三和第四節點兩端的第二DC電壓。
6.如“5”中描述，其中DC電壓產生器還被配置成隨時間不按特定的順序施加第一和第二DC電壓的以下四個排列：第一排列，其中第一DC電壓是+X伏特而第二DC電壓是+X伏特；第二排列，其中第一DC電壓是+X伏特而第二DC電壓是-X伏特；第三排列，其中第一DC電壓是-X伏特而第二DC電壓是-X伏特；和第四排列，其中第一DC電壓是-X伏特而第二DC電壓是+X伏特，其中X是正值。
7.如“6”中描述的電路，還包括：至少一個電流測量設備，被配置為測量經過第一、第二、第三和第四DC輸入節點的電流，而第一和第二DC電壓的四個排列被施加；和控制器，被配置為基於所測量的電流的組合來確定值。
8.如“1”到“7”中的任意一個描述的電路，其中第一、第二、第三和第四電晶體都是n型電晶體。
9.如“1”到“7”中的任意一個中描述的電路，其中第一、第二、第三和第四電晶體都是p型電晶體。
10.一種方法，包括：向電路的第一節點施加第一週期信號且向該電路的第 二節點施加第二週期信號，其中第一和第二週期信號彼此異相180度，並且其中電容器耦合到該電路；在正在施加第一和第二週期信號的同時，施加該電路的第三和第四節點兩端的第一DC電壓和該電路的第五和第六節點兩端的第二DC電壓；在正在施加第一和第二DC電壓的同時，測量經過第三、第四、第五和第六節點的電流；和基於測量的電流，確定與電容器的電容成比例的值。
11.如“10”中描述的方法，其中所述施加第一和第二DC電壓包括隨時間不按特定的順序施加第一和第二DC電壓的以下四個排列：第一排列，其中第一DC電壓是+X伏特而第二DC電壓是+X伏特；第二排列，其中第一DC電壓是+X伏特而第二DC電壓是-X伏特；第三排列，其中第一DC電壓是-X伏特而第二DC電壓是-X伏特；和第四排列，其中第一DC電壓是-X伏特而第二DC電壓是+X伏特，其中X是正值。
12.如“11”中描述的方法，其中所述測量包括在四個排列中的每個期間測量電流，並且其中所述確定包括：對於四個排列中的每個，對在相應排列期間測量的電 流求和，以得到第一排列的第一總電流、第二排列的第二總電流、第三排列的第三總電流和第四排列的第四總電流；和基於第一、第二、第三和第四總電流來確定與電容器的電容成比例的值。
13.如“12”中描述的方法，其中所述組合包括第一總電流減第二總電流加第三總電流減第四總電流。
14.如“10”到“13”中的任意一個中描述的方法，其中電路包括第一、第二、第三和第四電晶體，第一節點耦合到第一電晶體的閘極和第三電晶體的閘極，第二節點耦合到第二電晶體的閘極和第四電晶體的閘極，且電容器具有與第一和第二電晶體的電流通路之間的節點相耦合的第一電極和與第三和第四電晶體的電流通路之間的節點相耦合的第二電極。
15.如“14”中描述的方法，其中第一、第二、第三和第四電晶體要麼都是n型電晶體，要麼都是p型電晶體。
16.一種半導體晶片，包括：基底；佈置在基底上的由材料製成多個層；半導體晶片的有效區，在該有效區內，多個電路元件被佈置在所述多個層中的至少一些層中；和電容器，佈置在半導體晶片的禁用區且與所述多個電路元件中的至少一個電路元件電耦合。
17.如“16”中描述的半導體晶片，其中電容器具有小於50阿法的電容。
18.如“16”或“17”中描述的半導體晶片，其中電容器被佈置在所述多個層中的一個或更多個層中。
19.如“16”到“18”中的任意一個中描述的半導體晶片，其中電路元件包括被配置為基於電容器的電容來確定值的控制器。
20.如“19”中描述的半導體晶片，其中電路元件還包括與控制器相耦合的記憶體，其中控制器被配置為在記憶體中儲存所確定的值的值歷史。
21.如“19”或“20”中描述的半導體晶片，其中控制器還被配置為基於所確定的值來產生預警信號。
22.如“16”到“20”中的任意一個中描述的半導體晶片，還包括防裂結構，其中電容器被佈置在半導體電晶體的邊緣和該防裂結構之間。
23.如“16”到“21”中的任意一個中描述的半導體晶片，還包括防裂結構和佈置在有效區周圍的密封環，其中電容器被佈置在密封環的內側和防裂結構之間。
24.如“16”到“22”中的任意一個中描述的半導體晶片，還包括佈置在有效區周圍的一對密封環，其中電容器被佈置在該一對密封環之間。
25.如“16”到“22”中的任意一個中描述的半導體晶片，還包括佈置在有效區周圍的密封環，其中電容器被佈置在密封環的外側和該晶片的邊緣之間。
26.如“16”到“25”中的任意一個中描述的半導 體晶片，其中電容器包括多個電極，該多個電極在空間上如此分佈使得電容器在電容器的不同位置處具有多個電容，並且其中所述多個電路元件中的至少一個電路元件被配置成為多個電容中的每個電容基於相應的電容來確定值。
27.一種半導體晶片，包括：基底；佈置在基底上的由材料製成的多個層；半導體晶片的有效區，在該有效區內，多個電路元件被佈置在所述多個層中的至少一些層中；第一密封環，被佈置在所述多個層中的至少一些層中且圍繞該有效區；和電容器，佈置在該密封環的外側和該半導體晶片的邊緣之間，其中電容器電耦合到所述多個電路元件中的至少一個電路元件。
28.如“27”中描述的半導體晶片，還包括第二密封環，被佈置在所述多個層中的至少一些層中且圍繞第一密封環，其中電容器被佈置在第一和第二密封環之間。
29.一種半導體晶片，包括：基底；佈置在基底上的由材料製成的多個層；電容器，被佈置在所述多個層中的一個或更多個層中且具有小於50阿法(aF)的電容； 電路，電耦合到電容器且配置為以5 aF或更小的精確度基於電容器的電容來確定值，且基於所確定的值來產生信號。
30.如“29”中描述的半導體晶片，其中電容器 被佈置在半導體晶片的禁用區中，且該電路被佈置在晶片的有效區中。
31.如“29”或“30”中描述的半導體晶片，還包 括防裂結構，其中電容器被佈置在該防裂結構和半導體電晶體的邊緣之間。
32.如“29”或“30”中描述的半導體晶片，還包 括防裂結構和密封環，其中電容器被佈置在防裂結構和密封環之間。
儘管已經說明和描述了各種實施例，但是其僅僅是例子。在本說明書中使用的詞語是描述性而非限制性的詞語，並且所理解的是，在不偏離本公開的精神和範圍的情況下可進行各種變化。
302‧‧‧感測電路
C1‧‧‧電容器
C2‧‧‧電容器
C3‧‧‧電容器
C4‧‧‧電容器
G‧‧‧接地節點
Q1‧‧‧電晶體
Q2‧‧‧電晶體
Q3‧‧‧電晶體
Q4‧‧‧電晶體
R1‧‧‧電阻器
R2‧‧‧電阻器
S1‧‧‧信號
S2‧‧‧信號

Claims (31)

  1. 一種用於測量電容的電路，包括：第一電晶體，具有閘極且還具有電流通路，該電流通路由第一電晶體的閘極控制且耦合在第一輸入節點和電容器的第一節點之間；第二電晶體，具有閘極且還具有電流通路，該電流通路由第二電晶體的閘極控制且耦合在第二輸入節點和該電容器的第一節點之間；第三電晶體，具有閘極且還具有電流通路，該電流通路由第三電晶體的閘極控制且耦合在第三輸入節點和該電容器的第二節點之間；第四電晶體，具有閘極且還具有電流通路，該電流通路由第四電晶體的閘極控制且耦合在第四輸入節點和該電容器的第二節點之間；和信號產生器，被配置用以產生第一週期信號和第二週期信號，且向第一和第三電晶體的閘極提供第一週期信號並向第二和第四電晶體提供第二週期信號，其中第一和第二週期信號彼此異相180度，其中，第一和第二電晶體都是n型電晶體，或者都是p型電晶體，且第三和第四電晶體都是n型電晶體，或者都是p型電晶體。
  2. 如申請專利範圍第1項的電路，其中第一、第二、第三和第四電晶體中的每個均包括NMOS電晶體。
  3. 如申請專利範圍第1項的電路，其中第一和第二 週期信號是正弦信號。
  4. 如申請專利範圍第1項的電路，還包括：直流(DC)電壓產生器，被配置為施加第一和第二輸入節點兩端的第一DC電壓以及第三和第四輸入節點兩端的第二DC電壓。
  5. 如申請專利範圍第4項的電路，其中該DC電壓產生器還被配置成隨時間不按特定的順序施加第一和第二DC電壓的以下四個排列：第一排列，其中第一DC電壓是+X伏特而第二DC電壓是+X伏特；第二排列，其中第一DC電壓是+X伏特而第二DC電壓是-X伏特；第三排列，其中第一DC電壓是-X伏特而第二DC電壓是-X伏特；和第四排列，其中第一DC電壓是-X伏特而第二DC電壓是+X伏特，其中X是正值。
  6. 如申請專利範圍第5項的電路，還包括：至少一個電流測量設備，被配置為測量經過第一、第二、第三和第四輸入節點的電流，而第一和第二DC電壓的四個排列被施加；和控制器，被配置為基於所測量的電流的組合來確定值。
  7. 如申請專利範圍第1項的電路，其中第一、第 二、第三和第四電晶體都是n型電晶體。
  8. 如申請專利範圍第1項的電路，其中第一、第二、第三和第四電晶體都是p型電晶體。
  9. 一種用於測量電容的方法，包括：向電路的第一節點施加第一週期信號且向該電路的第二節點施加第二週期信號，其中第一和第二週期信號彼此異相180度，並且其中電容器耦合到該電路；在正在施加第一和第二週期信號的同時，施加該電路的第三和第四節點兩端的第一DC電壓和該電路的第五和第六節點兩端的第二DC電壓；在正在施加第一和第二DC電壓的同時，測量經過第三、第四、第五和第六節點的電流；和基於測量的電流，確定與該電容器的電容成比例的值。
  10. 如申請專利範圍第9項的方法，其中該施加第一和第二DC電壓包括隨時間不按特定的順序施加第一和第二DC電壓的以下四個排列：第一排列，其中第一DC電壓是+X伏特而第二DC電壓是+X伏特；第二排列，其中第一DC電壓是+X伏特而第二DC電壓是-X伏特；第三排列，其中第一DC電壓是-X伏特而第二DC電壓是-X伏特；和第四排列，其中第一DC電壓是-X伏特而第二DC電 壓是+X伏特，其中X是正值。
  11. 如申請專利範圍第10項的方法，其中該測量包括在四個排列中的每個期間測量電流，並且其中該確定包括：對於四個排列中的每個，對在各個排列期間測量的電流求和，以得到第一排列的第一總電流、第二排列的第二總電流、第三排列的第三總電流和第四排列的第四總電流；和基於第一、第二、第三和第四總電流的組合來確定與該電容器的電容成比例的值。
  12. 如申請專利範圍第11項的方法，其中該組合包括第一總電流減第二總電流加第三總電流減第四總電流。
  13. 如申請專利範圍第9項的方法，其中該電路包括第一、第二、第三和第四電晶體，第一節點耦合到第一電晶體的閘極和第三電晶體的閘極，第二節點耦合到第二電晶體的閘極和第四電晶體的閘極，且該電容器具有與第一和第二電晶體的電流通路之間的節點相耦合的第一電極和與第三和第四電晶體的電流通路之間的節點相耦合的第二電極。
  14. 如申請專利範圍第13項的方法，其中第一、第二、第三和第四電晶體都是n型電晶體，或者都是p型電晶體。
  15. 一種半導體晶片，包括： 基底；佈置在該基底上的由材料製成的多個層；半導體晶片的有效區，在該有效區內，多個電路元件被佈置在該多個層中的至少一些層中；和電容器，佈置在半導體晶片的禁用區且與該多個電路元件中的至少一個電路元件電耦合，其中，第一週期信號被施加至該多個電路元件中的該至少一個電路元件的第一節點，且第二週期信號被施加至該多個電路元件中的該至少一個電路元件的第二節點，且其中第一週期信號和第二週期信號彼此異相180度。
  16. 如申請專利範圍第15項的半導體晶片，其中該電容器具有小於50阿法的電容。
  17. 如申請專利範圍第15項的半導體晶片，其中該電容器被佈置在該多個層中的一個或更多個層中。
  18. 如申請專利範圍第15項的半導體晶片，其中該電路元件包括被配置為基於該電容器的電容來確定值的控制器。
  19. 如申請專利範圍第18項的半導體晶片，其中該電路元件還包括與該控制器相耦合的記憶體，其中該控制器被配置為在該記憶體中儲存所確定的值的值歷史。
  20. 如申請專利範圍第18項的半導體晶片，其中該控制器還被配置為基於所確定的值來產生預警信號。
  21. 如申請專利範圍第15項的半導體晶片，還包括防裂結構，其中該電容器被佈置在該半導體電晶體的邊緣 和該防裂結構之間。
  22. 如申請專利範圍第15項的半導體晶片，還包括防裂結構和佈置在有效區周圍的密封環，其中該電容器被佈置在該密封環的內側和該防裂結構之間。
  23. 如申請專利範圍第15項的半導體晶片，還包括佈置在該有效區周圍的一對密封環，其中該電容器被佈置在該一對密封環之間。
  24. 如申請專利範圍第15項的半導體晶片，還包括佈置在該有效區周圍的密封環，其中該電容器被佈置在該密封環的外側和該晶片的邊緣之間。
  25. 如申請專利範圍第15項的半導體晶片，其中該電容器包括多個電極，該多個電極在空間上被分佈使得該電容器在該電容器的不同位置處具有多個電容，並且其中該多個電路元件中的至少一個電路元件被配置成為該多個電容中的每個電容基於各別的電容來確定值。
  26. 一種半導體晶片，包括：基底；佈置在該基底上的由材料製成的多個層；半導體晶片的有效區，在該有效區內，多個電路元件被佈置在該多個層中的至少一些層中；第一密封環，被佈置在該多個層中的至少一些層中且圍繞該有效區；和電容器，佈置在該密封環的外側和該半導體晶片的邊緣之間，其中該電容器電耦合到該多個電路元件中的至少 一個電路元件，其中，第一週期信號被施加至該多個電路元件中的該至少一個電路元件的第一節點，且第二週期信號被施加至該多個電路元件中的該至少一個電路元件的第二節點，且其中第一週期信號和第二週期信號彼此異相180度。
  27. 如申請專利範圍第26項的半導體晶片，還包括第二密封環，被佈置在該多個層中的至少一些層中且圍繞第一密封環，其中該電容器被佈置在第一和第二密封環之間。
  28. 一種半導體晶片，包括：基底；佈置在該基底上的由材料製成的多個層；電容器，被佈置在該多個層中的一個或更多個層中且具有小於50阿法(aF)的電容；電路，電耦合到該電容器且配置用於以5 aF或更小的精確度基於該電容器的電容來確定值，且基於所確定的值來在該電路的第一節點產生第一週期信號且在該電路的第二節點產生第二週期信號，其中第一週期信號和第二週期信號彼此異相180度。
  29. 如申請專利範圍第28項的半導體晶片，其中該電容器被佈置在該半導體晶片的禁用區中，且該電路被佈置在晶片的有效區中。
  30. 如申請專利範圍第28項的半導體晶片，還包括防裂結構，其中該電容器被佈置在該防裂結構和該半導體 晶片的邊緣之間。
  31. 如申請專利範圍第28項的半導體晶片，還包括防裂結構和密封環，其中該電容器被佈置在該防裂結構和該密封環之間。
TW102108460A 2012-03-16 2013-03-11 用於測量電容的電路及方法以及半導體晶片 TWI516745B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201261611755P 2012-03-16 2012-03-16
US13/729,145 US9793220B2 (en) 2012-03-16 2012-12-28 Detection of environmental conditions in a semiconductor chip

Publications (2)

Publication Number Publication Date
TW201350801A TW201350801A (zh) 2013-12-16
TWI516745B true TWI516745B (zh) 2016-01-11

Family

ID=49156830

Family Applications (1)

Application Number Title Priority Date Filing Date
TW102108460A TWI516745B (zh) 2012-03-16 2013-03-11 用於測量電容的電路及方法以及半導體晶片

Country Status (3)

Country Link
US (1) US9793220B2 (zh)
CN (1) CN106024757B (zh)
TW (1) TWI516745B (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9553054B2 (en) * 2014-10-23 2017-01-24 Globalfoundries Inc. Strain detection structures for bonded wafers and chips
US9818655B2 (en) 2015-12-08 2017-11-14 International Business Machines Corporation Method and structure for flip-chip package reliability monitoring using capacitive sensors groups
US20190120708A1 (en) * 2017-10-25 2019-04-25 International Business Machines Corporation Assessing and minimizing integrated circuit (ic) chip warpage during manufacturing and use
US11817371B2 (en) * 2018-09-26 2023-11-14 Intel Corporation Non-planar conforming heatsink
US11454669B2 (en) 2018-11-13 2022-09-27 Stmicroelectronics International N.V. Circuit for detecting damage to a peripheral edge on an integrated circuit die
CN111007113B (zh) * 2019-11-22 2020-09-01 湖南城市学院 一种金属氧化物半导体气体传感器结构优化设计方法
DE102021214243A1 (de) 2021-12-13 2023-06-15 Robert Bosch Gesellschaft mit beschränkter Haftung Verfahren und Vorrichtung zum Bestimmen einer Delamination zwischen einem Substrat und einem Lead-Frame in einem integrierten Baustein
DE102022211670A1 (de) 2022-11-04 2024-05-08 Robert Bosch Gesellschaft mit beschränkter Haftung Verfahren zur frühzeitigen Erkennung von Fehlern von wenigstens einer auf einer Leiterplatine montierten elektronischen Komponente
CN115831800B (zh) * 2023-02-14 2023-05-05 青岛青软晶尊微电子科技有限公司 基于多元库的芯片生产工艺、装置及电子设备

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3613594B2 (ja) * 1993-08-19 2005-01-26 株式会社ルネサステクノロジ 半導体素子およびこれを用いた半導体記憶装置
US5602487A (en) 1994-08-22 1997-02-11 Mitel Corporation Capacitance measuring device
EP0969477B1 (en) 1998-07-02 2006-09-27 Nippon Telegraph and Telephone Corporation Small capacitance change detection device
DE10001129A1 (de) 2000-01-13 2001-07-26 Infineon Technologies Ag Schaltungsanordnung zur Kapazitätsmessung von Strukturen in einer integrierten Schaltung
DE10010888B4 (de) 2000-03-06 2004-02-12 Infineon Technologies Ag Schaltungsanordnung und Verfahren zum Bewerten von Kapazitäten in Matrizen
DE10010946C2 (de) 2000-03-06 2002-06-20 Infineon Technologies Ag Schaltungsanordnung und Verfahren zum Bewerten von Kapazitäten
TW464764B (en) 2000-06-14 2001-11-21 Faraday Tech Corp Measurement circuit of chip capacitance
TWI240078B (en) 2001-11-09 2005-09-21 Macronix Int Co Ltd Circuit for measuring capacitance and measuring method using the same
CN1235055C (zh) 2001-11-22 2006-01-04 旺宏电子股份有限公司 用于量测电容性负载的电路结构与应用此结构的量测方法
US6693441B2 (en) 2001-11-30 2004-02-17 Stmicroelectronics, Inc. Capacitive fingerprint sensor with protective coating containing a conductive suspension
JP4257823B2 (ja) 2002-05-27 2009-04-22 パナソニック株式会社 半導体装置および容量測定方法
US7098676B2 (en) * 2003-01-08 2006-08-29 International Business Machines Corporation Multi-functional structure for enhanced chip manufacturibility and reliability for low k dielectrics semiconductors and a crackstop integrity screen and monitor
JP4432625B2 (ja) 2003-09-05 2010-03-17 セイコーエプソン株式会社 静電容量検出装置
US7795615B2 (en) * 2005-11-08 2010-09-14 Infineon Technologies Ag Capacitor integrated in a structure surrounding a die
US7812424B2 (en) * 2007-12-21 2010-10-12 Infineon Technologies Ag Moisture barrier capacitors in semiconductor components
DE102010038933A1 (de) * 2009-08-18 2011-02-24 Denso Corporation, Kariya-City Halbleitervorrichtung mit Halbleiterchip und Metallplatte und Verfahren zu deren Fertigung
US9086450B2 (en) 2010-10-04 2015-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Method for measuring capacitances of capacitors

Also Published As

Publication number Publication date
CN106024757A (zh) 2016-10-12
US9793220B2 (en) 2017-10-17
US20130240884A1 (en) 2013-09-19
CN106024757B (zh) 2019-08-13
TW201350801A (zh) 2013-12-16

Similar Documents

Publication Publication Date Title
TWI516745B (zh) 用於測量電容的電路及方法以及半導體晶片
US10811327B2 (en) Die edge integrity monitoring system
US7649200B1 (en) System and method of detecting IC die cracks
US8232115B2 (en) Test structure for determination of TSV depth
US7439538B2 (en) Multi-purpose poly edge test structure
US10629504B2 (en) Die edge crack and delamination detection
US20110074459A1 (en) Structure and method for semiconductor testing
CN108700540B (zh) 用于生成测量信号的传感器装置和方法
CN103308095B (zh) 对在半导体芯片中的环境状况的检测
US20080203388A1 (en) Apparatus and method for detection of edge damages
TW201715626A (zh) 測試線結構
JP5529611B2 (ja) 半導体装置及び抵抗測定方法
US11543229B2 (en) Sensor misalignment measuring device
US10937858B2 (en) Method for manufacturing semiconductor and structure thereof
JP2012033760A (ja) 半導体装置及び半導体装置の製造方法
US10859638B2 (en) Passive bridge circuit with oxide windows as leakage sink
CN104576612B (zh) 测试结构及其形成方法、测试结构的测试方法
Akgun et al. A chip integrity monitor for evaluating long-term encapsulation performance within active flexible implants
JP2012204626A (ja) 半導体装置および半導体装置の製造方法
JP2010216996A (ja) 半導体装置および該半導体装置の検査方法
JP2008159641A (ja) 半導体基板および半導体装置の検査方法
JP2005294466A (ja) センサ及び該センサを用いた検査装置

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees