TWI509753B - 晶片封裝體及其形成方法 - Google Patents

晶片封裝體及其形成方法 Download PDF

Info

Publication number
TWI509753B
TWI509753B TW102117836A TW102117836A TWI509753B TW I509753 B TWI509753 B TW I509753B TW 102117836 A TW102117836 A TW 102117836A TW 102117836 A TW102117836 A TW 102117836A TW I509753 B TWI509753 B TW I509753B
Authority
TW
Taiwan
Prior art keywords
wafer
chip package
spacer layer
substrate
cover substrate
Prior art date
Application number
TW102117836A
Other languages
English (en)
Other versions
TW201349403A (zh
Inventor
Po Shen Lin
Tsang Yu Liu
Yen Shih Ho
Chih Wei Ho
yu min Liang
Original Assignee
Xintex Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Xintex Inc filed Critical Xintex Inc
Publication of TW201349403A publication Critical patent/TW201349403A/zh
Application granted granted Critical
Publication of TWI509753B publication Critical patent/TWI509753B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B7/00—Microstructural systems; Auxiliary parts of microstructural devices or systems
    • B81B7/0032—Packages or encapsulation
    • B81B7/0077—Other packages not provided for in groups B81B7/0035 - B81B7/0074
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14618—Containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/146—Mixed devices
    • H01L2924/1461—MEMS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15788—Glasses, e.g. amorphous oxides, nitrides or fluorides

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Manufacturing & Machinery (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Dicing (AREA)

Description

晶片封裝體及其形成方法
本發明係有關於晶片封裝體及其形成方法，且特別是有關於以晶圓級封裝製程所形成之晶片封裝體。
晶片封裝製程是形成電子產品過程中之一重要步驟。晶片封裝體除了將晶片保護於其中，使免受外界環境污染外，還提供晶片內部電子元件與外界之電性連接通路。
如何縮減晶片封裝體之尺寸、大量生產晶片封裝體、確保晶片封裝體之品質、及降低製程成本與時間已成為重要課題。
本發明一實施例提供一種晶片封裝體，包括：一晶片，包括：一半導體基底，具有一第一表面及一第二表面；一元件區，形成於該半導體基底之中；一介電層，設置於該第一表面上；以及一導電墊結構，設置於該介電層之中，且電性連接該元件區；一覆蓋基板，設置於該晶片上；以及一間隔層，設置於該晶片與該覆蓋基板之間，其中該間隔層、該晶片、及該覆蓋基板共同於該元件區上圍出一空腔，且該間隔層直接接觸該晶片，而無任何黏著膠設置於該晶片與該間隔層之間。
本發明一實施例提供一種晶片封裝體的形成方法，包括：提供一晶圓，此晶圓包括：一半導體基底，具有一 第一表面及一第二表面；複數個元件區，形成於該半導體基底之中；一介電層，設置於該第一表面上；以及複數個導電墊結構，設置於該介電層之中，且每一該些導電墊結構對應地電性連接其中一該些元件區；提供一覆蓋基板；於該晶圓上或該覆蓋基板上形成一間隔層；將該覆蓋基板設置於該晶圓上而使該間隔層位於該晶圓與該覆蓋基板之間，其中該間隔層、該晶圓、及該覆蓋基板共同圍出複數個空腔，每一該些空腔對應地位於其中一該些元件區之上，且該間隔層直接接觸該晶圓，而無任何黏著膠設置於該晶圓與該間隔層之間；以及沿著該晶圓之複數個預定切割道進行一切割製程以形成彼此分離之複數個晶片封裝體。
本發明所提供的晶片封裝技術可縮減晶片封裝體的尺寸、可大量生產晶片封裝體、可確保晶片封裝體的品質、及/或可降低制程成本與時間。
10‧‧‧晶圓
100‧‧‧半導體基底
100a、100b‧‧‧表面
102‧‧‧元件區
104‧‧‧導電墊結構
106‧‧‧介電層
108‧‧‧光學構件
109‧‧‧空腔
110‧‧‧覆蓋基板
112‧‧‧間隔層
113、113’‧‧‧凹陷
114‧‧‧開口
116‧‧‧黏著層
118‧‧‧支撐基底
120‧‧‧晶片之側邊
200‧‧‧切割膠帶
402、402’‧‧‧孔洞
500、500’‧‧‧切割刀片
SC‧‧‧切割道
第1A-1F圖顯示根據本發明一實施例之晶片封裝體的製程剖面圖。
第2A及2B圖分別顯示根據本發明實施例之晶片封裝體的上視圖。
第3A-3F圖顯示根據本發明一實施例之晶片封裝體的製程剖面圖。
第4A-4C圖分別顯示根據本發明實施例之晶片封裝體的剖面圖。
第5A-5B圖顯示根據本發明一實施例之晶片封裝體的製程剖面圖。
以下將詳細說明本發明實施例之製作與使用方式。然應注意的是，本發明提供許多可供應用的發明概念，其可以多種特定型式實施。文中所舉例討論之特定實施例僅為製造與使用本發明之特定方式，非用以限制本發明之範圍。此技藝人士自本揭露書之申請專利範圍中所能推及的所有實施方式皆屬本揭露書所欲揭露之內容。此外，在不同實施例中可能使用重複的標號或標示。這些重複僅為了簡單清楚地敘述本發明，不代表所討論之不同實施例及/或結構之間具有任何關連性。再者，當述及一第一材料層位於一第二材料層上或之上時，包括第一材料層與第二材料層直接接觸或間隔有一或更多其他材料層之情形。
本發明一實施例之晶片封裝體可用以封裝各種晶片。例如，其可用於封裝各種包含主動元件或被動元件(active or passive elements)、數位電路或類比電路(digital or analog circuits)等積體電路的電子元件(electronic components)，例如是有關於光電元件(opto electronic devices)、微機電系統(Micro Electro Mechanical System；MEMS)、微流體系統(micro fluidic systems)、或利用熱、光線及壓力等物理量變化來測量的物理感測器(Physical Sensor)。特別是可選擇使用晶圓級封裝(wafer scale package；WSP)製程對影像感測元件、發光二極體(light-emitting diodes；LEDs)、太陽能電池(solar cells)、射頻 元件(RF circuits)、加速計(accelerators)、陀螺儀(gyroscopes)、微制動器(micro actuators)、表面聲波元件(surface acoustic wave devices)、壓力感測器(process sensors)噴墨頭(ink printer heads)、或功率金氧半場效電晶體模組(power MOSFET modules)等半導體晶片進行封裝。
上述晶圓級封裝製程主要係指在晶圓階段完成封裝步驟後，再予以切割成獨立的封裝體，然而，在一特定實施例中，例如將已分離之半導體晶片重新分布在一承載晶圓上，再進行封裝製程，亦可稱之為晶圓級封裝製程。另外，上述晶圓級封裝製程亦適用於藉堆疊(stack)方式安排具有積體電路之多片晶圓，以形成多層積體電路(multi-layer integrated circuit devices)之晶片封裝體。在一實施中，上述切割後的封裝體係為一晶片尺寸封裝體(CSP；chip scale package)。晶片尺寸封裝體(CSP)之尺寸可僅略大於所封裝之晶片。例如，晶片尺寸封裝體之尺寸不大於所封裝晶片之尺寸的120%。
第1A-1F圖顯示根據本發明一實施例之晶片封裝體的製程剖面圖。如第1A圖所示，提供晶圓10。晶圓10可為半導體晶圓，例如矽晶圓。晶圓10可包括半導體基底100，其具有表面100a及表面100b。晶圓10可具有複數個預定切割道SC。晶圓10還可包括複數個元件區102，其形成於半導體基底100之中。元件區102中可形成有各種元件，例如是光電元件。光電元件可例如為影像感測元件或發光元件。
晶圓10還可包括設置於半導體基底100之表面100a上的介電層106以及設置於介電層106之中的複數個導電 墊結構104。每一導電墊結構104對應地電性連接其中一元件區102。在一實施例中，可選擇性於元件區102上設置光學構件108。光學構件108可包括透鏡及/或彩色濾光層。接著，提供覆蓋基板110。覆蓋基板110可具有類似於晶圓10之尺寸與輪廓。覆蓋基板110可為透明基板，例如玻璃基板。在一實施例中，覆蓋基板110為IR玻璃基板。
接著，可於晶圓10上或覆蓋基板110上形成一間隔層112。在第1圖之實施例中，間隔層112係形成於覆蓋基板110上。間隔層112之材質可包括(但不限於)環氧樹脂、矽膠基高分子、或前述之組合。在一實施例中，間隔層112本身可具有黏性而可直接接合於覆蓋基板110或晶圓10上。此外，可透過固化製程(例如，加熱製程及/或照光製程)硬化間隔層112。在一實施例中，間隔層112包括光阻材料而可透過曝光及顯影製程而圖案化。
例如，在一實施例中，可透過噴塗製程或旋轉塗佈製程於覆蓋基板110上形成間隔材料層(未顯示)。接著，可對間隔材料層進行曝光製程及顯影製程而將之圖案化為如第1A圖所示之間隔層112。在另一實施例中，形成間隔層112之步驟可包括進行多次的沉積製程、曝光製程、及顯影製程以形成複數層的圖案化材料層之堆疊。在此情形下，間隔層112可包括複數個材料層之堆疊。這些材料層之材質可彼此相同，並彼此間具有界面。在一實施例中，界面可經由光學檢測探知或可經由電子顯微鏡觀察。在另一實施例中，這些材料層之材質可不完全相同。
接著，如第1B圖所示，將覆蓋基板110設置於晶圓10上而使間隔層位於晶圓10與覆蓋基板110之間。在一實施例中，由於間隔層112具有黏性，因此可接合晶圓10。接著，可選擇性對間隔層112進行固化。間隔層112、晶圓10、及覆蓋基板110可共同圍出複數個空腔109。每一空腔109可對應地位於其中一元件區102之上。光學構件108可位於空腔109之中。間隔層112可直接接觸晶圓10，而無任何黏著膠設置於晶圓10與間隔層112之間。在一實施例中，晶圓10可包括半導體基底100上之光學層(未顯示，例如為彩色濾光層)或半導體基底100上之平坦層(未顯示)。在此情形下，間隔層112可直接接觸半導體基底100、介電層106、半導體基底100上之光學層、或半導體基底100上之平坦層。由於無任何黏著膠設置於間隔層112之兩端，可避免半導體基底100與覆蓋基板110之間產生位移。此外，還能避免黏著膠汙染元件區102上之光學構件108。
本發明實施例不限於此。在另一實施例中，如第5A-5B圖所示，間隔層112係先形成於晶圓10之上。接著，可將覆蓋基板110接合於間隔層112之上。
如第1B圖所示，在一實施例中，間隔層112在表面100a上的投影位於導電墊結構104在表面100a上的投影與元件區102表面100a上的投影之間。在一實施例中，間隔層112在表面100a上的投影不與導電墊結構104在表面100a上的投影重疊。即，間隔層112不位於導電墊結構104之正上方。
如第1C圖所示，可接著選擇性薄化晶圓10。例如，可以覆蓋基板110為支撐，對半導體基底100之表面100b進行薄 化製程以將半導體基底100薄化至適當厚度。適合的薄化製程可為機械研磨製程、蝕刻製程、化學機械研磨製程、或前述之組合。
如第1D圖所示，在一實施例中，可選擇性將晶圓10設置於支撐基底118上。例如，可透過黏著層116接合晶圓10及支撐基底118。支撐基底118例如可為半導體基底、陶瓷基底、高分子基底、或前述之組合。在一實施例中，支撐基底118為玻璃基底。玻璃基底(例如具100μm之厚度)除了有支撐效用外，本身還可防止與晶圓10之間產生寄生電容效應，並可抑制射頻雜訊(RF Noise)。
接著，可沿著晶圓10之複數個預定切割道SC進行切割製程以形成彼此分離之複數個晶片封裝體。切割製程可為單一次切割或分段切割。如第1D圖所示，可先進行第一切割以移除部分的覆蓋基板110而露出晶圓10。在一實施例中，第一切割還移除了部分的間隔層112而於間隔層112中形成至少一凹陷113。在一實施例中，間隔層112之側邊(例如，凹陷113之側壁)可與覆蓋基板110之側邊大抵共平面。此外，在一實施例中，第一切割可包括分次切割移除第一部份及第二部分的覆蓋基板110而使第一部分及第二部分之間的覆蓋基板110自然脫離。例如，可使用切割刀片500，分次切割切割道SC左側之部分的覆蓋基板110及右側之部分的覆蓋基板110而使中間部分的覆蓋基板110自然脫離。經第一切割之後，可於覆蓋基板110中形成露出晶圓10之開口114。然而，應注意的是，本發明實施例不限於此。在其他實施例中，可採用較寬之切割刀片於單 次切割中形成出開口114。
接著，如第1E圖所示，可進行第二切割以移除部分的晶圓10而形成出彼此分離之複數個晶片封裝體。接著，可選擇性移除支撐基底118。或者，如第1F圖所示，可切割移除部分的支撐基底118，使複數個晶片封裝體下方之支撐基底118亦彼此分離。晶片封裝體中之晶片(其切割自晶圓)可包括半導體基底100、元件區102、介電層106、及導電墊結構104。在一實施例中，支撐基底118之側邊不與晶片之側邊共平面。
第2A及2B圖分別顯示根據本發明實施例之晶片封裝體的上視圖，其中相同或相似之標號用以標示相同或相似之元件。如第2A圖所示，在一實施例中，晶片封裝體之覆蓋基板110的面積可小於支撐基底118。此外，覆蓋基板110之中心點可不與支撐基底118之中心點重疊。即，覆蓋基板110可不設置於支撐基底118之中心區域。例如，在第2A圖之例子中，覆蓋基板110設置於支撐基底118之左上方區域之上。在另一實施例中，如第2B圖所示，覆蓋基板110之側邊可不平行於支撐基底118之任一側邊。
第3A-3F圖顯示根據本發明一實施例之晶片封裝體的製程剖面圖，其中相同或相似之標號用以標示相同或相似之元件。如第3A-3C圖所示，可以類似於第1A-1C圖所述之方法，形成第3C圖所示之結構。接著，可選擇性將晶圓10設置於支撐基底上。在一實施例中，支撐基底可為切割膠帶200，如第3D圖所示。
接著，可沿著晶圓10之複數個預定切割道SC進行 切割製程以形成彼此分離之複數個晶片封裝體。切割製程可為單一次切割或分段切割。如第3E圖所示，可先進行第一切割以移除部分的覆蓋基板110而露出晶圓10。在一實施例中，第一切割還移除了部分的間隔層112而於間隔層112中形成至少一凹陷113。在一實施例中，間隔層112之側邊(例如，凹陷113之側壁)可與覆蓋基板110之側邊大抵共平面。在一實施例中，可採用較寬之切割刀片500’於單次切割中形成出露出晶圓10之開口114。
然而，應注意的是，本發明實施例不限於此。在其他實施例中，第一切割可包括分次切割移除第一部份及第二部分的覆蓋基板110而使第一部分及第二部分之間的覆蓋基板110自然脫離。例如，可使用切割刀片，分次切割切割道SC左側之部分的覆蓋基板110及右側之部分的覆蓋基板110而使中間部分的覆蓋基板110自然脫離。
接著，如第3F圖所示，可進行第二切割以移除部分的晶圓10而形成出彼此分離之複數個晶片封裝體。接著，可選擇性移除切割膠帶200，並取下晶片封裝體。
本發明實施例可有許多變化。例如，第4A-4C圖分別顯示根據本發明實施例之晶片封裝體的剖面圖，其中相同或相似之標號用以標示相同或相似之元件。
如第4A圖所示，在一實施例中，間隔層112中形成有孔洞402。孔洞402可例如貫穿間隔層112。或者，間隔層112中可形成有孔洞402’，其未貫穿間隔層112。此外，如第4B圖所示，間隔層112之凹陷113’的側壁可不與覆蓋基板110之側邊 共平面。間隔層112可為由多次的沉積製程、曝光製程、及顯影製程所形成之複數層的圖案化材料層之堆疊。或者，間隔層112亦可為單層的圖案化間隔材料層。
本發明實施例所提供之晶片封裝技術可縮減晶片封裝體之尺寸、可大量生產晶片封裝體、可確保晶片封裝體之品質、及/或可降低製程成本與時間。
雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧半導體基底
100a、100b‧‧‧表面
102‧‧‧元件區
104‧‧‧導電墊結構
106‧‧‧介電層
108‧‧‧光學構件
109‧‧‧空腔
110‧‧‧覆蓋基板
112‧‧‧間隔層
113‧‧‧凹陷
114‧‧‧開口
120‧‧‧晶片之側邊
200‧‧‧切割膠帶
SC‧‧‧切割道

Claims (27)

  1. 一種晶片封裝體，包括：一晶片，包括：一半導體基底，具有一第一表面及一第二表面；一元件區，形成於該半導體基底之中；一介電層，設置於該第一表面上；一導電墊結構，設置於該介電層之中，且電性連接該元件區；一覆蓋基板，設置於該晶片上；以及一間隔層，設置於該晶片與該覆蓋基板之間，其中該間隔層、該晶片、及該覆蓋基板共同於該元件區上圍出一空腔，且該間隔層直接接觸該晶片，而無任何黏著膠設置於該晶片與該間隔層之間，且其中該間隔層在該第一表面上的投影不與該導電墊結構在該第一表面上的投影重疊。
  2. 如申請專利範圍第1項所述之晶片封裝體，其中該覆蓋基板為一透光基板。
  3. 如申請專利範圍第1項所述之晶片封裝體，其中該間隔層在該第一表面上的投影位於該導電墊結構在該第一表面上的投影與該元件區在該第一表面上的投影之間。
  4. 如申請專利範圍第1項所述之晶片封裝體，其中該間隔層直接接觸該覆蓋基板。
  5. 如申請專利範圍第1項所述之晶片封裝體，其中該間隔層具有一凹陷，且該間隔層之一側邊與該覆蓋基板之一側邊大抵共平面。
  6. 如申請專利範圍第5項所述之晶片封裝體，其中該間隔層之該側邊為該凹陷之一側壁。
  7. 如申請專利範圍第5項所述之晶片封裝體，更包括一孔洞，位於該間隔層之中。
  8. 如申請專利範圍第7項所述之晶片封裝體，其中該孔洞貫穿該間隔層。
  9. 如申請專利範圍第1項所述之晶片封裝體，更包括一支撐基底，設置於該半導體基底之該第二表面上。
  10. 如申請專利範圍第9項所述之晶片封裝體，其中該支撐基底之一側邊不與該晶片之一側邊共平面。
  11. 如申請專利範圍第10項所述之晶片封裝體，其中該支撐基底為一玻璃基底。
  12. 如申請專利範圍第11項所述之晶片封裝體，其中該覆蓋基板之面積小於該支撐基底之面積。
  13. 如申請專利範圍第12項所述之晶片封裝體，其中該覆蓋基板之一側邊不平行於該支撐基底之任一側邊。
  14. 如申請專利範圍第12項所述之晶片封裝體，其中該覆蓋基板之中心點不與該支撐基底之中心點重疊。
  15. 如申請專利範圍第1項所述之晶片封裝體，更包括一光學構件，設置於該元件區上，且位於該空腔之中。
  16. 如申請專利範圍第1項所述之晶片封裝體，其中該間隔層直接接觸該晶片之該半導體基底、該介電層、該半導體基底上之一光學層、或該半導體基底上之一平坦層。
  17. 如申請專利範圍第1項所述之晶片封裝體，其中該間隔層 包括複數個材料層之堆疊。
  18. 一種晶片封裝體的形成方法，包括：提供一晶圓，該晶圓包括：一半導體基底，具有一第一表面及一第二表面；複數個元件區，形成於該半導體基底之中；一介電層，設置於該第一表面上；複數個導電墊結構，設置於該介電層之中，且每一該些導電墊結構對應地電性連接其中一該些元件區；提供一覆蓋基板；於該晶圓上或該覆蓋基板上形成一間隔層，其中該間隔層在該第一表面上的投影不與該等導電墊結構在該第一表面上的投影重疊；將該覆蓋基板設置於該晶圓上而使該間隔層位於該晶圓與該覆蓋基板之間，其中該間隔層、該晶圓、及該覆蓋基板共同圍出複數個空腔，每一該些空腔對應地位於其中一該些元件區之上，且該間隔層直接接觸該晶圓，而無任何黏著膠設置於該晶圓與該間隔層之間；以及沿著該晶圓之複數個預定切割道進行一切割製程以形成彼此分離之複數個晶片封裝體。
  19. 如申請專利範圍第18項所述之晶片封裝體的形成方法，在進行該切割製程之前，更包括將該晶圓設置於一支撐基底之上。
  20. 如申請專利範圍第19項所述之晶片封裝體的形成方法，其中該支撐基底包括一玻璃基底。
  21. 如申請專利範圍第19項所述之晶片封裝體的形成方法，其中該支撐基底包括一切割膠帶。
  22. 如申請專利範圍第19項所述之晶片封裝體的形成方法，在將該晶圓設置於該支撐基底上之前，更包括薄化該晶圓。
  23. 如申請專利範圍第18項所述之晶片封裝體的形成方法，其中該切割製程包括：進行一第一切割以移除部分的該覆蓋基板而露出該晶圓；以及進行一第二切割以移除部分的該晶圓而形成該些晶片封裝體。
  24. 如申請專利範圍第23項所述之晶片封裝體的形成方法，其中該第一切割還移除了部分的該間隔層而於該間隔層中形成至少一凹陷。
  25. 如申請專利範圍第24項所述之晶片封裝體的形成方法，其中該至少一凹陷之側壁與該覆蓋基板之一側邊大抵共平面。
  26. 如申請專利範圍第23項所述之晶片封裝體的形成方法，其中該第一切割包括分次切割移除一第一部份及一第二部分的該覆蓋基板而使該第一部分及該第二部分之間的該覆蓋基板自然脫離。
  27. 如申請專利範圍第18項所述之晶片封裝體的形成方法，其中形成該間隔層之步驟包括進行多次的沉積製程、曝光製程、及顯影製程以形成複數層的圖案化材料層堆疊。
TW102117836A 2012-05-21 2013-05-21 晶片封裝體及其形成方法 TWI509753B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US201261649870P 2012-05-21 2012-05-21

Publications (2)

Publication Number Publication Date
TW201349403A TW201349403A (zh) 2013-12-01
TWI509753B true TWI509753B (zh) 2015-11-21

Family

ID=49580671

Family Applications (1)

Application Number Title Priority Date Filing Date
TW102117836A TWI509753B (zh) 2012-05-21 2013-05-21 晶片封裝體及其形成方法

Country Status (3)

Country Link
US (1) US9153528B2 (zh)
CN (1) CN103426832B (zh)
TW (1) TWI509753B (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130341747A1 (en) * 2012-06-20 2013-12-26 Xintec Inc. Chip package and method for forming the same
CN104037135B (zh) * 2013-03-07 2017-09-22 精材科技股份有限公司 晶片封装体及其形成方法
CN115636583A (zh) * 2014-04-07 2023-01-24 日本电气硝子株式会社 支承玻璃基板及使用其的层叠体
TWI564975B (zh) 2014-04-09 2017-01-01 精材科技股份有限公司 晶片封裝體及其製造方法
US9505607B2 (en) * 2015-03-27 2016-11-29 Intel Corporation Methods of forming sensor integrated packages and structures formed thereby
CN105097861A (zh) * 2015-08-11 2015-11-25 华天科技（昆山）电子有限公司 图像传感器的晶圆级封装方法
CN112034017A (zh) * 2020-09-16 2020-12-04 电子科技大学 一种基于晶圆级封装的微型热导检测器及其制备方法
TWI773015B (zh) * 2020-12-14 2022-08-01 華邦電子股份有限公司 封裝結構及其製造方法
CN113675101B (zh) * 2021-10-20 2021-12-21 深圳新声半导体有限公司 用于芯片封装的方法和芯片颗粒

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120112329A1 (en) * 2010-02-26 2012-05-10 Yu-Lin Yen Chip package

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7772116B2 (en) * 2005-09-01 2010-08-10 Micron Technology, Inc. Methods of forming blind wafer interconnects
US7528420B2 (en) * 2007-05-23 2009-05-05 Visera Technologies Company Limited Image sensing devices and methods for fabricating the same
CN103107153B (zh) * 2011-11-15 2016-04-06 精材科技股份有限公司 晶片封装体及其形成方法
US20130341747A1 (en) * 2012-06-20 2013-12-26 Xintec Inc. Chip package and method for forming the same

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120112329A1 (en) * 2010-02-26 2012-05-10 Yu-Lin Yen Chip package

Also Published As

Publication number Publication date
US9153528B2 (en) 2015-10-06
CN103426832A (zh) 2013-12-04
TW201349403A (zh) 2013-12-01
CN103426832B (zh) 2016-04-20
US20130307137A1 (en) 2013-11-21

Similar Documents

Publication Publication Date Title
TWI509753B (zh) 晶片封裝體及其形成方法
TWI569400B (zh) 晶片封裝體及其形成方法
US20130341747A1 (en) Chip package and method for forming the same
TWI512930B (zh) 晶片封裝體及其形成方法
TWI534999B (zh) 影像感測晶片封裝體及其形成方法
TWI529821B (zh) 晶片封裝體及其形成方法
TWI529887B (zh) 晶片封裝體及其形成方法
US9165890B2 (en) Chip package comprising alignment mark and method for forming the same
TWI575779B (zh) 晶片封裝體及其製造方法
TWI464857B (zh) 晶片封裝體、其形成方法、及封裝晶圓
US9024437B2 (en) Chip package and method for forming the same
JP2012222366A (ja) チップパッケージとその製造方法
TWI492337B (zh) 晶片封裝體及其形成方法
TWI525763B (zh) 晶片封裝體及其形成方法
TWI564975B (zh) 晶片封裝體及其製造方法
JP2015076615A (ja) チップパッケージおよびそれを形成する方法
TWI543333B (zh) 晶片封裝體及其製造方法