TWI500079B - 具有單石異質積集化合物半導體與元素半導體的方法與結構 - Google Patents
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Description
此揭示發明通常相關於單石異質積集化合物半導體與元素半導體，諸如，Si(如在CMOS中)及Ge。
如本技術中已為人所知的，單石異質積集化合物半導體(CS)裝置(包括由InP、GaAs、GaN、或包含材料之AlN組成的III-V族裝置)與元素半導體裝置，諸如，Si基質的CMOS，的最新進展已致能化合物半導體裝置在經改質絕緣層覆矽(SOI)基材上的蝕刻窗中成長並在與CMOS裝置相鄰的數微米範圍內製造。理想上，所產生的CS裝置與CMOS共平面或接近共平面，以致能標準後端CMOS處理技術的使用，以完成處理積集。在此方法中，化合物半導體裝置在具有係下列各者之一者的化合物半導體成長支撐之經改質絕緣層覆矽(SOI)變型上成長：
．SOI處理基材(其可能係Si、SiC、藍寶石或其他元素或化合物半導體)
．已直接在SOI處理基材上成長的樣板層
．係轉移至該處理基材之層的樣板層
．係已層化轉移且最終夾於SOI中的二氧化物層之間(亦即，埋入)的樣板層
針對分別與CMOS積集之氮化鎵(GaN)及砷化鎵(GaAs)或氮化鎵(GaN)，將此等經改質SOI變型之二者的
一般化概要顯示圖1A-1F及2A-2F中。在圖1A-1F中，GaN/CMOS積集係藉由在處理晶圓，諸如，Si、SiC、或藍寶石之窗暴露部份正上方的窗中成長GaN裝置而完成。另一方面，針對圖2A-2F中的GaAs(或InP)/CMOS積集，GaAs裝置係在另外埋在SOI結構中之二氧化物層間的樣板層的窗暴露部份上成長。應注意該埋入樣板層可係任何化合物或元素半導體，諸如，Si、Ge、InP、GaAs、GaN、或AlN。或者，該等圖式可用在該埋入樣板層之暴露部份上成長的GaN裝置，及直接在該處理基材上成長的GaAs(或InP)裝置描畫。
更明確地說，須注意針對SOI變型二者，例如，矽、SiC、或藍寶石的(或處理)基材設有在基材的表面上之二氧化矽的埋入氧化物(BOX)層。在GaN結構的情形中，如圖1F所示，將矽頂層(頂矽)形成在BOX層上，然後將CMOS裝置形成在頂矽層中；且在GaAs或InP結構的情形中，將埋入CS樣板層夾於一對BOX層之間(亦即，下BOX層2(BOX2)及上BOX層1(BOX1))，然後將CMOS裝置形成在頂矽層中，如圖2所示。
概述於圖1A-1F及圖2A-2F中的異質積集單石法面對包括下列各者的許多挑戰：
1.垂直及橫向窗蝕刻的可重複性
2. CS成長溫度對CMOS裝置參數的影響
3.在非原生基材成長CS裝置及溫度對CS裝置之可靠性的影響
4.在SOI晶圓製造、III-V族成長、及處理退火步驟期間的跨層污染
5. CS至CMOS的異質互連製造
如上文提及的，經改質SOI晶圓上的異質積集(如圖1A-1F及2A-2F所示)忍受相關於將窗蝕刻入SOI中而使得CS裝置可成長的有限處理控制/重覆性。窗蝕刻處理的有限處理控制/可靠性影響下列二範圍：
1. CS裝置成長的品質
2. CMOS及CS裝置之間的最小可能間距
在圖2B-1至2B-3中更詳細地顯示在圖2B中顯示的上述處理。因此，如圖2B-1所示，頂氧化物層首先使用含氟化物電漿蝕刻。該蝕刻係非選擇性的，並穿透入頂Si中。其次，將含氟化物-氧化物的電漿用於選擇性地移除殘留頂矽，並選擇性地暴露BOX層，如圖2B-2所示。其次，使用含氟化物電漿乾蝕刻暴露BOX層的上部(如圖2B-3所示)；須注意仍殘留BOX層的薄部份。然後以最後的濕HF蝕刻將此薄BOX層移除。
發明人已認知此等二問題係源自為實現CMOS及CS裝置間的最小間距，必須乾蝕刻大部分的頂氧化物/頂Si/BOX堆疊，並留下最小量的BOX(在CS樣板表面上方)的事實。
移除薄殘留BOX層的最後濕蝕刻係必要的，因為在多數情形中，完全以乾蝕刻移除埋入層會導致用於CS成長的受損樣板表面。此會依次在CS裝置中導致較高缺陷
，使CS裝置可能遭受效能及可靠性問題(上述影響範圍1)。另一方面，若蝕刻時間甚長，用於最終BOX移除的氫氟酸溶液將實質地橫向蝕刻頂氧化物層(在CMOS上方)及BOX二者(上述影響範圍2)。結果，在乾蝕刻處理之後留下的BOX量應儘可能地薄，以將濕蝕刻時間最小化。
BOX之拙劣控制的乾蝕刻可導致對在完全乾蝕刻處理中產生之BOX的過蝕刻(上述影響範圍1)，或導致會留下比預期用於濕蝕刻移除更多的氧化物之BOX的蝕刻不足(上述影響範圍1或2)二者。若不調整乾蝕刻不足之情形中的濕蝕刻時間，且殘留氧化物存在於該等窗中，則CS裝置在窗中的成長期間將無法適當地成核(上述影響範圍1)。若將濕蝕刻時間調整成移除氧化物，但將其拉長太多，則氧化物的橫向處理可能過度(上述影響範圍2)。
根據本揭示發明，將具有元素半導體裝置的層設置在埋入氧化物(BOX)層上方。將選擇蝕刻層設置在該元素半導體裝置層及用於化合物半導體裝置的層之間。該選擇蝕刻層致能該BOX層的選擇性蝕刻，以因此針對成長於蝕刻窗中的該化合物半導體裝置將垂直及橫向窗蝕刻處理控制最大化。
在一實施例中，提供具有CMOS電晶體及化合物半導體裝置的半導體結構。該結構包括：用於化合物半導體的化合物半導體成長支撐，該化合物半導體具有在其中的該
化合物半導體裝置；在該化合物半導體成長支撐上的選擇蝕刻層；及設置在該選擇蝕刻層上方的矽層，該矽層具有設置在其部位中的該等CMOS電晶體。貫穿該矽層的其他部份及該選擇蝕刻層之下方部份形成的窗暴露該化合物半導體成長支撐的一部份。將該化合物半導體設置在該化合物半導體成長支撐的該暴露部份上方。
在一實施例中，該選擇蝕刻層係氧化鋁(Al2
O3
)、氮化矽(SiNx
)、氮化鋁(AlN)、氧化鉿、或氧化鋯，或具有氧化鋁(Al2
O3
)、氮化矽(SiNx
)、氮化鋁(AlN)、氧化鉿、或氧化鋯之組合的複數層。
在一實施例中，該化合物半導體成長支撐係矽(Si)、SiC或藍寶石。
在一實施例中，該化合物半導體成長支撐係化合物或元素半導體。
在一實施例中，該化合物半導體成長支撐係Ge、InP、GaAs、GaN、或AlN。
將該選擇蝕刻層(等)及殘留埋入氧化物的整體厚度選擇成相對於典型SOI埋入氧化物厚度將任何額外埋入氧化物厚度最小化或消除，其次依次在經改質SOI製造、CS/CMOS處理積集、及CS成長處理期間加寬可用的處理窗。
在隨附圖式及以下描述中陳述本揭示發明之一或多個實施例的細節。本揭示發明的其他特性、目的、及優點將從該描述、圖式、並從申請專利範圍變得明顯。
現在參考圖3，顯示具有化合物半導體(CS)裝置12，諸如，形成在化合物半導體18中的III-V族裝置，例如，GaAs、GaN、或InP電晶體，及電性連接之元素半導體裝置14，例如，形成在元素半導體層26中的一對矽裝置，更明確地說，CMOS電晶體，之半導體結構10的橫剖面草圖。
在元素半導體裝置14及頂二氧化矽層28形成之後，並在化合物半導體(CS)裝置形成之前，提供具有化合物半導體成長層或支撐16(在本文中有時稱為基材16)的結構，此處係，例如，矽、SiC、或藍寶石的基材。支撐16在其上表面上已設置二氧化矽的第一埋入氧化物(BOX)層20。將選擇蝕刻層22，例如，氧化鋁(Al2
O3
)或氮化鋁(AlN)，設置在第一埋入氧化物層20上。將二氧化矽的第二埋入氧化物(BOX)層24設置在選擇蝕刻層22上。將此處為矽之頂元素半導體層26設置在第二埋入氧化物(BOX)層24上。將頂二氧化矽層28設置在頂元素半導體層26上。
現在參考圖3A-3F，然後透過層28、26、24、22、以及20形成窗30，以暴露化合物半導體成長支撐或基材16之用於化合物半導體18的部份。更明確地說，使用一系列蝕刻或蝕刻序列形成窗30。首先，將非選擇性、含氟化物電漿乾蝕刻用於移除頂二氧化矽層28的部份，並暴露頂矽層26的下部。其次，將選擇性的含氟化物-氧化物
電漿乾蝕刻用於移除頂矽層26的下部，以因此暴露第二埋入氧化物層24的下部。其次，將選擇性的含氟化物電漿蝕刻用於移除第二埋入氧化物層24的下部。須注意在含氟化物電漿中，第二埋入氧化物層24的蝕刻率遠高於選擇蝕刻層22之下部的蝕刻率。選擇蝕刻層22(在本文中有時也稱為蝕刻停止層)在BOX乾蝕刻期間的作用如同蝕刻停止層，然後下列步驟之一者取決於改質SOI變型發生：然後選擇性地乾蝕刻蝕刻停止層22以露出待濕蝕刻的最終層；或濕蝕刻蝕刻停止層22自身，以露出III-V族成長表面。
概述於圖3A-3F中的目前範例係二選擇性蝕刻情形的前者，所以將BCl3
/Cl2
氣體化學選擇蝕刻用於移除選擇蝕刻層22的下部，以因此暴露埋入氧化物層20的下部。其次，將濕蝕刻，例如，此處係含氫氟酸溶液用於移除第一埋入氧化物層20的暴露部份，且因此暴露化合物半導體成長支撐16的一部份。其次，將化合物半導體18形成在支撐16的暴露部份上。其次，將化合物半導體(CS)裝置12形成在化合物半導體18的上部中。完成結構顯示於圖3中。
從此基準改質SOI結構及方法可導出窗蝕刻額外變型。將更多變型顯示在圖4-9中。在圖4中，將第二埋入氧化物層24從圖3移除。在圖5中，將第一埋入氧化物層20從圖3移除。在圖6中，蝕刻層22係氮化矽(SiNx
)。在圖7中，蝕刻層22係Al2
O3
或AlN的下層22a及SiNx
之上層22b的複合層。SiNx
層也在含氟化物電漿中受蝕刻，但經由其沈積法及條件、後續熱處理、及用於蝕刻SiNx
之氟化物氣體化學的組成物，其蝕刻率相對於其他層受操控。應理解圖4至圖6中的變化可能使用有用於蝕刻層22的複合層22a、22b。在圖8中，用於化合物半導體18的化合物半導體成長支撐16'係設置在額外埋入氧化物層16'a上的埋入化合物半導體(CS)樣板(化合物半導體成長支撐)層16'b。如圖所示，化合物半導體成長支撐16'在基材16上。應理解可能將圖3至7中的所有上述變化使用在圖8所示的結構中。在圖9中，用於化合物半導體18的化合物半導體成長支撐16"係在基材16上的埋入氧化物層16"a，SiNx
層16"b在埋入氧化物層16"a上、Al2
O3
或SiN層16"c在SiNx
層16"b上，埋入氧化物層16"d在Al2
O3
或SiN層16"c上，且埋入化合物半導體(CS)樣板(化合物半導體成長支撐)層16"e設置在埋入氧化物層16"d上。應理解可能將圖3至8中的所有上述變化使用在圖9所示的結構中。
此額外BOX堆疊中的SiNx
係藉由電漿強化化學氣相沈積(PECVD)、化學氣相沈積(CVD)、或藉由原子層沈積(ALD)沈積。氧化鋁(Al2
O3
)層係藉由為改質SOI製程的埋入氧化物層形成之一部分的ALD、濺鍍沈積、鋁至Al2
O3
的熱氧化、或藉由PECVD沈積。最後，此堆疊中的SiO2
可係熱SiO2
，若CS成長表面係Si，或係PECVD SiO2
，若CS成長表面係非Si樣板層。
SiNx
也相對於SiO2
及Al2
O3
提供濕及乾蝕刻的選擇性，且因此有助於將由乾及濕蝕刻窗處理導致的橫向處理偏差最小化。另一方面，Al2
O3
(主要以含BCl3
/Cl2
電漿蝕刻)及SiO2
(主要以含氟化物電漿蝕刻)的作用如同相對於彼此的選擇性乾蝕刻停止。可能使用氮化介面取代SiNx
。表面可能經由NH3
、N2
、或其他含氮氣體電漿處理氮化。
現在應理解根據本揭示發明的半導體結構包括：用於化合物半導體裝置的化合物半導體成長支撐；介電層；具有設置在該介電層上方之元素半導體裝置的層；設置在該介電層及該化合物半導體成長支撐之間的選擇蝕刻層；且其中該選擇蝕刻層具有比該介電層之該蝕刻率更低的蝕刻率。該半導體結構可包括一或多個下列特性：其中該選擇蝕刻層係氧化鋁(Al2
O3
)、氮化矽(SiNx
)、氮化鋁(AlN)、氧化鉿、或氧化鋯，或具有氧化鋁(Al2
O3
)、氮化矽(SiNx
)、氮化鋁(AlN)、氧化鉿、或氧化鋯之組合的複數層；其中具有該元素半導體裝置的該層係矽；其中該元素半導體裝置係CMOS；其中該化合物半導體成長支撐係矽、SiC、或藍寶石；其中該化合物半導體成長支撐係化合物或元素半導體；其中該化合物半導體成長支撐係Si、Ge、InP、GaAs、GaN、或AlN；其中該介電層係二氧化矽；其中該選擇蝕刻層係氧化鋁(Al2
O3
)、氮化矽(SiNx
)、氮化鋁(AlN)、氧化鉿、或氧化鋯，或具有氧化鋁(Al2
O3
)、氮化矽(SiNx
)、氮化鋁(AlN)、氧化鉿、或氧化鋯之組合的複數
層；其中具有該元素半導體裝置的該層係矽；其中該化合物半導體成長支撐係矽、SiC、或藍寶石；或其中該元素層係設置在該選擇蝕刻層上方，該元素層具有設置在其部份中的該化合物半導體層；且其中該結構具有貫穿該元素半導體層之其他部份及該選擇蝕刻層的下方部份形成而暴露該化合物半導體成長支撐之一部份的窗；且其中該化合物半導體係設置在該化合物半導體成長支撐的該暴露部份上。
現在也應理解根據本揭示發明之具有CMOS電晶體及化合物半導體裝置的半導體結構包括：用於化合物半導體的化合物半導體成長支撐，該化合物半導體具有在其上的該化合物半導體裝置；設置在該化合物半導體成長支撐上方的選擇蝕刻層；設置在該選擇蝕刻層上方的矽層，該矽層具有設置在其部份中的該等CMOS電晶體；其中貫穿該矽層的其他部份及該選擇蝕刻層之下方部份形成的窗暴露該化合物半導體成長支撐的一部份；且其中將該化合物半導體設置在該化合物半導體成長支撐的該暴露部份上。該半導體結構可包括一或多個下列特性：其中該選擇蝕刻層係氧化鋁(Al2
O3
)、氮化矽(SiNx
)、氮化鋁(AlN)、氧化鉿、或氧化鋯，或具有氧化鋁(Al2
O3
)、氮化矽(SiNx
)、氮化鋁(AlN)、氧化鉿、或氧化鋯之組合的複數層；其中該化合物半導體成長支撐係矽、SiC、或藍寶石；其中該化合物半導體成長支撐係化合物或元素半導體；其中該化合物半導體成長支撐係Si、Ge、InP、GaAs、GaN、或AlN；
其中該化合物半導體成長支撐係矽、SiC、或藍寶石；或其中該化合物半導體成長支撐係化合物或元素半導體。
已描述本揭示發明的許多實施例。儘管如此，將理解可能產生各種修改而不脫離本揭示發明之精神及範圍。例如，該選擇蝕刻層可能係氮化矽(SiNx
)、氮化鋁(AlN)、氧化鉿、或氧化鋯、或具有氧化鋁(Al2
O3
)、氮化矽(SiNx
)、氮化鋁(AlN)、氧化鉿、或氧化物鋯之組合的複數層。另外，可能使用不同介電層，諸如，氮化矽層，取代BOX層24。因此，其他實施例在以下申請專利範圍的範圍內。
12‧‧‧化合物半導體(CS)裝置
14‧‧‧元素半導體裝置
16‧‧‧支撐
16'、16"‧‧‧化合物半導體成長支撐
16'a‧‧‧額外埋入氧化物層
16'b、16"e‧‧‧埋入化合物半導體(CS)樣板層
16"a、16"d‧‧‧埋入氧化物層
16"b‧‧‧SiNx
層
16"c‧‧‧Al2
O3
或SiN層
18‧‧‧化合物半導體
20‧‧‧第一埋入氧化物(BOX)層
22‧‧‧選擇蝕刻層
22a‧‧‧下層
22b‧‧‧上層
24‧‧‧第二埋入氧化物(BOX)層
26‧‧‧元素半導體層
28‧‧‧頂二氧化矽層
30‧‧‧窗
圖1A至1F係根據習知技術之GaN/CMOS半導體結構在其製造之不同階段的橫剖面草圖；圖2A至2F係根據習知技術之GaAs(或InP)/CMOS結構在其製造之不同階段的橫剖面草圖；圖2B-1至2B-3係根據習知技術更詳細地顯示在圖2B所示之結構的製造中使用之該等步驟的橫剖面草圖；圖3係根據本揭示發明之具有化合物半導體(CS)裝置及元素半導體裝置的半導體結構的橫剖面草圖；圖3A-3F係根據本揭示發明之圖3的半導體結構在其製造之不同階段的橫剖面草圖；且圖4至9係根據本揭示發明的其他實施例之在其中具有化合物半導體(CS)裝置及元素半導體裝置的半導體結構
的橫剖面草圖。
不同圖式中的相似參考符號指示相似元件。
12‧‧‧化合物半導體(CS)裝置
14‧‧‧元素半導體裝置
16‧‧‧支撐
18‧‧‧化合物半導體
20‧‧‧第一埋入氧化物(BOX)層
22‧‧‧選擇蝕刻層
24‧‧‧第二埋入氧化物(BOX)層
26‧‧‧元素半導體層
28‧‧‧頂二氧化矽層
30‧‧‧窗
Claims (10)
- 一種半導體結構，包含：柱狀III-V族化合物半導體成長支撐；設置在該化合物半導體成長支撐上的柱狀III-V族化合物半導體裝置；介電層；具有設置在該介電層上方之CMOS半導體裝置的矽層；設置在該介電層及該化合物半導體成長支撐之間的選擇蝕刻層；及其中該選擇蝕刻層對含氟電漿蝕刻具有比該介電層對該含氟電漿蝕刻之蝕刻率更低的蝕刻率；及其中該選擇蝕刻層係氧化鋁(Al2 O3 )、或氮化鋁(AlN)，或具有氧化鋁(Al2 O3 )與氮化鋁(AlN)組合的複數層。
- 如申請專利範圍第1項的半導體結構，其中該化合物半導體成長支撐係矽、SiC、或藍寶石。
- 如申請專利範圍第1項的半導體結構，其中該化合物半導體成長支撐係化合物或元素半導體。
- 如申請專利範圍第1項的半導體結構，其中該化合物半導體成長支撐係Si、Ge、InP、GaAs、GaN、或AlN。
- 如申請專利範圍第1項的半導體結構，其中該介電層係二氧化矽。
- 如申請專利範圍第1項的半導體結構，其中該矽層 係設置於該選擇蝕刻層之上方，該矽層具有該柱狀III-V族半導體層設置於該矽層的部份中；及其中該結構具有貫穿該矽層的其他部份及該選擇蝕刻層的下層部份形成的窗暴露出該化合物半導體成長支撐的一部份；及其中該柱狀III-V族半導體層被設置在該化合物半導體成長支撐的該暴露部份上。
- 一種具有CMOS電晶體及化合物半導體裝置的半導體結構，包含：柱狀III-V族半導體成長支撐；柱狀III-V族半導體裝置，設置在該半導體成長支撐上；設置在該化合物半導體成長支撐上方的選擇蝕刻層；其中該選擇蝕刻層對含氟電漿蝕刻具有比該介電層對該含氟電漿蝕刻之蝕刻率更低的蝕刻率，其中該選擇蝕刻層係氧化鋁(Al2 O3 )、氮化鋁(AlN)，或具有氧化鋁(Al2 O3 )與氮化鋁(AlN)之組合的複數層；設置在該選擇蝕刻層上方的矽層，該矽層具有設置在其部份中的該等CMOS電晶體；其中貫穿該矽層的其他部份及該選擇蝕刻層之下層部份形成的窗暴露該化合物半導體成長支撐的一部份；及其中將該化合物半導體設置在該化合物半導體成長支撐的該暴露部份上。
- 如申請專利範圍第7項的半導體結構，其中該化合物半導體成長支撐係矽、SiC、或藍寶石。
- 如申請專利範圍第7項的半導體結構，其中該化合物半導體成長支撐係化合物或元素半導體。
- 如申請專利範圍第7項的半導體結構，其中該化合物半導體成長支撐係Si、Ge、InP、GaAs、GaN、或AlN。
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