TWI496156B - 用於動態變化容許之彈性暫存器檔案電路以及操作其之方法 - Google Patents

用於動態變化容許之彈性暫存器檔案電路以及操作其之方法 Download PDF

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Description

用於動態變化容許之彈性暫存器檔案電路以及操作其之方法 發明領域
本揭露一般而言有關於記憶格有關，且更詳細而並不排他地與用於暫存器檔案以實現誤差檢測與校正的電路有關。
 發明背景
一暫存器檔案(RF)是在一個中央處理單元(CPU)中的暫存器，例如記憶格之陣列。暫存器檔案能被置放在CPU之一指令產生部分和CPU的一指令執行部分之間，以供暫時儲存運算元，例如指令和記憶體位置。因為暫存器檔案的作用，暫存器檔案的一個資料的錯誤傳送可能造成執行CPU執行不正確的指令或可能造成CPU寫入資料到一非期望的記憶體位置。
CPU中的暫存器典型地是隨機存取記憶體(RAM)細胞。由於與末級暫存器相較為快速讀取與寫入操作，暫存器檔案通常作為低級別高速緩存記憶體使用。暫存器包含寫入埠和讀取埠，資料可分別經由其被寫入個別暫存器 及由暫存器讀取。
習知技術是嘗試減少暫存器檔案與相關電路的錯誤操作。舉例而言，為了確保在相關電路操作中的電晶體正確地操作且適區域轉移信號，製造商提供一CPU供電電壓的保護帶，例如，Vdd或Vcc。然而，供電電壓中的保護帶使用減低能量效率。
依據本發明之一實施例，係特地提出一種用於在一記憶格中之誤差檢測的裝置，包含：至少一位元線；以及一組配用以使用一降低的電壓保護帶操作的暫存器檔案電路，該保護帶補償在一存取操作期間被提供在至少一位元線上的一信號中之一誤差，該暫存器檔案電路係組配用以，如果該誤差響應於該存取操作發生則檢測該誤差，且如果該誤差被檢測出則重複該存取操作，而使用該降低電壓保護帶操作。
300‧‧‧讀取路徑子系統
302‧‧‧區域位元線級
304‧‧‧總體位元線級
306，306a，306b‧‧‧位元格
307‧‧‧區域位元線充電等化器
308，308a，308b‧‧‧區域位元線
309‧‧‧信號選擇器
300‧‧‧暫存器檔案讀取路徑子系統
310a‧‧‧放電電晶體
311‧‧‧充電等化器開關
312a‧‧‧預充電電晶體
314a‧‧‧區域位元線保持電晶體
316‧‧‧位元線電壓感測電路
318‧‧‧輸出端子
320‧‧‧設置優先鎖存器
321‧‧‧總體位元線充電等化器
322‧‧‧總體位元線預充電電晶體
323‧‧‧信號選擇器
324a，324b‧‧‧總體位元線放電電晶體
325‧‧‧充電等化器開關
326‧‧‧誤差檢測順序
328‧‧‧第一時鐘響應裝置
328，328a，328b‧‧‧總體位元線
330‧‧‧第二時鐘響應裝置
331，331a，331b‧‧‧時鐘信號
332‧‧‧信號微分器
333‧‧‧輸出端子
334‧‧‧第一時鐘響應裝置輸出端子
336‧‧‧第二時鐘響應裝置輸出端子
400‧‧‧信號時序圖
404、408、410、416、418‧‧‧變遷
406‧‧‧箭頭
500‧‧‧暫存器檔案讀取路徑子系統
502‧‧‧區域位元線級
504‧‧‧總體位元線級
506‧‧‧性能監視順序
508‧‧‧第一時鐘響應裝置
510‧‧‧第二時鐘響應裝置
512‧‧‧延遲裝置
514‧‧‧信號微分器
600‧‧‧信號時序圖
602‧‧‧正常情境
604‧‧‧前誤差情境
700‧‧‧電腦系統
702‧‧‧供電設備
704‧‧‧處理器或處理器核心
706‧‧‧系統記憶體
708‧‧‧處理器可讀取及處理器可執行指令
710‧‧‧通信介面
714‧‧‧系統匯流排
Bit‧‧‧位元節點
CDROM‧‧‧唯讀光碟
CPU‧‧‧中央處理單元
CLK‧‧‧時鐘
DEL-LBL-PCH‧‧‧延遲區域位元線預充電信號
DCACHE‧‧‧資料高速緩衝記憶體
DCACHE‧‧‧資料高速緩衝記憶體
ERROR‧‧‧誤差信號
GBL‧‧‧總體位元線
ICACHE‧‧‧指令高速緩衝記憶體
LBL‧‧‧區域位元線
2L、2H、3H‧‧‧時鐘週期
MOSFETs‧‧‧N-型金屬氧半導體場效電晶體
NAOUT‧‧‧控制信號、輸出信號
PRE-ERROR‧‧‧誤差輸出
RF‧‧‧暫存器檔案
RWL‧‧‧讀取字線
RAM‧‧‧隨機存取記憶體
RWL‧‧‧讀取字線信號
SDLOUT、DOUTFF、DOUT、DEL-DOUT‧‧‧輸出信號
T2、T3‧‧‧時間
Vmin‧‧‧最低供電電壓
非限制及非窮舉的實施例參照下列圖式被描述，其中除非另有指定否則相似的參考數字在全部的各不同視圖中指相似的部件。
圖1繪示依據一實施例的暫存器檔案讀取路徑子系統。
圖2繪示依據一實施例，圖1的讀取路徑子系統之一示範操作的信號時序圖。
圖3繪示依據另一實施例的一暫存器檔案讀取路徑子系統。
圖4繪示依據一實施例，讀取路徑子系統之一示範操作的信號時序圖。
圖5繪示依據一實施例，併入圖1，2，3及4的任一者或組合的子系統與相關功能的一電腦系統。
 較佳實施例之詳細說明
一暫存器檔案和相關電路及方法的實施例在本文中被描述。在下列的描述中給予許多特定細節以使實施例能以全面理解。實施例能在沒有一或多項細節下、或以其他方法、組件、材料等等實施。在其他例子中，熟知的結構、材料或操作未繪示或詳細描述以避免模糊實施例的諸方面。
本說明書全文中提到「一個實施例」或「一實施例」意指一特別的功能、結構，或針對實施例被描述的特性被包含在至少一個實施例中。短語「在一個實施例中」或「在一實施例中」在本說明書不同地方出現時不必然均指同一實施例。此外，特別的功能、結構或特性在一或多個實施例中可以任一適當方式組合。
在此揭露的是一彈性暫存器檔案系統，該系統能夠檢測出且校正由於降低中央處理單元(CPU)供電電壓上的保護帶而出現的暫存器檔案讀取路徑誤差。一些因數，像是Vcc下降、溫度改變、以及電晶體老化，已經引導CPU製造業者在最低供電電壓(Vmin)之上增加10-15%的供電電壓位準以對供電電壓中的動態變化提供一保護帶。時常， 保護帶確保暫存器檔案記憶體陣列免於不常發生的誤差且因而是處理器能量無效率的一實質成因。因為通過電晶體的漏電流是與電晶體之電流傳導端子兩端的電壓成比例，故最低操作供電電壓Vmin決定處理器能量效率。因此，在低10-15%的操作電壓下操作CPU可相當於一20-30%的操作電源減少。
依據一個實施例，本揭露系統將暫存器檔案讀取路徑內感測到的故障轉換成取樣失敗，使得該等故障是能夠從暫存器檔案讀取路徑監視的。感測到的故障藉由在一區域位元線評估期間延遲一區域位元線之預充電而被轉換成取樣失敗。因為能監視誤差且接著產生反應或校正誤差，一個實施例能夠消除或者減少保護帶的大小.
依據另一實施例，本揭露系統包括對於提供暫存器檔案讀取路徑中檢測出到之誤差的通知有用的誤差檢測順序。檢測誤差之通知其次被用來促進校正動作，諸如清除指令管線、重取儲在一位元格中之值、提高供電電壓，降低工作頻率、及/或其他動作。
根據又一實施例，性能監視順序監視暫存器檔案讀取路徑以更高頻率與更低操作電壓操作的能力。性能監視順序提供指示案暫存器讀取路徑之性能的信息。
一個實施例提供一種裝置，該裝置包括：至少一位元線，及一配置成使用一降低的電壓保護帶操作的暫存器檔案電路，該保護帶補償存取操作期間被提供在至少一位元線上的一信號中的誤差，暫存器檔案電路是配置成藉 由如果誤差響應於存取操作發生檢測出該誤差，且如果誤差被檢測出則重複該存取操作而使用降低電壓保護帶操作。
依據裝置的一個實施例，電壓保護帶被降低至與暫存器檔案電路相關的一最低操作電壓的0與5%之間。
依據裝置的一個實施例，電壓保護帶被降低至0與1伏特之間。
依據裝置的一個實施例，電壓保護帶被降低至0伏特。
依據裝置的一個實施例，暫存器檔案電路包括：一邊緣觸發時鐘響應裝置，及一位準觸發時鐘響應裝置，暫存器檔案電路配置成如果該邊緣觸發時鐘響應裝置之一輸出與該位準觸發時鐘響應裝置之一輸出不同時檢測出該誤差。
一個實施例提供一暫存器檔案電路，該電路包括：一區域位元線級，包含多個位元格，每一該多數位元格具有至少一配置成提供一個電壓位準的位元線，及一通信上耦合至區域位元線級的總體位元線級，總體位元線級包括：一取樣誤差檢測電路，被耦合至該多數位元格並配置成檢測一代表電壓位準的信號，以及配置成產生指示該信號之一錯誤樣本的一通知。
依據暫存器檔案電路的一個實施例，總體位元線級包括：一信號轉換器，係被電耦合在區域位元線級與取樣誤差檢測電路之間且配置成將電壓位準轉換成信號。
依據暫存器檔案電路的一實施例，取樣誤差檢測電路包括一誤差後取樣誤差檢測電路，其被配置成在信號的錯誤樣本之後提供通知。
依據暫存器檔案電路的一個實施例，取樣誤差檢測電路包括：一邊緣觸發時鐘響應裝置，一位準觸發時鐘響應裝置，以及一信號微分電路，被耦合成自該邊緣觸發時鐘響應裝置接收一邊緣觸發輸出，且從該位準觸發時鐘響應裝置接收一位準觸發輸出，以及配置成如果該邊緣觸發輸出不同於位準觸發輸出則產生通知。
依據暫存器檔案電路一個實施例，取樣誤差檢測電路包括一誤差前取樣誤差檢測電路，配置成在錯誤樣本被檢測到之前產生信號錯誤樣本的通知。
依據暫存器檔案電路的一個實施例，取樣誤差檢測電路配置成在錯誤的樣本被檢測出之前產生多個指示該信號的各自多個錯誤樣本的通知。
依據暫存器檔案電路的一個實施例，每一該多個通知對應於在該信號被錯誤地取樣之前可經過的一各自多個時間容限。
依據暫存器檔案電路的一個實施例，每一該多個時間容限的歷時與該多個時間容限的其他時間容限不同。
一個實施例提供一種系統，其包括：一配置成執行指令的處理器核心，一指令高速緩衝記憶體，通信上耦合至處理器核心且配置成在處理器核心執行指令之前與之後接收數位指令，一資料高速緩衝記憶體，通信上耦合至 處理器核心且配置成從處理器核心接收資料，以及一暫存器檔案電路，通信上耦合至處理器核心且其包括：一包括多數位元格的區域位元線級，每一該多數位元格具有至少一配置成儲存一電壓位準的位元線，以及一總體位元線級，通信上耦合至區域位元線級並具有：一耦合至該多數位元格的取樣誤差檢測電路，該取樣誤差檢測電路配置成檢測一代表電壓位準的信號且配置成產生一指示該信號的一錯誤樣本的一通知。
依據系統的一個實施例，取樣誤差檢測電路包括至少一邊緣觸發時鐘響應裝置和至少一位準觸發時鐘響應裝置。
依據系統的一個實施例，取樣誤差檢測電路配置成根據該邊緣觸發時鐘響應裝置的一輸出且根據該位準觸發時鐘響應裝置的一輸出產生通知。
依據系統的一個實施例，取樣誤差檢測電路包括一第一邊緣觸發時鐘響應裝置和至少一耦合至一第二邊緣觸發時鐘響應裝置之一輸入的信號延遲裝置，其中該通知是以第一邊緣觸發裝置和第二邊緣觸發裝置兩者的輸出為依據。
一個實施例提供一種方法，該方法包括：在一位元格中減低一用來減少在一暫存器檔案電路中之位元格評估期間的誤差的供電電壓之保護帶電壓，當保護帶電壓減低時，檢測該位元格之一評估路徑中的一誤差，且當保護帶電壓減低時，校正評估路徑中檢測出的誤差且重複位元 格之評估。
依據本方法的一個實施例，此校正誤差包括增加供電電壓保護帶電壓。
依據本方法的一個實施例，校正誤差包括減低暫存器檔案電路的工作頻率。
依據方法的一個實施例，保護帶電壓包括將保護帶電壓至減低到供電電壓的0%與8%之間。
依據方法的一個實施例，此檢測誤差包括延遲位元格中電壓的再充電。
圖1繪示依據一個實施例的暫存器檔案讀取路徑子系統300。圖2繪示依據該讀取路徑子系統300之一實施例之操作的信號時序圖400。在描述讀取路徑子系統300期間將不時參照圖2的信號時序圖400。
一個實施例的讀取路徑子系統300配置成將一感測故障轉換成一可由以下討論之誤差檢測電路檢測的取樣故障。
區域位元線級302包括位元格306a，306b(合稱306)，一區域位元線充電等化器307，及一位元線電壓感測電路316。每一位元格306a包括一區域位元線308a，一或多個放電電晶體310a，一預充電電晶體312a，以及一或多個區域位元線保持電晶體314a。雖然只繪示二位元格306，在區域位元線級302內有更多或更少位元格也在本揭露的範圍內。此外，雖然可能在本文中提到一單一位元格306a，但本揭露也適用於未特別提到的儲存格。
每一位元格306a包括可選擇性地以放電電晶體310a放電的區域位元線308a。依據一個實施例，放電電晶體310a可包括N-型金屬氧半導體場效電晶體(MOSFETs)，其選擇性地將位元線308a耦合至一接地參考。放電電晶體310a可響應於一或多個信號，諸如一讀取字線(RWL)信號及/或一位元節點(Bit)選擇信號，選擇性地將位元線308a耦合至接地參考。
圖2的信號時序圖400繪示依據一個實施例區域位元線308響應於讀取字線(RWL)信號之放電的一實例。尤其，在時鐘週期2H期間，讀取字線信號從LOW轉變成HIGH，藉此開啟一或多個放電電晶體310a且將區域位元線(LBL)放電。
再參照圖1，區域位元線308a可選擇性地以預充電電晶體312a充電。預充電電晶體312a響應於一延遲區域位元線預充電信號(DEL-LBL-PCH)選擇性地將區域位元線308a耦合到一參考電壓，例如，Vcc。該延遲區域位元線可配置成預充電區域位元線308a且可另外地組配用以選擇性地延遲預充電區域位元線308a。依據一個實施例，如果一動態變化，諸如一電壓下降影響供電電壓，諸如Vcc，則延遲區域位元線預充電區域位元線308a。
圖2的信號時序圖400繪示響應於延遲區域位元線預充電(DEL-LBL-PCH)信號而充電位元線308a的例子。尤其，在時鐘週期2L期間延遲區域位元線預充電信號從HIGH轉變成LOW，藉此開啟預充電電晶體312a且充電區域 位元線(LBL)308a。延遲區域位元線預充電信號之下降緣的時間遷移繪示在計時週期2L中且將更詳細地在下文中陳述。
該一或多個區域位元線保持電晶體314a配置成選擇性地將區域位元線308a的電壓位準上拉到供電電壓的水平。保持電晶體314a改善動態節點諸如區域位元線308a的雜訊抗擾性。依據一個實施例，該一或多個區域位元線保持電晶體314a可包括P-型MOSFETs。
區域位元線充電等化器307配置成選擇性地等化跨越被包含在區域位元線級302內之至少二位元線的電荷。區域位元線充電等化器307包括一信號選擇器309以及一充電等化器開關311。
信號選擇器309包括控制終端，第一和第二輸入端子，以及輸出端子。依據一個實施例，信號選擇器309可以是一個雙輸入多工器。控制終端通信上耦合到位元線電壓感測電路316以接收來自位元線電壓感測電路316的一控制信號NAOUT。信號選擇器309的第一和第二輸入被耦合為分別接收延遲區域位元線預充電信號(DEL-LBL-PCH)和時鐘CLK信號。信號選擇器309在控制信號NAOUT為LOW時將第一輸入端子電耦合到輸出端子，且當控制信號NAOUT為HIGH時將第二端子電耦合到輸出端子。
充電等化器開關311配置成被信號選擇器309控制。充電等化器開關311包括一控制終端與二電流傳導端子。依據一個實施例，充電等化器開關311可包括一P-型 MOSFET電晶體。充電等化器開關311的控制終端被耦合成接收信號選擇器309的輸出。充電等化器開關311的二電流傳導端子被耦合到區域位元線308a，308b，且充電等化器開關311選擇性地在位元線308之間建立一低電阻路徑。
在操作上，依據一個實施例，當所有區域位元線308被充電、或正在充電時區域位元線充電等化器307在區域位元線308之間維持一低電阻連接。舉例而言，如果控制信號NAOUT為LOW且延遲區域位元線預充電信號(DEL-LBL-PCH)為LOW，則區域位元線充電等化器307在區域位元線308之間維持一低電阻連接。然而，如果控制信號NAOUT為HIGH則區域位元線308的電耦合將因時鐘CLK而定。依據一個實施例，時鐘CLK選擇性地被CPU核心由HIGH轉變成LOW以減少已經放電及讀出的一或多個區域位元線的充電時間。
位元線電壓感測電路316配置成感測區域位元線308的電壓位準。位元線電壓感測電路316包括一或多個耦合至區域位元線308的輸入端子且包括控制信號NAOUT由之被提供的輸出端子318。位元線電壓感測電路316配置成決定是否一或多個區域位元線308放電至一個臨限電壓以下。響應於一或多個區域位元線308放電到臨限定壓以下，位元線電壓感測電路316將在輸出端子318的開關控制信號NAOUT從LOW轉變成HIGH。依據一個實施例，位元線電壓感測電路316是一個反及閘，且臨限電壓是一在反及閘內的P-型MOSFET的臨限電壓。
總體位元線(GBL)級304接收區域位元線級302的控制信號NAOUT且提供資料取樣誤差的通知。總體位元線級304包括一設置優先鎖存器(SDL)320、一總體位元線充電等化器321、一總體位元線級304，總體位元線放電電晶體324a，324b，以及一誤差檢測順序326。
設置優先鎖存器320對總體位元線328a，328b(合稱328)及時鐘信號331a，331b響應。如果一或多個總體位元線328被放電，設置優先鎖存器320將在一輸出端子333上之輸出信號SDLOUT由一第一電壓位準轉變成一第二電壓位準。依據一個實施例，第一電壓位準是LOW且第二電壓位準是HIGH。依據另一個實施例，設置優先鎖存器320在至少一時鐘信號331的一後續上升或下降緣上將輸出信號SDLOUT重新設定成LOW。
總體位元線328被總體位元線放電電晶體324放電且被總體位元線預充電電晶體322充電。總體位元線放電電晶體324響應於從區域位元線級302接收的控制信號NAOUT選擇性地將總體位元線328耦合到地。總體位元線預充電電晶體322響應於一延遲總體位元線預充電信號(DEL-GBL-PCH)充電該總體位元線328。響應於控制信號NAOUT選擇性地充電與放電總體位元線328將LOW與HIGH電壓位準，例如，儲存在區域位元線308上之資料，傳播到設置優先鎖存器320。
總體位元線充電等化器321選擇性地等化總體位元線328。總體位元線充電等化器321包括一信號選擇器323 及一充電等化器開關325。總體位元線充電等化器321操作方式與區域位元線充電等化器307相似。因此，總體位元線充電等化器321的進一步的說明將不再本文中提供。
誤差檢測順序326接收來自設置優先鎖存器320的輸出信號SDLOUT且使用時鐘響應裝置產生取樣誤差的通知，依據一個實施例。誤差檢測順序326包括第一時鐘響應裝置328，第二時鐘響應裝置330，及信號微分器332。
第一時鐘響應裝置328和第二時鐘響應裝置330通信上地被耦合到設置優先鎖存器320的輸出端子333以接收輸出信號SDLOUT。第一時鐘響應裝置328和第二時鐘響應裝置330也接收一時鐘輸入信號CLK。第一時鐘響應裝置328將輸出信號SDLOUT傳送至時鐘輸入信號CLK之每一上升時鐘緣上的第一時鐘響應裝置輸出端子334，當作第一時鐘響應裝置輸出信號DOUTFF。當輸入信號CLK是HIGH時第二時鐘響應裝置330將輸出信號SDLOUT傳送至第二時鐘響應裝置輸出端子336，當作第二時鐘響應裝置輸出信號DOUT。依據一個實施例，第一時鐘響應裝置可以是一正緣觸發D正反器，且第二時鐘響應裝置可以是一正位準觸發D鎖存器。
信號微分器332配置成提供輸出信號DOUTFF與DOUT之間的差的通知。信號微分器332的輸入通信上被耦合到第一時鐘響應裝置輸出端子334和第二時鐘響應裝置輸出端子336。當輸出信號DOUTFF與DOUT是不同電壓位準時，信號微分器332輸出一誤差信號ERROR。依據一個實 施例，信號微分器332將誤差信號ERROR從LOW轉變成HIGH以指示一取樣誤差已經發生。依據另一個實施例，信號微分器332是一個互斥或閘。簡言之，信號微分器332提供一時鐘響應裝置已捕捉或取樣不同於另一時鐘響應裝置的資料的通知。
依據一個實施例，圖2的信號時序圖400將被使用來描述一感測誤差如何被轉換成一取樣誤差以及各種不同的其他功能。
由於從最小操作供電電壓Vmin降低或移除保護帶，操作供電電壓的動態變化可能致使讀取字線信號(RWL)及/或位元線選擇信號(位元)在放電區域位元線308a上的能力被限制。由於處理變化，小幾何形狀的位元格電晶體，諸如放電電晶體310a和預充電電晶體312，經歷顯著的臨限電壓(Vt)變化。在降低的供電電壓下，諸如若保護帶電壓被降低到最小供電電壓的0%-5%，電路參數，諸如讀取路徑延遲，對臨限電壓變化的靈敏度增加。如此的靈敏度可能限制低電壓下成功的暫存器檔案讀取運算。依據一個實施例，保護帶電壓被降低至為0-1伏特。
在信號時序圖400內，第一時期Tcycle-EDS繪示感測誤差的一個例子。區域位元線308a的電壓位準在時鐘週期2H期間響應於一HIGH讀取字線信號(RWL)被放電。然而，位元線感測電路316的輸出信號NAOUT未能感測、檢測或響應位元線308a的電壓位準變化。在時鐘週期2H結束時，讀取字線信號(RWL)從HIGH轉變為LOW，關閉一或多 個放電電晶體310a。
在時鐘週期2L中的時間T2後不久，延遲區域位元線預充電(DEL-LBL-PCH)信號正常在變遷將區域位元線308a電耦合至供電電壓。然而，藉由將延遲區域位元線預充電信號延遲到時鐘週期2L中的變遷404之前，如箭頭406指示者，位元線感測電路316得到更多時間來感測，檢測，或響應區域位元線308a的電壓位準。結果，位元線感測電路316在時鐘週期2L中更遲感測，檢測，或響應區域位元線308a上的電壓位準變化，如變遷408所指示，而非完全遺漏該變化。依據一個實施例，工作供電電壓的動態變化導致區域位元線308a的電壓位準以一MOSFET弱反轉區或次臨限模式操作位元線感測電路316。依據另一個實施例，如果或當核心檢測到操作供電電壓的動態變化時，CPU的核心選擇性地延遲被延遲的區域位元線預充電信號(DEL-LBL-PCH)，以增加感測水平改變區域位元線信號的可能性。
輸出信號NAOUT的延遲變遷408傳播通過總體位元線級304以產生一取樣誤差的通知。輸出信號NAOUT的變遷408使得總體位元線(GBL)328a的電壓位準產生變遷410。延遲總體位元線預充電信號(DEL-GBL-PCH)，舉例而言，由CPU的核心自變遷412延遲到變遷414，以使放電電晶體324a和總體位元線預充電電晶體322兩者不同時被開啟。輸出信號SDLOUT的變遷416在時間T3後的時鐘週期3H中而非在時鐘週期2L期間中發生，如同在一無誤差的變遷 期間發生。結果，正緣觸發第一時鐘響應裝置328傳送一低態信號給第一時鐘響應輸出信號DOUTFF，且位準觸發第二時鐘響應裝置328傳送一HIGH信號給第二時鐘響應輸出信號DOUT。
信號微分器332接收低輸出信號DOUTFF，接收HIGH輸出信號DOUT，且在變遷418產生一取樣誤差的通知。在變遷418之取樣誤差的通知指出第一時鐘響應裝置328已經產生一個不同於第二時鐘響應裝置330的輸出。結果，暫存器檔案讀取路徑子系統300已將一感測誤差轉換成一取樣誤差。
除了提供取樣誤差通知之外，將一感測誤差轉換成一取樣誤差使CPU的其他部分能夠開始校正動作。舉例而言，響應於接收在暫存器檔案讀取路徑子系統300中之一取樣誤差的通知，一個實施例的CPU核心可重複地再提取相同指令直到再提取之指令在沒有取樣誤差下被讀取為止。在另一個實施例中，核心可發出相同指令直到直到取樣誤差停止，可減低工作頻率，可提高供電電壓，及/或可採取一些為了除去誤差的其他動作。因此，暫存器檔案讀取路徑子系統300使讀取路徑誤差檢測和校正成為可能。
圖3繪示暫存器檔案讀取路徑子系統500，其提供讀取路徑中取樣誤差之監視能力，以使得CPU能事前補償取樣誤差。暫存器檔案讀取路徑子系統500包括區域位元線級502和總體位元線級504。區域位元線級502可與區域位元線級300相似地操作。
總體位元線級504包括一性能監視順序506。此性能監視順序506組配用以監視輸出信號SDLOUT的二或更多個時延時相信號。然後性能監視順序506提供一或多個表示讀取路徑子系統500操作上可以更快多少的指示。
性能監視順序506包括第一時鐘響應裝置508，第二時鐘響應裝置510，延遲裝置512，及信號微分器514。第一時鐘響應裝置508操作方式與上文中針對第一時鐘響應裝置328描述者相似。第二時鐘響應裝置510和延遲裝置512產生第一時鐘響應裝置508之輸出的一時延版本。藉由用信號微分器514比較第一時鐘響應裝置508與第二時鐘響應裝置510的輸出，性能監視順序506產生輸出信號SDLOUT在產生一取樣誤差之前的取樣可以更快多少的指示。依據一個實施例，監視順序506的性能包括多個通信上耦合到一各自多數延遲裝置512的第二時鐘響應裝置510。因此，性能監視順序506可表示輸出信號SDLOUT取樣可以更快多少的特性。
圖4繪示依據讀取路徑子系統之一實施例的操作的信號時序圖600。信號時序圖600繪示有一大時序容限的「正常」情境602有一窄時序容限的「前誤差」情境604。
正常情境602顯示第一時鐘響應裝置508之輸出信號DOUT和第二時鐘響應裝置510之輸出信號DEL-DOUT是相同的。因為輸出信號DOUT和輸出信號DEL-DOUT是相同的，信號微分器514不產生前誤差輸出PRE-ERROR。因此，由於以延遲裝置512之歷時為基礎的一時間容限存在輸 出信號SDLOUT上，CPU的核心可增加工作頻率或減低供電電壓。
前誤差情境604顯示如果第一時鐘響應裝置508之輸出信號DOUT與第二時鐘響應裝置510的輸出信號DEL-DOUT不同，性能監視順序506的響應。因為輸出信號SDLOUT不具有一等於或大於延遲裝置512之延遲的時間容限，輸出信號DEL-DOUT未能在時間T3取樣輸出信號DEL-DOUT，且信號微分器514產生一前誤差輸出PRE-ERROR。因此，CPU的核心可根據輸出信號SDLOUT的受限取樣邊界維持或減低讀取路徑子系統500的性能特性。依據一個實施例，CPU響應於正常情境增強性能特性，且CPU響應於前誤差情境維持性能特性。
暫存器檔案讀取路徑300和500的實施例可使用在一些實施和應用中。舉例而言，行動裝置，包括但不限於智慧型電話、桌上型易網機或膝上型電腦、數位版和其他行動上網裝置(MIDs)在一些實施例中可能使用差分信號方式。暫存器檔案讀取路徑300和500也可使用在唯讀記憶體(ROM)、單次可程式記憶體(PROM)、內容可定址記憶體(CAM)、以及單端大信號用一區域與總體位元線組織感測的其他記憶體中。圖5是一方塊圖，繪示依據各種不同實施例適用於實施揭露的讀取路徑300和500的示範電腦系統700與相關電路，以及其操作方法。
如同所示，電腦系統700可包括一供電設備702、一些處理器或處理器核心704、一其內儲存有處理器可讀取 及處理器可執行指令708的系統記憶體706，及一通信介面710。為了此一應用，包含申請專利範圍，用詞「處理器」與「處理器核心」可視為同義字，除非文中清楚地另有指示。
處理器704可包含、或通信上耦合至暫存器檔案(RF)讀取路徑子系統300，500。處理器704也可包括一時鐘，一資料高速緩衝記憶體DCACHE，一核心，一指令高速緩衝記憶體ICACHE，以及一輸入/輸出介面I/O。依據一個實施例，一或多個資料高速緩衝記憶體DCACHE和指令高速緩衝記憶體ICACHE可應用於暫存器檔案讀取路徑子系統300，暫存器檔案讀取路徑子系統500，或暫存器檔案讀取路徑子系統300與500之一組合。
記憶體706可包含一實體、非暫態的電腦可讀儲存設備(諸如一磁片、硬碟、唯讀光碟(CDROM)、硬體儲存單元，等等)。電腦系統700也可能包含輸入/輸出裝置712。(諸如一鍵盤、顯示螢幕、游標控制，等等)。
圖5的各種不同元件可經由代表一或多個匯流排的系統匯流排714彼此耦合。在多個匯流排的情況下，他們可藉由一或多個匯流排橋接器(未示於圖中)被橋接。資料可經由系統匯流排714通過處理器704。
系統記憶體706可使用來儲存執行一或多個操作系統、韌體模組或者驅動程式、應用程式，等等，本文中集體標示成708之程式設計指令的一工作複本和一永久版本。程式設計指令的永久版本可能在工廠被置入永久儲存 體，或在現場，舉例而言，經由一分配媒體(未示於圖中)，諸如一光碟(CD)，或經由通信介面710(從一分配伺服器(未示於圖中))被置入永久儲存體。
依據各種不同的實施例，系統700的一或多個被描述的元件及/或其他(複數個)元件可能包括一鍵盤、LCD螢幕、不變性記憶體埠、多個天線、圖形處理器、應用處理機、揚聲器，或其他相關聯的行動裝置元件，包括一攝影機。
電腦系統700的各種不同元件的其餘組成是習知的，因此不再更進一步描述。
繪示實施例的以上描述，包括摘要中的記載，並未預期是窮舉式、或受限於揭露的精確形式的。雖然為了說明而在本文中記載某些實施例和實例，但各種不同的修改是可能的。舉例而言，在各種不同實施例中某些元件的配置和連接已在上文中就信號的高/低值、對信號之上升/下降緣的響應、使信號反相的反相器、P-型和N-型電晶體，等等的條件描述。在其他實施例中，基於N-型電晶體是否被用以代替P-型電晶體、某些信號是否被反相、某些狀態上的的改變是否響應於下降緣而非上升緣被觸發，或反之，等等，而提供不同的配置。
這些和其他修改可根據上述的詳細描述為之。下列申請專利範圍中所使用的詞語不應被解釋成受限於說明書中所揭露的特定實施例。
300‧‧‧讀取路徑子系統
302‧‧‧區域位元線級
304‧‧‧總體位元線級
306a，306b‧‧‧位元格
307‧‧‧區域位元線充電等化器
308a，308b‧‧‧區域位元線
309‧‧‧信號選擇器
316‧‧‧位元線電壓感測電路
318‧‧‧輸出端子
310a‧‧‧放電電晶體
312a‧‧‧預充電電晶體
314a‧‧‧區域位元線保持電晶體
320‧‧‧設置優先鎖存器
321‧‧‧總體位元線充電等化器
323‧‧‧信號選擇器
324a，324b‧‧‧總體位元線放電電晶體
325‧‧‧充電等化器開關
326‧‧‧誤差檢測順序
328‧‧‧第一時鐘響應裝置
330‧‧‧第二時鐘響應裝置
331a，331b‧‧‧時鐘信號
332‧‧‧信號微分器
333‧‧‧輸出端子
334‧‧‧第一時鐘響應裝置輸出端子
336‧‧‧第二時鐘響應裝置輸出端子
Bit‧‧‧位元節點
CLK‧‧‧時鐘
DOUTFF、DOUT、DEL-DOUT‧‧‧輸出信號
DEL-LBL-PCH‧‧‧延遲區域位元線預充電信號
ERROR‧‧‧誤差信號
GBL‧‧‧總體位元線
LBL‧‧‧區域位元線
NAOUT‧‧‧控制信號、輸出信號
SDLOUT、DOUTFF、DOUT、DEL-DOUT‧‧‧輸出信號
RWL‧‧‧讀取字線信號

Claims (22)

  1. 一種用於在一記憶格中之誤差檢測的裝置，包含：至少一位元線；以及一組配用以使用一降低的電壓保護帶操作的暫存器檔案電路，該電壓保護帶補償在一存取操作期間被提供在該至少一位元線上的一信號中之一誤差，該暫存器檔案電路係組配用以藉由，如果該誤差響應於該存取操作發生則檢測該誤差，且如果該誤差被檢測出則重複該存取操作，而使用該降低的電壓保護帶操作。
  2. 如申請專利範圍第1項的裝置，其中該電壓保護帶被降低至與該暫存器檔案電路相關的一最小操作電壓的0與5%之間。
  3. 如申請專利範圍第1項的裝置，其中該電壓保護帶被降低至0與1伏特之間。
  4. 如申請專利範圍第1項的裝置，其中該電壓保護帶被降低至0伏特。
  5. 如申請專利範圍第1項的裝置，其中該暫存器檔案電路包括：一邊緣觸發時鐘響應裝置；以及一位準觸發時鐘響應裝置，該暫存器檔案電路被組配用以，如果該邊緣觸發時鐘響應裝置的一輸出不同於該位準觸發時鐘響應裝置的一輸出，則檢測該誤差。
  6. 一種暫存器檔案電路，包含： 一包括多數位元格的區域位元線級，每一該等多數位元格具有組配用以提供一電壓位準的至少一位元線；以及一通信地耦合至該區域位元線級的總體位元線級，該總體位元線級包括：一取樣誤差檢測電路，耦合至該等多數位元格且組配用以檢測一代表該電壓位準的信號及組配用以產生一指示該信號之一錯誤樣本的通知，其中該暫存器檔案電路組配用以使用一降低的電壓保護帶操作，該電壓保護帶補償在一存取操作期間被提供在該至少一位元線上的信號中之一誤差，該暫存器檔案電路係組配用以藉由，如果該誤差響應於該存取操作發生則檢測該誤差，且如果該誤差被檢測出則重複該存取操作，而使用該降低的電壓保護帶操作。
  7. 如申請專利範圍第6項之暫存器檔案電路，其中該總體位元線級進一步包括：一信號轉換器，被耦合在該區域位元線級與該取樣誤差檢測電路之間且組配用以將電壓位準轉換成該信號。
  8. 如申請專利範圍第6項的暫存器檔案電路，其中該取樣誤差檢測電路包括一誤差後取樣誤差檢測電路，組配用以在該信號的該錯誤樣本之後提供該通知。
  9. 如申請專利範圍第6項或第8項的暫存器檔案電路，其中該取樣誤差檢測電路進一步包括： 一邊緣觸發時鐘響應裝置；一位準觸發時鐘響應裝置；以及一信號微分電路，被耦合以接收來自該邊緣觸發時鐘響應裝置的一邊緣觸發輸出及來自該位準觸發時鐘響應裝置的一位準觸發輸出，且被組配用以如果該邊緣觸發輸出不同於該位準觸發輸出則產生該通知。
  10. 如申請專利範圍第6項的暫存器檔案電路，其中該取樣誤差檢測電路包括一誤差前取樣誤差檢測電路，組配用以在該錯誤樣本被檢測出之前產生該信號之該錯誤樣本的該通知。
  11. 如申請專利範圍第6項或第10項的暫存器檔案電路，其中該取樣誤差檢測電路組配用以在該錯誤樣本被檢測出之前產生指示該信號之各自的多個錯誤樣本的多個通知。
  12. 如申請專利範圍第11項的暫存器檔案電路，其中每一該等多個通知對應於在該信號被錯誤取樣之前可經過的一各自的多個時間容限。
  13. 如申請專利範圍第12項的暫存器檔案電路，其中每一該等多個時間容限具有一歷時(duration)與該等多個時間容限的每一其他時間容限不同。
  14. 一種用於在一記憶格中之誤差檢測的系統，包含：一組配用以執行指令的處理器核心；一指令高速緩衝記憶體(cache)，通信地耦合至該處理器核心且組配用以在該處理器核心執行指令之前或 之後接收指令；一資料高速緩衝記憶體，通信地耦合至該處理器核心且組配用以自該處理器核心接收資料；以及一暫存器檔案電路，通信地耦合至該處理器核心，且其包括：一區域位元線級，包括多數位元格，每一該等多數位元格具有組配用以儲存一電壓位準的至少一位元線；以及一總體位元線級，通信地耦合至該區域位元線級且具有：一取樣誤差檢測電路，耦合至該等多數位元格，該取樣誤差檢測電路係組配用以檢測一代表該電壓位準的信號並且組配用以產生一指示該信號的一錯誤樣本的通知，其中該暫存器檔案電路組配用以使用一降低的電壓保護帶操作，該電壓保護帶補償在一存取操作期間被提供在該至少一位元線上的信號中之一誤差，該暫存器檔案電路係組配用以藉由，如果該誤差響應於該存取操作發生則檢測該誤差，且如果該誤差被檢測出則重複該存取操作，而使用該降低的電壓保護帶操作。
  15. 如申請專利範圍第14項的系統，其中該取樣誤差檢測電路包括至少一邊緣觸發時鐘響應裝置以及至少一位準觸發時鐘響應裝置。
  16. 如申請專利範圍第15項的系統，其中該取樣誤差檢測電 路組配用以基於該邊緣觸發時鐘響應裝置之一輸出且基於該位準觸發時鐘響應裝置之一輸出而產生該通知。
  17. 如申請專利範圍第14項的系統，其中該取樣誤差檢測電路包括一第一邊緣觸發時鐘響應裝置，以及耦合至一第二邊緣觸發時鐘響應裝置之一輸入的至少一信號延遲裝置，其中該通知是基於該第一邊緣觸發裝置與該第二邊緣觸發裝置兩者的輸出。
  18. 一種用於在一記憶格中之誤差檢測的方法，包含：在一位元格中減低被使用來在一暫存器檔案電路中之位元格評估期間減少誤差的一供電電壓之一保護帶電壓；當該保護帶電壓被減低時，檢測在該位元格之一評估路徑中的一誤差；以及當該保護帶電壓減低時，校正在該評估路徑中被檢測到的該誤差並重複該位元格的評估。
  19. 如申請專利範圍第18項的方法，其中該減低保護帶電壓之步驟包括減低該保護帶電壓至0伏特。
  20. 如申請專利範圍第18項的方法，其中該校正誤差之步驟包括降低該暫存器檔案電路的工作頻率。
  21. 如申請專利範圍第18項的方法，其中該減低保護帶電壓之步驟包括減低該保護帶電壓至該供電電壓的0%與8%之間。
  22. 如申請專利範圍第18項的方法，其中該檢測誤差之步驟包括延遲在該位元格中之一電壓的再充電。
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