TWI495046B - 記憶體製程及以其製造的記憶體結構 - Google Patents

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Description

記憶體製程及以其製造的記憶體結構
本發明是有關於一種記憶體製程及以其製造的記憶體結構，且特別是有關於一種避免埋入式導線彎曲的記憶體製程，及以所述記憶體製程製造的記憶體結構。
為了增加電晶體通道長度、充分利用基底空間、增加不同層級導線間距離等目的，可在基底中形成埋入式導線。
舉例而言，當動態隨機存取記憶體(DRAM)的集積度增加超過一定程度時，傳統平面式電晶體的通道長會過短而造成短通道效應等，且元件尺寸的縮小亦減少字元線及位元線之間的距離，從而引發寄生電容。藉由將字元線形成為位於基底中的埋入式導線，即可解決以上問題。
埋入式字元線藉由其位在接觸區中的末端部分與導電插塞電性連接。習知形成埋入式字元線的製程為：對一區域中的基底材料進行蝕刻，以形成凹穴(cavity)而定義出接觸區；用旋塗式介電(SOD)膜填充凹穴；進行蝕刻以在陣列區的基底中及填充在接觸區中的SOD膜中形成多個溝渠；執行濕式清洗(wet clean)處理；在各個溝渠中形成閘極氧化膜，接著在溝渠中形成埋入式字元線。
因為埋入式字元線之位於接觸區的部分形成在SOD膜中，且因為由濕式清洗處理所引起之容納埋入式字元線的溝渠的關鍵尺寸(CD)的偏差於SOD膜中較大，故埋 入式導線在接觸區中顯示出較大的線彎曲問題。
因此，本發明提供一種記憶體製程，其能夠解決先前技術的上述問題。
本發明另提供一種記憶體結構，其由上述製程製造。
本發明的記憶體製程如下。提供基底，其中有多個溝渠及位在溝渠中的多個導線，且其上有陣列區，各個導線有一陣列部分位於陣列區中。於基底上定義與陣列區分離的接觸區，其中各導線有一接觸部分位於接觸區中。對在導線的接觸部分之間的基底進行蝕刻至低於導線頂部，以在導線的接觸部分之間形成間隙。接著以絕緣層填充間隙。
在一實施例中，上述記憶體製程更包括於各導線的接觸部分上形成至少一接觸插塞。
在一實施例中，上述記憶體製程更包括在蝕刻基底之後、填充間隙之前，形成覆蓋導線之接觸部分的實質上共形的保護層。上述記憶體製程可更包括：於各導線的接觸部分上，穿過上述保護層而形成至少一接觸插塞。
在一實施例中，上述記憶體製程中的上述絕緣層包括旋塗式介電(SOD)層。以此種絕緣層填充上述間隙之步驟可包括：在基底上塗佈一旋塗式介電材料、將此旋塗式介電材料緻密化，以及藉由化學機械研磨(CMP)移除在上述間隙之外的經緻密化的旋塗式介電材料。
在一實施例中，上述記憶體製程中所提供的基底上有 用以定義上述溝渠的圖案化罩幕層，且在蝕刻上述導線的接觸部分之間的基底之前，先對接觸區中的該圖案化罩幕層進行蝕刻。
在一實施例中，上述記憶體製程中的上述導線為動態隨機存取記憶體(DRAM)的字元線。
在一實施例中，上述記憶體製程中的接觸區的寬度(W)為500 nm到550 nm。
在一實施例中，上述記憶體製程中經蝕刻的基底的頂部比上述導線的頂部低7.5~10 nm。
本發明的記憶體結構包括基底、多個導線及絕緣層。基底中有多個溝渠，且基底上有陣列區及與陣列區分離的接觸區，其中在接觸區中的基底的表面低於接觸區外的基底的表面。各個導線填充在溝渠中，且各個導線有一陣列部分位於陣列區中及一接觸部分位於接觸區中，其中接觸部分突出於接觸區中的基底的表面之上。絕緣層填充於接觸區中之導線的接觸部分的凸出部分之間的間隙中。
在一實施例中，上述記憶體結構更包括位於各導線的接觸部分上的至少一接觸插塞。
在一實施例中，上述記憶體結構更包括覆蓋在導線之接觸部分上的實質共形的保護層。此結構可更包括位於各導線的接觸部分上且穿過上述保護層的至少一接觸插塞。
在一實施例中，上述記憶體結構中的絕緣層包括旋塗式介電層。
在一實施例中，上述記憶體結構中的上述導線為動態 隨機存取記憶體(DRAM)的字元線。
在一實施例中，上述記憶體結構中的接觸區的寬度為500 nm到550 nm。
在一實施例中，於上述記憶體結構中的接觸區中，基底的表面比上述導線的接觸部分的頂部低7.5~10 nm。
在本發明中，因為接觸區是在埋入式導線形成於基底中之後被定義的，且因為與旋塗式介電層相比，於基底材料中由濕式清洗處理所引起之容納埋入式導線的溝渠的CD偏差較小，故可避免埋入式導線彎曲。
此外，因為可在不影響陣列區中的蓋層(cap layer)的情況下單獨蝕刻接觸區中之埋入式導線的蓋層，故可以氮化物層之類的保護層覆蓋埋入式導線。氮化物層可在以絕緣層填充導線之接觸部分的間隙的步驟中移除，以利進行用以形成埋入式導線之接觸窗的接觸孔洞的蝕刻製程。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
以下將基於實施例並參照附圖進一步說明本發明，但其並非用以限制本發明的範圍。
圖1~4以剖面繪示本發明一實施例之記憶體製程。圖1A為圖1繪示之步驟中的結構的上視圖，其中圖1為沿線A-A或線B-B的剖面圖。圖2A為圖2繪示之步驟中的結構的上視圖，其中圖2為沿線A-A的剖面圖。
請參照圖1及1A，提供基底100，其具有陣列區102及非陣列區104，其上有圖案化罩幕層106，且其中有以圖案化罩幕層106定義的多個溝渠110及埋入溝渠110中的多個導線112。基底100可為矽基底。圖案化罩幕層106的材質可為氮化矽(SiN)，且可形成在墊氧化層108形成於基底100上之後。各個導線112可用薄絕緣層114與溝渠110周圍的基底100相隔，此薄絕緣層114的材質可為氧化矽。埋入式導線112可為DRAM的字元線。
各導線112包括一陣列部分112a位於陣列區102中以及一非陣列部分112b位於非陣列區104中，其中非陣列部分112b與陣列部分112a接觸。各導線112的頂面通常比基底100的頂面低約60~65 nm。導線112的材質可為金屬材料，例如TiN或TiN/W。
請參照圖2及2A，在基底100的非陣列區104中定義與陣列區102分離的接觸區118，其中各導線112有一接觸部分112c位於接觸區118中。接觸區118可由其中有暴露出接觸區118之對應開口的圖案化光阻層116所定義。接觸區118的寬度W(或是接觸區118之在埋入式導線112延伸方向上的尺寸)可為500 nm到550 nm。
之後，以圖案化光阻層116為罩幕，對在導線112的接觸部分112c間的基底100進行蝕刻至低於導線112的頂部，以在接觸部分112c間形成多個間隙120(圖2)。經蝕刻的基底100的頂部與導線112的接觸部分112c的頂部之間的高度差H可為7.5 nm到10 nm。此處，基底100的 初始表面位準100a以點線標示。
請參照圖3，形成實質上共形的保護層130(例如SiN層)，其覆蓋在導線112之接觸部分112c的突出部分112d的側壁及頂部上。接著，以絕緣層134填充導線112的接觸部分112c之間的間隙120。絕緣層134可包括旋塗式介電(SOD)層，其可以下列步驟形成：在基底100上塗佈SOD材料，再將所塗佈的SOD材料緻密化，並接著以化學機械研磨(CMP)移除在間隙120之外的緻密化的SOD材料。SOD材料可為聚矽氮烷(polysilazane)。
此外，在移除位於間隙120之外的緻密化的SOD材料之後，可以繼續進行CMP製程來移除位於埋入式導線112之接觸部分112c的突出部分112d的頂部上的保護層130，以利進行隨後的接觸孔洞形成製程。
請參照圖4，在絕緣結構上形成介電層138，其通常具有高於基底100之初始表面高度100a的頂面。之後，在各埋入式導線112的接觸部分112c上方，藉由非等向性蝕刻以在介電層138中形成至少一接觸孔洞140。特別注意的是，因為圖式所示之其他導線112的接觸孔洞無法在同一剖面中被看見，故圖4僅繪示出只在一個埋入式導線112之接觸部分112c上方的一個接觸孔洞140。接著，於形成在介電層138中的各個接觸孔洞140中形成接觸插塞142。
圖4也繪示本發明一實施例之記憶體結構的剖面圖，而此記憶體結構的上視圖可參照圖2A。
請參照圖2A及4，記憶體結構包括基底100、多個導 線112、保護層130、絕緣層134、介電層138，以及多個接觸插塞142。
基底100中有多個溝渠110且上有陣列區102及與陣列區102分離的接觸區118，其中接觸區118中的基底100的表面低於接觸區118外的基底100的表面。各導線112填充在溝渠110中，且具有一陣列部分112a位於陣列區102中及一接觸部分112c位於接觸區118中，其中接觸部分112c突出於接觸區118中之基底100的表面之上。
保護層130以實質共形的方式覆蓋在導線112之接觸部分112c的突出部分112d上。在接觸區118中，絕緣層134填充在導線112之接觸部分112c的突出部分112d之間的間隙120中。介電層138覆蓋上述結構。接觸插塞142配置在介電層138中且穿過保護層130，以與導線112的接觸部分112c接觸，其中依照電性的需求，可在各個接觸部分112c上形成一或多個接觸插塞142。記憶體結構之上述部件的合適材料已於上文中提及，故於此不再贅述。
因為接觸區是在埋入式導線形成於基底中之後被定義的，且因為與旋塗式介電層相比，於基底材料中由濕式清洗處理所引起之容納埋入式導線的溝渠的CD偏差較小，故可避免埋入式導線彎曲。
此外，因為可在不影響陣列區中的蓋層的情況下單獨蝕刻接觸區中之埋入式導線的蓋層，故可以氮化物層之類的保護層覆蓋埋入式導線。氮化物層可在以絕緣層填充導線之接觸部分之間的間隙的步驟中移除，以利進行用以形 成埋入式導線之接觸窗的接觸孔洞的蝕刻製程。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧基底
100a‧‧‧基底的初始表面位準
102‧‧‧陣列區
104‧‧‧非陣列區
106‧‧‧圖案化罩幕層
108‧‧‧墊氧化層
110‧‧‧溝渠
112‧‧‧導線
112a‧‧‧陣列部分
112b‧‧‧非陣列部分
112c‧‧‧接觸部分
112d‧‧‧突出部分
114‧‧‧薄絕緣層
116‧‧‧圖案化光阻層
118‧‧‧接觸區
120‧‧‧間隙
130‧‧‧保護層
134‧‧‧絕緣層
138‧‧‧介電層
140‧‧‧接觸孔洞
142‧‧‧接觸插塞
H‧‧‧高度差
W‧‧‧寬度
圖1~4以剖面繪示本發明一實施例之記憶體製程，其中圖4也繪示本發明一實施例之記憶體結構的剖面圖。
圖1A為圖1繪示之步驟中的結構的上視圖，其中圖1為沿線A-A或線B-B的剖面圖。
圖2A為圖2繪示之步驟中的結構的上視圖，其中圖2為沿線A-A的剖面圖。
100‧‧‧基底
100a‧‧‧基底的初始表面位準
110‧‧‧溝渠
112c‧‧‧接觸部分
112d‧‧‧突出部分
120‧‧‧間隙
130‧‧‧保護層
134‧‧‧絕緣層
138‧‧‧介電層
140‧‧‧接觸孔洞
142‧‧‧接觸插塞

Claims (18)

  1. 一種記憶體製程，包括：提供一基底，其中該基底中有多個溝渠及埋入至該些溝渠中的多個導線，該基底有一陣列區，且各該導線有一陣列部分位於該陣列區中；於該基底上定義與該陣列區分離的一接觸區，其中各該導線有一接觸部分位於該接觸區中；對在該些導線的該些接觸部分之間的該基底進行蝕刻至低於該些導線的頂部，以在該些導線的該些接觸部分之間形成多個間隙；以及以一絕緣層填充該些間隙。
  2. 如申請專利範圍第1項所述之記憶體製程，更包括：於各該導線的該接觸部分上形成至少一接觸插塞。
  3. 如申請專利範圍第1項所述之記憶體製程，更包括：在蝕刻該基底之後、填充該些間隙之前，形成覆蓋該些導線的該些接觸部分的實質上共形的一保護層。
  4. 如申請專利範圍第3項所述之記憶體製程，更包括：於各該導線的該接觸部分上，穿過該保護層而形成至少一接觸插塞。
  5. 如申請專利範圍第1項所述之記憶體製程，其中該絕緣層包括旋塗式介電(SOD)層。
  6. 如申請專利範圍第5項所述之記憶體製程，其中以該絕緣層填充該些間隙之步驟包括：在該基底上塗佈一旋塗式介電材料； 將該旋塗式介電材料緻密化；以及藉由化學機械研磨(CMP)移除在該些間隙之外的經緻密化的該旋塗式介電材料。
  7. 如申請專利範圍第1項所述之記憶體製程，其中所提供的該基底上有用以定義該些溝渠的一圖案化罩幕層，且在蝕刻該些導線的該些接觸部分之間的該基底之前，先對該接觸區中的該圖案化罩幕層進行蝕刻。
  8. 如申請專利範圍第1項所述之記憶體製程，其中該些導線為動態隨機存取記憶體(DRAM)的字元線。
  9. 如申請專利範圍第1項所述之記憶體製程，其中該接觸區的寬度為500nm到550nm。
  10. 如申請專利範圍第1項所述之記憶體製程，其中經蝕刻的該基底的頂部比該些導線的頂部低7.5~10nm。
  11. 一種記憶體結構，包括：一基底，該基底中有多個溝渠，且該基底上有一陣列區及與該陣列區分離的一接觸區，其中在該接觸區中的該基底的表面低於在該接觸區外的該基底的表面；多個導線，各該導線埋入至各該溝渠中，且具有一陣列部分位於該陣列區中及一接觸部分位於該接觸區中，其中該接觸部分突出於該接觸區中的該基底的該表面之上；以及一絕緣層，填充在該接觸區中的該些導線的延伸方向之間的間隙中，且填充在該些接觸部分的突出部分之間的間隙中。
  12. 如申請專利範圍第11項所述之記憶體結構，更包括位於各該導線的該接觸部分上的至少一接觸插塞。
  13. 如申請專利範圍第11項所述之記憶體結構，更包括覆蓋在該些導線的該些接觸部分上的實質上共形的一保護層。
  14. 如申請專利範圍第13項所述之記憶體結構，更包括位於各該導線的該接觸部分上且穿過該保護層的至少一接觸插塞。
  15. 如申請專利範圍第11項所述之記憶體結構，其中該絕緣層包括旋塗式介電層。
  16. 如申請專利範圍第11項所述之記憶體結構，其中該些導線為動態隨機存取記憶體(DRAM)的字元線。
  17. 如申請專利範圍第11項所述之記憶體結構，其中該接觸區的寬度為500nm到550nm。
  18. 如申請專利範圍第11項所述之記憶體結構，其中在該接觸區中，該基底的表面比該些導線的該些接觸部分的頂部低7.5~10nm。
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