CN103633094B - 存储器制造工艺及以其制造的存储器结构 - Google Patents

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Abstract

本发明提供一种存储器制造工艺及以其制造的存储器结构。首先提供基底，基底中有沟渠及埋入沟渠中的导线，且基底上有阵列区，其中各个导线有一阵列部分位于阵列区中。在基底上定义与阵列区分离的接触区，其中各个导线有一接触部分位于接触区中。对在导线的接触部分之间的基底进行蚀刻至低于导线的顶部，以在导线的接触部分之间形成间隙。接着以绝缘层填充间隙。

Description

存储器制造工艺及以其制造的存储器结构
技术领域
本发明是有关于一种存储器制造工艺，且特别是有关于一种避免埋入式导线弯曲的存储器制造工艺及以其制造的存储器结构。
背景技术
为了增加晶体管通道长度、充分利用基底空间、增加不同层级导线间距离等目的，可在基底中形成埋入式导线。
举例而言，当动态随机存取存储器(DRAM)的集成度增加超过一定程度时，传统平面式晶体管的通道长会过短而造成短通道效应等，且元件尺寸的缩小也减少字线及位元线之间的距离，从而引发寄生电容。通过将字线形成为位于基底中的埋入式导线，即可解决以上问题。
埋入式字线通过其位在接触区中的末端部分与导电插塞电性连接。习知形成埋入式字线的工艺为：对一区域中的基底材料进行蚀刻，以形成凹穴(cavity)而定义出接触区；用旋涂式介电(SOD)膜填充凹穴；进行蚀刻以在阵列区的基底中及填充在接触区中的SOD膜中形成多个沟渠；执行湿式清洗(wet clean)处理；在各个沟渠中形成闸极氧化膜，接着在沟渠中形成埋入式字线。
因为埋入式字线的位于接触区的部分形成在SOD膜中，且因为由湿式清洗处理所引起的容纳埋入式字线的沟渠的关键尺寸(CD)的偏差在SOD膜中较大，故埋入式导线在接触区中显示出较大的线弯曲问题。
发明内容
本发明提供一种存储器制造工艺及以其制造的存储器结构。
本发明提供一种存储器制造工艺，其能够解决先前技术的上述问题。
本发明另提供一种存储器结构，其由上述工艺制造。
本发明的存储器制造工艺如下。提供基底，其中有多个沟渠及位在沟渠中的多个导线，且其上有阵列区，各个导线有一阵列部分位于阵列区中。在基底上定义与阵列区分离的接触区，其中各导线有一接触部分位于接触区中。对在导线的接触部分之间的基底进行蚀刻至低于导线顶部，以在导线的接触部分之间形成间隙。接着以绝缘层填充间隙。
在一实施例中，上述存储器制造工艺还包括在各导线的接触部分上形成至少一接触插塞。
在一实施例中，上述存储器制造工艺还包括在蚀刻基底之后、填充间隙之前，形成覆盖导线的接触部分的实质上共形的保护层。上述存储器制造工艺可还包括：在各导线的接触部分上，穿过上述保护层而形成至少一接触插塞。
在一实施例中，上述存储器制造工艺中的上述绝缘层包括旋涂式介电(SOD)层。以此种绝缘层填充上述间隙的步骤可包括：在基底上涂布一旋涂式介电材料，将此旋涂式介电材料致密化，以及通过化学机械研磨(CMP)移除在上述间隙之外的经致密化的旋涂式介电材料。
在一实施例中，上述存储器制造工艺中所提供的基底上有用以定义上述沟渠的图案化罩幕层，且在蚀刻上述导线的接触部分之间的基底之前，先对接触区中的该图案化罩幕层进行蚀刻。
在一实施例中，上述存储器制造工艺中的上述导线为动态随机存取存储器(DRAM)的字线。
在一实施例中，上述存储器制造工艺中的接触区的宽度(W)为500nm到550nm。
在一实施例中，上述存储器制造工艺中经蚀刻的基底的顶部比上述导线的顶部低7.5～10nm。
本发明的存储器结构包括基底、多个导线及绝缘层。基底中有多个沟渠，且基底上有阵列区及与阵列区分离的接触区，其中在接触区中的基底的表面低于接触区外的基底的表面。各个导线填充在沟渠中，且各个导线有一阵列部分位于阵列区中及一接触部分位于接触区中，其中接触部分突出在接触区中的基底的表面之上。绝缘层填充在接触区中的导线的接触部分的凸出部分之间的间隙中。
在一实施例中，上述存储器结构还包括位于各导线的接触部分上的至少一接触插塞。
在一实施例中，上述存储器结构还包括覆盖在导线的接触部分上的实质共形的保护层。此结构可还包括位于各导线的接触部分上且穿过上述保护层的至少一接触插塞。
在一实施例中，上述存储器结构中的绝缘层包括旋涂式介电层。
在一实施例中，上述存储器结构中的上述导线为动态随机存取存储器(DRAM)的字线。
在一实施例中，上述存储器结构中的接触区的宽度为500nm到550nm。
在一实施例中，在上述存储器结构中的接触区中，基底的表面比上述导线的接触部分的顶部低7.5～10nm。
在本发明中，因为接触区是在埋入式导线形成在基底中之后被定义的，且因为与旋涂式介电层相比，在基底材料中由湿式清洗处理所引起的容纳埋入式导线的沟渠的CD偏差较小，故可避免埋入式导线弯曲。
此外，因为可在不影响阵列区中的盖层(cap layer)的情况下单独蚀刻接触区中的埋入式导线的盖层，故可以氮化物层之类的保护层覆盖埋入式导线。氮化物层可在以绝缘层填充导线的接触部分的间隙的步骤中移除，以利进行用以形成埋入式导线的接触窗的接触孔洞的蚀刻工艺。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1A、图2A、图3及图4为本发明一实施例的存储器制造工艺的剖面图，而图1B为图1A的上视图以及图2B为图2A的上视图，其中图1A为沿图1B的线A-A或线B-B的剖面图以及图2A为沿图2B的线A-A的剖面图。附图标记说明：
100：基底；
100a：基底的初始表面基线；
102：阵列区；
104：非阵列区；
106：图案化罩幕层；
108：垫氧化层；
110：沟渠；
112：导线；
112a：阵列部分；
112b：非阵列部分；
112c：接触部分；
112d：突出部分；
114：薄绝缘层；
116：图案化光致抗蚀剂层；
118：接触区；
120：间隙；
130：保护层；
134：绝缘层；
138：介电层；
140：接触孔洞；
142：接触插塞；
H：高度差；
W：宽度。
具体实施方式
以下将基于实施例并参照附图进一步说明本发明，但其并非用以限制本发明的范围。
图1A、图2A、图3及图4为本发明一实施例的存储器制造工艺的剖面图，而图1B为图1A的上视图以及图2B为图2A的上视图，其中图1A为沿图1B的线A-A或线B-B的剖面图以及图2A为沿图2B的线A-A的剖面图。
请参照图1A及1B，提供基底100，其具有阵列区102及非阵列区104，其上有图案化罩幕层106，且其中有以图案化罩幕层106定义的多个沟渠110及埋入沟渠110中的多个导线112。基底100可为硅基底。图案化罩幕层106的材质可为氮化硅(SiN)，且可形成在垫氧化层108形成在基底100上之后。各个导线112可用薄绝缘层114与沟渠110周围的基底100相隔，此薄绝缘层114的材质可为氧化硅。埋入式导线112可为DRAM的字线。
各导线112包括一阵列部分112a位于阵列区102中以及一非阵列部分112b位于非阵列区104中，其中非阵列部分112b与阵列部分112a接触。各导线112的顶面通常比基底100的顶面低约60～65nm。导线112的材质可为金属材料，例如TiN或TiN/W。
请参照图2A及2B，在基底100的非阵列区104中定义与阵列区102分离的接触区118，其中各导线112有一接触部分112c位于接触区118中。接触区118可由其中有暴露出接触区118的对应开口的图案化光致抗蚀剂层116所定义。接触区118的宽度W(或是接触区118的在埋入式导线112延伸方向上的尺寸)可为500nm到550nm。
之后，以图案化光致抗蚀剂层116为罩幕，对在导线112的接触部分112c间的基底100进行蚀刻至低于导线112的顶部，以在接触部分112c间形成多个间隙120(图2A)。经蚀刻的基底100的顶部与导线112的接触部分112c的顶部之间的高度差H可为7.5nm到10nm。此处，基底100的初始表面基线100a以点线标示。
请参照图3，形成实质上共形的保护层130(例如SiN层)，其覆盖在导线112的接触部分112c的突出部分112d的侧壁及顶部上。接着，以绝缘层134填充导线112的接触部分112c之间的间隙120。绝缘层134可包括旋涂式介电(SOD)层，其可以下列步骤形成：在基底100上涂布SOD材料，再将所涂布的SOD材料致密化，并接着以化学机械研磨(CMP)移除在间隙120之外的致密化的SOD材料。SOD材料可为聚硅氮烷(polysilazane)。
此外，在移除位于间隙120之外的致密化的SOD材料之后，可以继续进行CMP工艺来移除位于埋入式导线112的接触部分112c的突出部分112d的顶部上的保护层130，以利进行随后的接触孔洞形成工艺。
请参照图4，在绝缘结构上形成介电层138，其通常具有高于基底100的初始表面基线100a的顶面。之后，在各埋入式导线112的接触部分112c上方，通过非等向性蚀刻以在介电层138中形成至少一接触孔洞140。特别注意的是，因为附图所示的其他导线112的接触孔洞无法在同一剖面中被看见，故图4仅示出只在一个埋入式导线112的接触部分112c上方的一个接触孔洞140。接着，在形成在介电层138中的各个接触孔洞140中形成接触插塞142。
图4也示出本发明一实施例的存储器结构的剖面图，而此存储器结构的上视图可参照图2B。
请参照图2B及4，存储器结构包括基底100、多个导线112、保护层130、绝缘层134、介电层138，以及多个接触插塞142。
基底100中有多个沟渠110且上有阵列区102及与阵列区102分离的接触区118，其中接触区118中的基底100的表面低于接触区118外的基底100的表面。各导线112填充在沟渠110中，且具有一阵列部分112a位于阵列区102中及一接触部分112c位于接触区118中，其中接触部分112c突出在接触区118中的基底100的表面之上。
保护层130以实质共形的方式覆盖在导线112的接触部分112c的突出部分112d上。在接触区118中，绝缘层134填充在导线112的接触部分112c的突出部分112d之间的间隙120中。介电层138覆盖上述结构。接触插塞142配置在介电层138中且穿过保护层130，以与导线112的接触部分112c接触，其中依照电性的需求，可在各个接触部分112c上形成一或多个接触插塞142。存储器结构的上述部件的合适材料已在上文中提及，故在此不再赘述。
因为接触区是在埋入式导线形成在基底中之后被定义的，且因为与旋涂式介电层相比，在基底材料中由湿式清洗处理所引起的容纳埋入式导线的沟渠的CD偏差较小，故可避免埋入式导线弯曲。
此外，因为可在不影响阵列区中的盖层的情况下单独蚀刻接触区中的埋入式导线的盖层，故可以氮化物层之类的保护层覆盖埋入式导线。氮化物层可在以绝缘层填充导线的接触部分之间的间隙的步骤中移除，以利进行用以形成埋入式导线的接触窗的接触孔洞的蚀刻工艺。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (17)

1.一种存储器制造工艺，其特征在于，包括：
提供基底，其中该基底中有多个沟渠及埋入至该些沟渠中的多个导线，该基底有阵列区，且各该导线有阵列部分位于该阵列区中；
在该基底上定义与该阵列区分离的接触区，其中各该导线有接触部分位于该接触区中；
对在该些导线的该些接触部分之间的该基底进行蚀刻至低于该些导线的顶部，以在该些导线的该些接触部分之间形成多个间隙；以及
以绝缘层填充该些间隙。
2.根据权利要求1所述的存储器制造工艺，其特征在于，还包括：在各该导线的该接触部分上形成至少一接触插塞。
3.根据权利要求1所述的存储器制造工艺，其特征在于，还包括：在蚀刻该基底之后、填充该些间隙之前，形成覆盖该些导线的该些接触部分的实质上共形的保护层。
4.根据权利要求3所述的存储器制造工艺，其特征在于，还包括：在各该导线的该接触部分上，穿过该保护层而形成至少一接触插塞。
5.根据权利要求1所述的存储器制造工艺，其特征在于，该绝缘层包括旋涂式介电层。
6.根据权利要求5所述的存储器制造工艺，其特征在于，以该绝缘层填充该些间隙的步骤包括：
在该基底上涂布旋涂式介电材料；
将该旋涂式介电材料致密化；以及
通过化学机械研磨移除在该些间隙之外的经致密化的该旋涂式介电材料。
7.根据权利要求1所述的存储器制造工艺，其特征在于，所提供的该基底上有用以定义该些沟渠的图案化罩幕层，且在蚀刻该些导线的该些接触部分之间的该基底之前，先对该接触区中的该图案化罩幕层进行蚀刻。
8.根据权利要求1所述的存储器制造工艺，其特征在于，该些导线为动态随机存取存储器的字线。
9.根据权利要求1所述的存储器制造工艺，其特征在于，该接触区的宽度为500nm到550nm。
10.根据权利要求1所述的存储器制造工艺，其特征在于，经蚀刻的该基底的顶部比该些导线的该些顶部低7.5～10nm。
11.一种存储器结构，其特征在于，包括：
基底，该基底中有多个沟渠，且该基底上有阵列区及与该阵列区分离的接触区，其中在该接触区中的该基底的表面低于在该接触区外的该基底的表面；
多个导线，各该导线埋入至各该沟渠中，且具有阵列部分位于该阵列区中及接触部分位于该接触区中，其中该接触部分突出在该接触区中的该基底的该表面之上；
保护层，实质上共形地覆盖在该些导线的该些接触部份上；以及
绝缘层，填充在该接触区中的该些导线的该些接触部分的突出部分之间的间隙中。
12.根据权利要求11所述的存储器结构，其特征在于，还包括位于各该导线的该接触部分上的至少一接触插塞。
13.根据权利要求11所述的存储器结构，其特征在于，还包括位于各该导线的该接触部分上且穿过该保护层的至少一接触插塞。
14.根据权利要求11所述的存储器结构，其特征在于，该绝缘层包括旋涂式介电层。
15.根据权利要求11所述的存储器结构，其特征在于，该些导线为动态随机存取存储器的字线。
16.根据权利要求11所述的存储器结构，其特征在于，该接触区的宽度为500nm到550nm。
17.根据权利要求11所述的存储器结构，其特征在于，在该接触区中，该基底的该表面比该些导线的该些接触部分的顶部低7.5～10nm。
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