TWI492366B - 封閉型溝槽式功率半導體元件 - Google Patents

Description

封閉型溝槽式功率半導體元件

本發明係關於一種溝槽式功率半導體元件及其製造方法，特別是關於一種封閉型(closed cell)溝槽式功率半導體元件及其製造方法。

溝槽式功率半導體元件之結構可區分為封閉型(closed cell)與長條型(striped cell)，二者之主要差異在於溝槽式閘極結構的分佈方式。對於長條型溝槽式功率半導體元件而言，溝槽式閘極結構係以長條狀，等距分佈於溝槽式功率半導體元件之本體層內。對於封閉型溝槽式功率半導體元件而言，溝槽式閘極結構則是呈網狀分佈於溝槽式功率半導體元件之本體層內，並於本體層內定義出多個方型區域。相較於長條型溝槽式功率半導體元件，封閉型溝槽式功率半導體元件在晶片的單位面積內，可提供較大的通道寬度(channel width)，而有助於降低功率半導體元件之導通電阻。

第1圖係一典型封閉型溝槽式功率半導體元件之俯視圖。如圖中所示，此封閉型溝槽式功率半導體元件之溝槽式閘極結構係呈網狀分佈於本體層中，並於本體層內定義出多個方型區域10，即單位晶胞。源極區101係位於此方型區域10內，且鄰接於溝槽式閘極結構102。在此方型區域10之中央處並具有一重摻雜區103，供本體層電性連接至源極金屬層。

第1A圖係第1圖之封閉型溝槽式功率半導體元件之單位晶胞10a之實際尺寸的示意圖。圖中標示長度的單位為微米。此封閉型溝槽式功率半導體元件單位面積之通道寬度為：

(0.6*4)/(1*1)=2.4

隨著功率半導體元件之線寬縮減，單位面積之通道寬度的數值可獲得提升。以第1B圖所示之單位晶胞10b的尺寸為例，將此封閉型溝槽式功率半導體元件之線寬縮減為原本的75%，單位面積之通道寬度可提升至：

(0.45*4)/(0.75*0.75)=3.2

雖然透過縮減功率半導體元件之晶胞尺寸有助於提升單位面積之通道寬度以降低導通電阻，但是，隨著晶胞尺寸之縮減，位於方型區域中央處之重摻雜區16,16’與周圍溝槽式閘極結構12,12’的距離也隨之縮減(由第1A圖之t1縮減為第1B圖之t2)。因此，重摻雜區16’內的摻雜物就容易因為後續熱製程擴散至溝槽式閘極結構12’的側邊，擴散後的區域如虛線所示，而改變通道處之摻雜濃度，進而影響原本功率半導體元件所設定之臨界電壓值(threshold voltage)。

有鑑於此，本發明之主要目的是提出一種封閉型溝槽式功率半導體元件，可以維持線寬縮減後對於單位面積之通道寬度的改善，同時避免線寬縮減後對於臨界電壓值可能造成的不利影響。

為達成上述目的，本發明提供一種封閉型溝槽式功率半導體元件，包括一基材、複數個單位晶胞。其中，複數個單位晶胞，陣列排列於基材內。且各單位晶胞包括一本體區與一溝槽式閘極。上述溝槽式閘極，環繞本體區之周圍，且溝槽式閘極之至少一側壁，在朝向本體區之一側具有一凹陷。

依據本發明封閉型溝槽式功率半導體元件之一實施例，其中，該凹陷之寬度小於該溝槽式閘極任兩相對側之距離。

依據本發明封閉型溝槽式功率半導體元件之一實施例，其中，該單位晶胞係呈方型外觀。

依據本發明封閉型溝槽式功率半導體元件之上述實施例，其中，溝槽式閘極在對應於單位晶胞之一短邊之側壁具有凹陷。

依據本發明封閉型溝槽式功率半導體元件之上述實施例，其中，溝槽式閘極在對應於單位晶胞之兩短邊之二側壁均具有凹陷。

依據本發明封閉型溝槽式功率半導體元件之另一實施例，其中，凹陷係呈方型或三角型外觀。

依據本發明封閉型溝槽式功率半導體元件之另一實施例，其中，凹陷係呈H型外觀。

依據本發明封閉型溝槽式功率半導體元件之另一實施例，其中，本體區係呈U形外觀。

依據本發明封閉型溝槽式功率半導體元件之另一實施例，其中，側壁之中央處具有一凸出以定義出二個凹陷於凸出之兩側。

依據上述結構，本發明提供一種封閉型溝槽式功率半導體元件之製造方法。首先，提供一基板，接下來，形成一溝槽式閘極於基板上。其中，溝槽式閘極係呈網狀並於基板上畫分出複數個陣列排列之單位晶胞，且於各單位晶胞之中央分別定義出一本體區。上述單位晶胞內之溝槽式閘極之至少一側壁，在朝向相對應之本體區之一側，具有一凹陷，且凹陷之寬度小於單位晶胞內之溝槽式閘極任兩相對側的距離。接下來，沿著溝槽式閘極，形成一源極摻雜區於本體區內。隨後，形成一第一介電圖案覆蓋溝槽式閘極及其周圍一定距離，以定義一源極接觸窗於本體區上方。然後，形成一第二介電圖案覆蓋源極接觸窗，第二介電圖案係覆蓋凹陷，並具有一開口以裸露本體區。隨後，透過開口形成一重摻雜區於本體區內。最後移除第二介電圖案並且形成一導體層於源極接觸窗內。

關於本發明之優點與精神可以藉由以下的發明詳述及所附圖式得到進一步的瞭解。

第2圖顯示本發明封閉型溝槽式功率半導體元件之一實施例。如圖中所示，此封閉型溝槽式功率半導體元件20包括一基材21與複數個單位晶胞20a，且單位晶胞20a係以陣列方式排列於基材21內。

第2A圖係第2圖之封閉型溝槽式功率半導體元件之單位晶胞20a的示意圖。如圖中所示，此單位晶胞20a包括一本體區24與一溝槽式閘極22，且呈方型外觀。其中，溝槽式閘極22係環繞著本體區24的周圍，並定義出本體區24的形狀。源極摻雜區係鄰接於溝槽式閘極22。本體區24之中央處並具有一重摻雜區26。在本體區24與溝槽式閘極22上方並具有一介電圖案層，其內部定義有一源極接觸窗25以裸露源極摻雜區與重摻雜區。本體區24的周長係對應於封閉型溝槽式功率半導體元件之單位晶胞20a的通道寬度。

溝槽式閘極22在朝向本體區24之一側的側壁，具有凹陷，本實施例以四個方型的凹陷為例，凹陷的位置係對應於單位晶胞20a的短邊，且鄰接於溝槽式閘極22之長邊的內側，以定義出H形的本體區。但本發明並不限制於此，凹陷處的位置，亦可位於溝槽式閘極22的長邊，亦可不對稱的位於溝槽式閘極22的側壁。

溝槽式閘極22的凹陷可用來增加單位晶胞的通道寬度，凹陷長度b係受到製程線寬的限制，且凹陷的長度b越長，可得到單位面積之通道寬度越大，但相對地，本體區24長度c會變短，會有重摻雜區26太接近溝槽式閘極22的問題。以下為本實施例單位晶胞20a的單位面積之通道寬度，以凹陷長度b為0.2微米為例，相較於第1A圖與第1B圖，可提升至(單位：微米)：[(0.2*4+0.3)*2+0.9*2]/(1*1.2)=3.33

第3A至第3C圖係第2圖之封閉型溝槽式功率半導體元件之製造方法，圖中a1、a2、a3係對應於第2A圖中，沿著虛線a1至a2與虛線a2至a3的剖面圖。如第3A圖中所示，先提供一基板100，然後，形成一磊晶層105於基板100上。接下來，形成一本體區150a、150b於基板100上，隨後，形成一溝槽式閘極於基板100上，此溝槽式閘極包括一閘極介電層107與一閘極多晶矽結構110。

請同時參照第2圖與第2A圖，上述的溝槽式閘極呈網狀分布於基板100上，並於基板100上畫分出複數個陣列排列的單位晶胞20a，且於各單位晶胞20a的中央分別定義出本體區24，即對應於第3A圖中的本體區150a與150b。

接下來，形成一源極摻雜區130於該本體區150a、150b內。然後，形成一第一介電圖案120覆蓋該溝槽式閘極及其周圍一定距離，以定義源極接觸窗。此源極接觸窗可區分為一第一部分190a對應於本體區150a上方與與一第二部分190b對 應於本體區150b上方(即源極接觸窗25)，且源極接觸窗之第一部分190a的寬度小於源極接觸窗之第二部分190b的寬度。隨後，形成一第二介電圖案160覆蓋源極接觸窗之第一部分190a、與第二部分190b，在此步驟中，由於源極接觸窗之第一部分190a的寬度小於源極接觸窗之第二部分190b的寬度，形成於源極接觸窗之第一部分190a底部，第二介電圖案160的厚度會大於源極接觸窗之第二部分190b底部的第二介電圖案160。

接下來，如第3B圖中所示，利用非等向性蝕刻的方式，移除部分第二介電圖案，以形成一開口裸露出部份的本體區150b。部分之第二介電圖案160a係位於源極接觸窗之第一部分190a內，部分之第二介電圖案160b係位於於源極接觸窗之第二部分190b內，且位於第一部分190a內的第二介電圖案160a完全覆蓋於本體區150a，以避免後續製程中，重摻雜區形成於本體區150a內。然後，形成一重摻雜區170於本體區150b內。最後，如第3C圖中所示，移除第二介電圖案160a、160b，並形成一導體層180於源極接觸窗之第一部分190a、與第二部分190b內。

請同時參照第3B圖與第2A圖，第二介電圖案160a係覆蓋溝槽式閘極22的側壁凹陷處，並於第二介電圖案的開口26’處裸露本體區24，且透過開口形成重摻雜區26於本體區24內。

上述步驟中，第二介電圖案160a，可用來避免重摻雜區形成於本體區150a內，係溝槽式閘極22的側壁凹陷處，且第二介電圖案160b，可用以定義一適當距離於重摻雜區170與閘極多晶矽結構110間，藉以避免重摻雜物於後續的熱製程中，擴散至溝槽式閘極的側邊，進而影響原本功率半導體元件 所設定之臨界電壓值。

為了達到上述的效果，溝槽式閘極22的側壁凹陷之寬度a，必須要有適當的規範。本實施例之主要特徵係透過第二介電圖案160的製作，避免對應於凹陷處之本體區24內形成重摻雜區。亦即，在形成開口26’以裸露本體區24之步驟前，凹陷之寬度係足以讓第二介電圖案層位於於凹陷上方且位於凹陷內的第二介電圖案係厚於本體區24中央處的第二介電圖案。又，以本實施例而言，此凹陷之寬度a小於溝槽式閘極22之任兩相對側bc、de或fg間的距離。

溝槽式閘極所定義出本體區的形狀，可依設計者的需求而有所變化。如第3圖係封閉型溝槽式功率半導體元件之另一實施例之單位晶胞30的示意圖。圖中所示，此單位晶胞30包括一本體區34與一溝槽式閘極32，且呈方型外觀。其中，溝槽式閘極32的側壁中央處具有一凸出，以定義出二個方型的凹陷於該凸出之兩側。

本體區34可分為兩區域，分別為對應溝槽式閘極32凹陷處的凸出區，與另一方型區，且呈現U形外觀。一重摻雜區36，則位於方型區的中央處，可避免後續製程中，重摻雜區36擴散至溝槽式閘極32的內側壁。但本發明不限於此，重摻雜區36的位置只要與溝槽式閘極32的內側壁保持一適當距離，以防止其於後續製程擴張至位於溝槽式閘極32側邊的通道。

第4圖係封閉型溝槽式功率半導體元件之另一實施例之單位晶胞40的示意圖。圖中所示，此單位晶胞40包括一本體區44與一溝槽式閘極42。其中，溝槽式閘極42具有四個三角型的凹陷，位於溝槽式閘極42的四個角落，且凹陷的寬度 4a小於溝槽式閘極42兩內對側4b、4c或兩內對側4d、4e之間的距離。

在本實施例中，單位晶胞40的外觀，係對應於凹陷處而往外延伸，如此單位晶胞能在基板上，獲得較佳的空間利用，以提升半導體元件的密度。如第4A圖係對應於第4圖之封閉型溝槽式功率半導體元件。每一排的單位晶胞係以交錯的方式排列，如單位晶胞40a向下凸出的一角，與單位晶胞40b向上凸出的一角，呈現交錯方式排列。

第5圖係封閉型溝槽式功率半導體元件之另一實施例之單位晶胞50的示意圖。圖中所示，此單位晶胞50包括一本體區54與一溝槽式閘極52。溝槽式閘極52的形狀，係為一六邊型。在此六邊型的溝槽式閘極的四個鈍角處分別具有一個三角型的凹陷。凹陷的寬度5a係小於溝槽式閘極42兩內對側5b、5c之間的距離。根據本實施例的設計，單位晶胞50的單位面積之通道寬度，可提升至(單位：微米)：[(0.5*2+0.1*2+0.3)*2]/[(1.4+0.4)*0.5]=3.33

第5A圖係對應於第5圖之封閉型溝槽式功率半導體元件。本實施例中的單位晶胞50，係依據本體區的形狀呈六邊型，且以蜂巢狀陣列於基板上。

如前述，本發明係透過溝槽式閘極之側壁的凹陷，來增加單位晶胞的通道寬度，再對於凹陷的寬度加以限制，讓封閉型溝槽式功率半導體元件的製程步驟中，形成於凹陷處的第二介電圖案厚度大於本體區(對應於重摻雜區的位置)，使非等向性蝕刻的步驟後，第二介電圖案的開口，僅位於本體區中對應於重摻雜區處，此開口位置的設計，能避免擴散後的重摻雜區，過於接近通道處，進而改變通道處之摻雜濃度。

惟以上所述者，僅為本發明之較佳實施例而已，當不能以此限定本發明實施之範圍，即大凡依本發明申請專利範圍及發明說明內容所作之簡單的等效變化與修飾，皆仍屬本發明專利涵蓋之範圍內。另外本發明的任一實施例或申請專利範圍不須達成本發明所揭露之全部目的或優點或特點。此外，摘要部分和標題僅是用來輔助專利文件搜尋之用，並非用來限制本發明之權利範圍。

10‧‧‧方型區域

101‧‧‧源極區

102‧‧‧溝槽式閘極結構

103、16、16’‧‧‧重摻雜區

12、12’、32、42、52‧‧‧溝槽式閘極結構

20‧‧‧溝槽式功率半導體元件

21‧‧‧基材

10a、10b、20a‧‧‧單位晶胞

22‧‧‧溝槽式閘極

24、44、54、150a、150b‧‧‧本體區

25‧‧‧源極接觸窗

26、36、170‧‧‧重摻雜區

100‧‧‧基板

105‧‧‧磊晶層

107‧‧‧閘極介電層

110‧‧‧閘極多晶矽結構

120‧‧‧第一介電圖案

130‧‧‧源極摻雜區

160、160a、160b‧‧‧第二介電圖案

180‧‧‧導體層

190a‧‧‧源極接觸窗之第一部分

190b‧‧‧源極接觸窗之第二部分

40、50、40a、40b‧‧‧單位晶胞

第1圖係一典型封閉型溝槽式功率半導體元件之俯視圖。

第1A圖係第1圖之封閉型溝槽式功率半導體元件之單位晶胞之實際尺寸的示意圖。

第1B圖係第1A圖所示之封閉型溝槽式功率半導體元件之單位晶胞縮小後之實際尺寸的示意圖。

第2圖顯示本發明封閉型溝槽式功率半導體元件之一實施例。

第2A圖係第2圖之封閉型溝槽式功率半導體元件之單位晶胞20a的示意圖。

第3A至第3C圖係第2圖之封閉型溝槽式功率半導體元件之製造方法。

第3圖係封閉型溝槽式功率半導體元件之另一實施例之單位晶胞30的示意圖。

第4圖係封閉型溝槽式功率半導體元件之另一實施例之單位晶胞40的示意圖。

第4A圖係對應於第4圖之封閉型溝槽式功率半導體元件。

第5圖係封閉型溝槽式功率半導體元件之另一實施例之單位晶胞50的示意圖。

第5A圖係對應於第5圖之封閉型溝槽式功率半導體元件。

20a．．．單位晶胞

22．．．溝槽式閘極

24．．．本體區

25．．．源極接觸窗

26．．．重摻雜區

Claims (12)

1. 一種封閉型溝槽式功率半導體元件，包括：一基材；複數個單位晶胞，陣列排列於該基材內，各該單位晶胞包括：一本體區；一溝槽式閘極，環繞該本體區之周圍；其中，該溝槽式閘極之至少一側壁在朝向該本體區之一側具有一凸出，該凸出朝向該本體區延伸以定義出一凹陷，且該凸出的延伸方向與該基材的厚度方向彼此垂直。
2. 如申請專利範圍第1項之封閉型溝槽式功率半導體元件，其中，該凹陷之寬度小於該溝槽式閘極任兩相對側之距離。
3. 如申請專利範圍第1項之封閉型溝槽式功率半導體元件，其中，該單位晶胞係呈方型外觀。
4. 如申請專利範圍第3項之封閉型溝槽式功率半導體元件，其中，該溝槽式閘極在對應於該單位晶胞之一短邊之該側壁具有該凹陷。
5. 如申請專利範圍第4項之封閉型溝槽式功率半導體元件，其中，該溝槽式閘極在對應於該單位晶胞之兩短邊之該二側壁均具有該凹陷。
6. 如申請專利範圍第1項之封閉型溝槽式功率半導體元件，其中，該凹陷係呈方型或三角型外觀。
7. 一種封閉型溝槽式功率半導體元件之製造方法，包括：提供一基板；形成一溝槽式閘極於該基板上，該溝槽式閘極係呈網狀並於該 基板上畫分出複數個陣列排列之單位晶胞，並於各該單位晶胞之中央分別定義出一本體區，該單位晶胞內之該溝槽式閘極之至少一側壁在朝向該相對應之本體區之一側具有一凹陷；沿著該溝槽式閘極，形成一源極摻雜區於該本體區內；形成一第一介電圖案覆蓋該溝槽式閘極及其周圍一定距離，以定義一源極接觸窗於該本體區上方；形成一第二介電圖案覆蓋該源極接觸窗，該第二介電圖案係覆蓋該凹陷，並具有一開口以裸露該本體區；透過該開口形成一重摻雜區於該本體區內；移除該第二介電圖案；以及形成一導體層於該源極接觸窗內。
8. 如申請專利範圍第7項之封閉型溝槽式功率半導體元件之製造方法，其中，該凹陷之寬度小於該溝槽式閘極任兩相對側之距離。
9. 如申請專利範圍第7項之封閉型溝槽式功率半導體元件之製造方法，其中，該單位晶胞係呈方型外觀，且該溝槽式閘極在對應於該單位晶胞之一短邊之該側壁具有該凹陷。
10. 如申請專利範圍第9項之封閉型溝槽式功率半導體元件之製造方法，其中，該溝槽式閘極在對應於該單位晶胞之兩短邊之該二側壁均具有該凹陷。
11. 如申請專利範圍第7項之封閉型溝槽式功率半導體元件之製造方法，其中，該凹陷係呈方型或三角型外觀。
12. 如申請專利範圍第7項之封閉型溝槽式功率半導體元件之製造方法，其中，形成該第二介電圖案之步驟包括：全面沉積一介電層覆蓋該源極接觸窗與該第一介電圖案，該介 電層於該凹陷處之厚度大於該介電層於該本體區之中央處之厚度；以及以等向性蝕刻技術蝕刻該介電層，以形成一開口於該本體區之中央處。