TWI488245B - 檢測光阻圖案的方法 - Google Patents

Description

檢測光阻圖案的方法

本發明係關於一種檢測光阻圖案的方法。特定言之，本發明係關於一種透過測量PN型接合面之電流以檢測光阻圖案的方法。

在一般半導體的標準製程中，常會使用離子摻入程序來調整材料的電性、定義某些特定的區域或是建立所需要的元件。操作離子植入的程序通常先使用遮罩，如圖案化的光阻，來暴露出要受摻質摻雜的區域，並使用光阻本身來保護不需要受到摻質影響的區域。隨後，選擇適當之摻質種類與調整適當之能量，並配合適當的高溫活化，即可在圖案化光阻所暴露出的區域中建立起所需濃度與深度的摻雜區域。

通常圖案化光阻時會使用曝光與顯影的技術，將光罩上的預定圖案轉移至光阻上。在元件的臨界尺寸競趨縮小的潮流下，光阻圖案與基材上固有圖案間因為對準誤差所導致的偏移(off set)越顯嚴重，可能使得後續的摻質不完全或是不正確的形成在預計的區域上。再者，圖案化光阻在曝光與顯影的過程中也有可能因為各式各樣的原因，例如曝光不完全或是顯影不完全，造成要受摻質摻雜的暴露區域太大、太小、封閉或失真。無論是以上哪一種狀況，此等瑕疵都會影響最終半導體元件的使用與操作。

目前已知有兩種現行的方法來檢測標準邏輯製程中摻雜層光阻的最小區域與封閉區域。第一種稱為黃光模擬軟體(DOF simulation tool)的預測。此等方法係使用黃光模擬軟體來預測標準邏輯製程中摻雜層光阻的最小區域(min. area)與封閉區域(enclosure area)。由於黃光模擬軟體並不是依據實際摻雜後的數據來預測摻雜層光阻的最小區域與封閉區域，由以往的實務經驗發現，此等黃光模擬軟體的預測結果往往太過理想化，而不能充分反應實際上摻雜層光阻的真實區域性質。

另一種方法稱為連線資料檢測(in line data check)。此等方法係工作人員配合儀器使用肉眼來檢核光阻底部的毛邊或細屑(bottom scum)或是頂端的鈍化(top rounding)。然而使用肉眼來檢核光阻層的外觀既困難又失之偏頗。此外，此等方法係外觀性地(physically)檢查光阻的形狀，也不能實際反映出摻雜層光阻的真實區域性質。

所以仍然需要一種新穎的方法來檢測光阻的圖案，以確實獲知標準邏輯製程中摻雜層光阻的最小區域與封閉區域的第一手訊息。此等方法不會有過於理想化的問題，而能夠確實地反映摻雜層光阻的最小區域與封閉區域的真實狀況。

有鑑於以上當前技術的盲點，本發明於是提出一種新穎的方法來檢測光阻圖案。使用本發明的方法可以確實獲知標準邏輯製程中摻雜層光阻的最小區域與封閉區域的第一手訊息，而沒有過於理想化的問題，或是檢測結果僅止於表面而已。

本發明於是提出一種檢測光阻圖案的方法。本發明方法包含以下步驟。首先，提供一基材，基材至少包含一第一摻雜區。其次，形成覆蓋基材之一光阻。接下來，圖案化光阻以定義一光阻圖案。然後，利用光阻圖案對基材進行一摻雜步驟，其中第一摻雜區存在一PN型接合面(PN junction)。再來，測量PN型接合面之電流，用以檢測光阻圖案。

在本發明一方面，光阻圖案會暴露第一摻雜區。因此摻雜步驟形成一第二摻雜區，而且第一摻雜區與第二摻雜區一起形成此PN型接合面。

在本發明另一方面，如光阻圖案覆蓋第一摻雜區，基材則包含一原始摻雜區，使得第一摻雜區與原始摻雜區一起形成此PN型接合面。

在本發明又一方面，本發明方法還可以改變光阻圖案之尺寸後，再測量不同光阻圖案尺寸之PN型接合面之電流以建立一數據庫(database)。之後，若有一樣本，其具有一圖案化光阻所界定之一未知PN型接合面，就可以測量此等未知PN型接合面之電流而與數據庫進行比對，以掌握未知PN型接合面的實際行為，例如未知的摻雜層光阻的最小區域與封閉區域。

由於本發明方法係測量光阻圖案所定義之PN型接合面之電流作為指標，而PN型接合面之電流又與光阻圖案暴露出區域的離子摻入的程序直接相關，所以使用本發明的方法可以確實獲知標準邏輯製程中摻雜層光阻的最小區域與封閉區域的第一手訊息，既沒有過於理想化的問題，亦沒有檢測結果僅止於表面的流弊。

本發明係關於一種透過測量PN型接合面之電流作為指標，以檢測光阻圖案開口區域之正確性的方法。第1-6A圖例示本發明檢測光阻圖案方法的一較佳實施方式示意圖。首先，請參考第1圖，提供一基材101。基材101包含一第一摻雜區111。第一摻雜區111可以為一N型摻雜區或是一P型摻雜區。基材101可為一測試片或一產品晶圓，而第一摻雜區111即位於其上之一測試鍵(test key)中。視情況需要，第一摻雜區111可以為一被包圍之摻雜區，例如被一淺溝渠隔離102所包圍。

其次，請參考第2圖，形成一光阻120以覆蓋基材101。然後，請參考第3圖，將光阻120圖案化，例如，使用習知之曝光結合顯影步驟，在光阻120中定義一光阻圖案121。

在上述曝光或是顯影步驟後，因為製程能力的問題，可能會在光阻120的底部留下毛邊或細屑122或是造成頂端的鈍化123，如第3A圖所示，導致光阻圖案121的形狀不如預期，而在後續離子植入的步驟中影響了摻質的分佈。此等瑕疵可能不易察覺。更有甚者，失敗的光阻圖案121形成封閉區域，如第3B圖所示。

在本發明一第一較佳實施態樣中，光阻圖案121會曝露第一摻雜區111，如第3圖所示。例如，光阻圖案121本來應該會完全曝露第一摻雜區111。接下來，請參考第4圖，利用光阻圖案121作為遮罩，對基材101進行一摻雜步驟。因此，前述摻雜步驟會形成一第二摻雜區112。本發明係使用與第一摻雜區111不同電性之摻質，以形成第二摻雜區112，所以第二摻雜區112可以為P型摻雜區或是N型摻雜區。此時，第一摻雜區111與第二摻雜區112應該會一起形成此PN型接合面113。

當第一摻雜區111位於一測試鍵中時，PN型接合面113即位於測試鍵中。另外，當第一摻雜區111被淺溝渠隔離102包圍時，PN型接合面113亦被淺溝渠隔離102所包圍。之後，測量PN型接合面113之電流大小作為指標，就可以檢測光阻圖案之實際狀況。

例如，在理想的情況下，光阻圖案121會完全曝露第一摻雜區111，因此前述摻雜步驟會形成一個完全覆蓋第一摻雜區111的第二摻雜區112，如第4圖所示。完全覆蓋第一摻雜區111的第二摻雜區112會一起形成一個良好的PN型接合面113。如果測量一個形成良好的PN型接合面113之電流，會得到一個極小的漏電流。換言之，如果量到一個夠低的漏電流時，就代表待測的光阻圖案良好。

然而在實務操作時，由於光阻120的底部可能會留下毛邊或細屑122或是成頂端的鈍化123，甚至於失敗的光阻圖案121形成封閉區域，光阻圖案121不一定會完全曝露第一摻雜區111。因此前述的摻雜步驟會形成一個僅僅部分覆蓋第一摻雜區111的第二摻雜區112，如第4A圖所示，不能完全覆蓋第一摻雜區111的第二摻雜區112而會形成一個有缺陷的PN型接合面113，甚至是如第3B圖所示，形成封閉區域的光阻圖案121，則可能完全不能形成第二摻雜區112，進而完全不形成PN型接合面113。如果測量一個有缺陷的PN型接合面113之電流(經由後續形成之接觸插塞)，可能會得到一個過高的漏電流，或是完全沒有電流的斷路。換言之，如果量到一個過高的漏電流，或是完全沒有電流的斷路時，就代表待測的光阻圖案有缺陷。

根據以上的說明，本發明技藝人士可以了解，經由測量摻雜步驟後PN型接合面113之電流作為指標，可以推知實際形成之光阻圖案的開口區域的品質。第10圖例示測量多組不同尺寸的光阻圖案縫隙(split)，所得之漏電流值。觀察第10圖可以得知，當漏電流夠低時形成一個最小值區域，通常是在光阻圖案縫隙較大之尺度，因為縫隙較大的光阻圖案比較容易進行正確的曝光結合顯影，當然較為容易得到品質良好的光阻圖案。

在本發明一第二較佳實施態樣中，一封閉區域之光阻圖案121覆蓋第一摻雜區111，如第5圖所示。此時，基材101中會預先包含一原始摻雜區110。原始摻雜區110與第一摻雜區111分別使用不同之摻質，於是第一摻雜區111與原始摻雜區110一起形成PN型接合面113。當第一摻雜區111位於一測試鍵中時，PN型接合面113即位於測試鍵中。另外，當第一摻雜區111被淺溝渠隔離102包圍時，PN型接合面113亦被淺溝渠隔離102所包圍。測量PN型接合面113之電流作為指標，就可以了解光阻圖案121之實際狀況。

在理想的情況下，光阻圖案121應該會完全覆蓋第一摻雜區111。因此，在光阻圖案121全面性的遮蔽下，前述摻雜步驟不會影響第一摻雜區111，換句話說，前述摻雜步驟也不會影響PN型接合面113，如第6圖所示。於是，前述摻雜步驟不會破壞第一摻雜區111，換句話說，PN型接合面113會保持完整。如果測量一個完整的PN型接合面113之電流，會得到一個極小的漏電流。換言之，如果量到一個夠低的漏電流時，就代表待測的光阻圖案良好。

然而在實務操作時，由於光阻圖案121的對準誤差(off set)、底部可能會留下毛邊或細屑122或是成頂端的鈍化123，光阻圖案121不一定會完全覆蓋第一摻雜區111，因此前述的摻雜步驟會破壞第一摻雜區111，也就是，會破壞PN型接合面113，如第6A圖所示。如果測量一個被破壞的PN型接合面113之電流，會得到一個過高的漏電流。換言之，如果量到一個過高的漏電流時，就代表待測區域的光阻圖案有缺陷。

根據以上的說明，本發明技藝人士可以了解，經由測量摻雜步驟後PN型接合面113之電流，可以推知光阻圖案121的品質，無論此等光阻圖案121暴露第一摻雜區111或是覆蓋第一摻雜區111均一體適用。第11圖例示測量多組不同尺寸的光阻圖案，所得之漏電流值。觀察第11圖可以得知，當漏電流夠低時形成一個最小值區域，通常是在光阻圖案尺度較大之時，因為尺度較大的光阻圖案比較容易正確覆蓋第一摻雜區111或是進行正確的曝光結合顯影，所以較為容易得到品質良好的光阻圖案。進而可檢測開口區域或封閉區域之光阻圖案之正確性的方法。

第10圖與第11圖中例示測量多組不同尺寸的光阻圖案，所得之漏電流值。換言之，無論是光阻圖案121暴露第一摻雜區111或是覆蓋第一摻雜區111之實施方式，如果改變光阻圖案121之尺寸後再測量多組不同PN型接合面113之電流，就可以建立一組代表光阻圖案輪廓的數據庫。

在手邊有了代表光阻圖案輪廓的數據庫以後，就可以用來推測一個未知光阻圖案的輪廓與品質。例如，提供一個樣本，樣本中具有一圖案化光阻所界定之特徵(feature)。此等特徵可以是，例如一未知之PN型接合面。

接下來，測量此未知PN型接合面之電流就可以得到一測量值。將此測量值與前述數據庫進行比對。比對的結果就可以幫助推測此未知光阻圖案的輪廓與品質。例如，一方面，如果量到的是一個夠低的漏電流時，就代表未知的光阻圖案輪廓與品質良好。另一方面，如果量到一個偏離最小值過多或是完全沒有漏電流時，就代表待測的光阻圖案有缺陷。進而可建立開口區域或封閉區域之光阻圖案之極限尺寸的方法。

本發明的光阻圖案可能有多種不同的佈局方式。第7-8圖例示本發明光阻圖案位於測試鍵上多種不同佈局方式的示意圖。如第7圖所示，位於測試鍵上的光阻圖案為疏圖形(ISO pattern)。在疏圖形中，光阻圖案彼此間相當分散，而實質上彼此間存在相當的距離。又，如第8圖所示，位於測試鍵上的光阻圖案為密圖形(dense pattern)。在密圖形中，光阻圖案彼此間相當靠近，而實質上彼此間的距離相當短。進而又可建立在疏圖形或密圖形的狀況下，實際開口區域或封閉區域之光阻圖案正確性的方法。

本發明的光阻圖案可能形成多種不同的幾何圖形。第9圖例示本發明光阻圖案多種不同幾何圖形的示意圖。如第9圖所示，在一第一實施例中，本發明的光阻圖案可能為矩形，例如正方形或是長方形。或是，在一第二實施例中，本發明的光阻圖案可能為八角形，例如正八角形。又，在一第三實施例中，本發明的光阻圖案可能為圓形。本發明的光阻圖案亦可能為以上數種幾何圖形之組合。

本發明利用量測PN型接合面電性以用來檢測光阻圖案的方法更可以適用於多種場合，例如原始摻雜區、第一摻雜區與第二摻雜區可為橫向之PN型接合面或是構成雙載子接面電晶體(BJT)等之具有PN型接合面之元件的任一部份。此外，本發明用來檢測光阻圖案的方法，可以應用於多種摻雜步驟中，例如P型井、N型井、輕摻雜汲極(LDD)、環型佈植(Pocket Implant)、高壓型(HV)、中壓型(MV)、低壓型(LV)、P型多晶矽、N型多晶矽、記憶體區之編碼或位元線、接觸式影像感測器(Contact Image Sensor,CIS)、PIN二極體(p-intrinsic-n Diode)...等等，只要有摻雜區者皆適用。

本發明用來檢測光阻圖案的方法，使用反型摻質來測試PN型接合面的完整度。經由測量PN型接合面之電流大小就可以實際反映出光阻圖案的輪廓與品質。由於本發明方法係測量光阻圖案所定義之PN型接合面之電流作為指標，而PN型接合面之電流又與光阻圖案暴露出區域的離子摻入的程序直接相關，所以使用本發明的方法可以確實獲知標準邏輯製程中摻雜層光阻的最小區域與封閉區域的第一手訊息，既沒有過於理想化的問題，亦沒有檢測結果僅止於表面的流弊。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

101．．．基材

102．．．淺溝渠隔離

110．．．原始摻雜區

111．．．第一摻雜區

112．．．第二摻雜區

113．．．PN型接合面

120．．．光阻

121．．．光阻圖案

122．．．毛邊或細屑

123．．．鈍化

第1-6A圖例示本發明檢測光阻圖案方法的一較佳實施方式示意圖。

第7-8圖例示本發明光阻圖案位於測試鍵上多種不同佈局方式的示意圖。

第9圖例示本發明光阻圖案多種不同幾何圖形的示意圖。

第10圖與第11圖中例示測量多組不同尺寸的光阻圖案，所得之漏電流值。

Claims (16)

1. 一種檢測光阻圖案的方法，包含：提供一基材，該基材包含一第一摻雜區；形成一光阻以覆蓋該基材；圖案化該光阻以定義一光阻圖案；利用該光阻圖案對該基材進行一摻雜步驟，其中該第一摻雜區存在一PN型接合面(PN junction)；以及測量該PN型接合面之電流以檢測該光阻圖案。
2. 如請求項1的方法，其中該PN型接合面位於一測試鍵(test key)中。
3. 如請求項1的方法，其中該PN型接合面被一淺溝渠隔離所包圍。
4. 如請求項1的方法，其中該光阻圖案暴露該第一摻雜區。
5. 如請求項4的方法，其中該摻雜步驟形成一第二摻雜區，且該第一摻雜區與該第二摻雜區一起形成該PN型接合面。
6. 如請求項1的方法，其中該光阻圖案覆蓋該第一摻雜區。
7. 如請求項6的方法，其中該基材更包含一原始摻雜區，且該第一摻雜區與該原始摻雜區一起形成該PN型接合面。
8. 如請求項1的方法，其中圖案化該光阻包含形成不同尺寸之一圖案化光阻。
9. 如請求項1的方法，更包含：改變該光阻圖案之尺寸；以及重複測量該PN型接合面之電流以建立一數據庫(database)。
10. 如請求項9的方法，更包含：提供一樣本，其具有一圖案化光阻所界定之一未知PN型接合面；測量該未知PN型接合面之電流而得到一測量值；以及將該測量值與該數據庫進行比對。
11. 如請求項1的方法，其中該光阻圖案形成一疏圖形(ISO pattern)。
12. 如請求項1的方法，其中該光阻圖案形成一密圖形(dense pattern)。
13. 如請求項1的方法，其中該光阻圖案為矩形。
14. 如請求項1的方法，其中該光阻圖案為八角形。
15. 如請求項1的方法，其中該光阻圖案為圓形。
16. 如請求項5的方法，其中該第一摻雜區與該第二摻雜區形成一雙載子接面電晶體(BJT)。