TWI479804B - 振盪電路、無線通信裝置及半導體積體電路 - Google Patents

Description

振盪電路、無線通信裝置及半導體積體電路

本發明主張日本申請案JP2010-271543(申請日：2010/12/06)之優先權，內容亦參照其全部內容。

本發明關於振盪電路、無線通信裝置及半導體積體電路。

為使同步電路正常動作而必要產生頻率穩定之時脈信號。使用石英振盪器之振盪電路時雖可產生頻率穩定之時脈信號，但是無法產生極高頻率之時脈信號。另外，半導體積體電路之振盪電路之情況下，雖可產生高頻之時脈信號，但是時脈信號之頻率會因為各元件之製造誤差或溫度特性而容易變為不穩定。

本發明之實施形態在於提供，可以產生穩定之時脈信號的振盪電路以及使用該振盪電路的無線通信裝置及半導體積體電路。

依據一實施形態，振盪電路，係具備：第1比較電路，用於比較第1電壓與第1臨限值電壓，而產生第1比較結果；第2比較電路，用於比較第2電壓與第2臨限值電壓，而產生第2比較結果；第1電壓控制電路，其同步於上述第1比較結果之變化時序而使上述第1電壓僅減少第1電壓值，之後，同步於上述第2比較結果之變化時序而上升上述第1電壓；第2電壓控制電路，其同步於上述第2比較結果之變化時序而使上述第2電壓僅減少第2電壓值，之後，同步於上述第1比較結果之變化時序而上升上述第2電壓；及時脈產生電路，其同步於上述第1及第2比較結果之其中至少一方之變化時序，而產生相位變化之時脈信號。

以下參照圖面具體說明振盪電路之實施形態。

(第1實施形態)

圖1表示第1實施形態之振盪電路之電路圖。圖1之振盪電路，係具備：電壓控制電路1、2，比較電路3、4，SR閂鎖器(時脈產生電路)5。

電壓控制電路1，係具有：電流源I1，開關SW11～SW51，電容器C11、C12，運算放大器(差動放大器)A1，及電壓源VS11、VS21。電流源I1，開關SW1，電容器C11、C21，開關SW21及電壓源VS11，係被串聯連接於電源端子與接地端子之間。開關SW31係並聯連接於開關S21及電壓源VS11。運算放大器A1之正輸入端子被連接於電容器C11、C21之連接節點(以下稱節點N1)，負輸入端子被連接於電壓源VS21。運算放大器A1之輸出端子，係介由開關SW41被連接於開關SW11與電容器C11之連接節點。開關SW51係被連接於運算放大器A1之正輸入端子與負輸入端子之間。由開關SW11與電容器C11之連接節點將電壓控制電路1之輸出信號X1予以輸出。

電流源I1，例如為閘極被施加有特定偏壓之pMOS電晶體(p-type Metal Oxide Semiconductor Field Effect Transistor)。又，各開關為例如CMOS開關。本說明書中，圖面上之反轉符號係於符號之前附加「/」予以表示。各開關之附近附加「Q」者表示信號Q為H(高)時被設為ON(導通)，L(低)時被設為OFF(非導通)，附加「/Q」者表示信號/Q為H時被設為ON，L時被設為OFF之意義。

比較電路3係比較信號X1之電壓(第1電壓)與電壓源VS3產生之臨限值電壓(第1臨限值電壓)V1，前者大時以H，後者大時以L作為信號(第1比較結果)Y1分別予以輸出。

電壓控制電路2及比較電路4，係分別和電壓控制電路1及比較電路3同樣。亦即，比較電路4係比較電壓控制電路2之輸出信號X2之電壓(第2電壓)與臨限值電壓(第2臨限值電壓)V1，而作為信號(第2比較結果)Y2予以輸出。

電流源I1、I2均為產生定電流I，電容器C11、C21之容量均為C1，電容器C21、C22之容量均為C2。另外，電壓源VS11、VS12均為產生定電壓V2，電壓源V21、V22均為產生定電壓V0。定電壓V0只要為可使運算放大器A1、A2動作之適當之電壓即可，並未特別限定，例如設為電源電壓之1/2。

SR閂鎖器5，係同步於信號Y1、Y2之變化時序，而將輸出端子Q、/Q所輸出之信號Q、/Q予以輸出。具體言之為，同步於輸入至輸入端子S之信號Y1之上升，而設定信號Q為H(高)，同步於輸入至輸入端子R之信號Y2之下降，而設定信號Q成為L(低)。另外，信號/Q為信號Q之反轉信號。例如信號Q可作為時脈信號使用。

圖2表示圖1之振盪電路之各信號之電壓波形圖。首先，假設信號Q為H，信號/Q為L。圖3表示針對該情況下之振盪電路，省略電壓控制電路1、2內之開關而予以描繪之電路圖。藉由電壓控制電路2內之電流源I2對電容器C12進行充電，使信號X2之電壓漸漸上升。其之斜率為I/C1。

於時刻t0當信號X2之電壓到達臨限值電壓V1時，在經過延遲時間Δt1後之時刻t1，比較電路4會將信號Y2設為H。另外，在經過延遲時間Δt2後之時刻t2，SR閂鎖器5會將信號Q設為L，將信號/Q設為H。延遲時間Δt1、Δt2受溫度特性影響而未必為一定。

將信號Q、/Q反轉前之信號X2之電壓設為Vx，則圖3之容量C12、C22之節點N2側之電極所分別儲存之電荷Q12、Q22，可以以下之(1)、(2)式表示。

Q12=C1＊(V0-Vx)　‧‧‧‧(1)

Q22=C2＊V0　‧‧‧‧(2)

圖4表示於時刻t2信號Q為L，信號/Q為H時之振盪電路，將電壓控制電路1、2內之開關予以省略而描繪之電路圖。將信號Q、/Q反轉後之信號X2之電壓設為Vx’。此時，運算放大器A2，係以使運算放大器A2之負輸入端子所連接之節點N2之電壓相等於正輸入端子之電壓V0的方式，而控制信號X2之電壓。結果，容量C12、C22之節點N2側之電極所分別儲存之電荷Q12’、Q22’，可以以下之(3)、(4)式表示。

Q12’=C1＊(V0-Vx’)　‧‧‧‧(3)

Q22’=C2＊(V0-V2)　‧‧‧‧(4)

由圖3～圖4可知，容量C12、C22之節點N2側之各電極所儲存之電荷之總量不變，因此以下之(5)式成立。

Q12+Q22=Q12’+Q22’　‧‧‧‧(5)

由上述(1)～(5)式可獲得以下之(6)式。

Vx’=Vx-V2＊(C2/C1)　‧‧‧‧(6)

亦即，以時刻t2為境界，信號X2之電壓僅下降電壓差ΔV=V2＊(C2/C1)。結果，信號X2之電壓變為低於臨限值電壓V1。因此，在自時刻t2起經過延遲時間Δt3後之時刻t3，比較電路4會將信號Y2設為L。圖1之開關SW12為OFF因此信號X2之電壓不變，如後述說明，於時刻t6當信號Q設為H時再度開始上升。

上述電壓差ΔV僅由電壓V2及容量C1、C2決定，不受比較電路4或SR閂鎖器5之延遲時間Δt1～Δt3之影響。換言之，即使延遲時間Δt1、Δt2變動時，電壓差ΔV亦為一定。

於時刻t2，信號/Q被設為H，因此，藉由圖4之電壓控制電路1內之電流源11使信號X1之電壓以斜率I/C1開始上升。以下藉由和電壓控制電路2同樣之動作，於時刻t6，信號Q被設為H，信號/Q被設為L之同時，信號X1之電壓僅下降電壓差ΔV=V2＊(C2/C1)。

於時刻t2，信號Q被設為L，直至時刻t6被設為H為止之時間係相當於時脈信號之週期T之1/2。該時間乃信號X1以斜率I/C1僅上升電壓差ΔV所要之時間。因此，時脈信號之週期T可以以下之(7)式表示。

T=2＊V2＊C2/I　‧‧‧‧(7)

作為一例假設V2=2.5V，C2=5pF，I=5μA時，可獲得T=10^-6 s、亦即1MHz之高頻之時脈信號。而且，由上述(7)式可知，時脈信號之頻率不受比較電路3、4或SR閂鎖器5之延遲時間Δt1～Δt3之影響，頻率穩定。

圖5表示比較電路3、4之延遲時間Δt1變動時，信號X1、Q1之電壓波形圖。如圖所示，因為外來影響或雜音導致暫時性成為較通常之延遲時間Δt1為短之延遲時間Δt1’或長之延遲時間Δt1”,則信號X1亦僅減少一定之電壓差ΔV，對時脈信號之平均之頻率無影響，可獲得穩定之時脈信號。

如上述說明，於第1實施形態，同步於信號Q、/Q之反轉，信號X1、X2之電壓僅減少不受比較電路3、4或SR閂鎖器5之延遲時間Δt1～Δt3之影響的電壓差ΔV。因此，可以不受延遲時間Δt1～Δt3之影響，產生穩定頻率之時脈信號。

又，輸入比較電路3、4之臨限值電壓亦可以不同。於電壓控制電路1、2，電容器C11及容量C12之容量等可以互異。此情況下，圖2之時刻t2之信號X2之電壓降，與時刻t6之信號X1之電壓降不同。另外，和SR閂鎖器5獨立設置和信號Y1、Y2之其中至少一方之變化時序同步而變化其相位的時序產生電路亦可。

(第2實施形態)

於上述第1實施形態，SR閂鎖器5產生之信號Q、/Q為相位大略同時反轉者。相對於此，以下說明之第2實施形態為，信號Q之相位反轉後，信號/Q之相位反轉者。

圖6表示第2實施形態之SR閂鎖器5a之電路圖。SR閂鎖器5a具有2個NOR電路51、52。NOR電路51係被輸入信號S、Q，輸出信號/Q。NOR電路52係被輸入信號R、/Q，輸出信號Q。

圖7表示圖6之SR閂鎖器5a之輸出入信號之電壓波形圖。首先，假設信號S、R、Q為L，/Q為H。於時刻t10當信號S上升而設為H時，在經過延遲時間後之時刻t11，NOR電路51會將信號/Q設為L。當信號/Q設為L時，在經過延遲時間後之時刻t12，NOR電路52會將信號Q設為H。之後，即使信號S被設為L，信號Q、/Q亦不變。

之後，於時刻t13當信號R上升而設為H時，在經過延遲時間後之時刻t14，NOR電路52會將信號Q設為L。當信號Q設為L時，在經過延遲時間後之時刻t15，NOR電路51會將信號/Q設為H。之後，即使信號R被設為L，信號Q、/Q亦不變。

如上述說明，信號Q、/Q不會同時設為H。此意味著，圖1之信號Q為H時被設為ON之開關(SW21、SW41等)，以及信號/Q為H時被設為ON之開關(SW11、SW31、SW51等)，不會同時被設為ON。如此則，可防止圖1之振盪電路之誤動作。

圖8表示具有圖6之SR閂鎖器5a的振盪電路之各信號之電壓波形圖。以下以和圖2之差異點為中心予以說明。

於時刻t20以前，信號Q為H，/Q為L，因此，圖1之電壓控制電路1內之開關SW21、SW41以及電壓控制電路2內之開關SW12、SW32、SW52被設為ON。於時刻t20當信號X2之電壓到達臨限值電壓V1時，在時刻t21，比較電路4會將信號Y2設為H。另外，在時刻t22，SR閂鎖器5a將信號Q設為L。如此則，圖1之全部開關成為OFF，信號X2之電壓上升被停止。

在時刻t23，SR閂鎖器5a將信號/Q設為H。結果，圖1之電壓控制電路1內之開關SW11、SW31、SW51以及電壓控制電路2內之開關SW12、SW22、SW42被設為ON。如此則，信號X2之電壓僅減少電壓差ΔV之同時，信號X1之電壓開始上升。亦即，於時刻t22，電壓控制電路2停止信號X2之電壓上升之後，於時刻t23，電壓控制電路1使信號X1之電壓上升。

如上述說明，於第2實施形態，SR閂鎖器5a，係以信號Q為H時被設為ON之開關，與信號/Q為H時被設為ON之開關，不會同時成為ON的方式，而產生信號Q、/Q。因此，可防止電壓控制電路1、2之誤動作，可以產生更穩定之時脈信號。

(第3實施形態)

第3實施形態係使用源極隨耦器對運算放大器A1、A2或比較器3、4供給電壓者。

圖9表示第3實施形態之振盪電路之電路圖。和圖1之振盪電路之差異在於，對電壓控制電路1a、2a內之運算放大器A1、A2及比較器3、4，分別介由源極隨耦器SF11、SF12、SF21、SF22、SF3(第1臨限值電壓產生電路)、SF4(第2臨限值電壓產生電路)供給電壓者。

圖10表示源極隨耦器之內部構成之一例之電路圖。源極隨耦器具有：電流源13，及串聯連接於電流源I3，閘極及汲極被連接於接地端子的pMOS電晶體Q1，可由彼等連接節點獲得較接地電壓高出pMOS電晶體Q1之臨限值電壓分的輸出電壓。

使用以接地電壓作為輸入的源極隨耦器，則即使運算放大器A1、A2或比較電路3、4等電路之輸出電壓大幅變化之情況下，源極隨耦器之輸出電壓幾乎不變。因此，電壓差ΔV或比較電路3、4之臨限值電壓V1呈穩定，結果可產生穩定之時脈信號。

比較電路3、4之臨限值電壓V1必須為高於電壓差ΔV之電壓。因此，必須使用臨限值電壓較電壓差ΔV為高的pMOS電晶體Q1來構成源極隨耦器。於上述數值例中，電壓差ΔV=0.5V，因此使用例如臨限值電壓為0.7V之pMOS電晶體即可。

(第4實施形態)

第4實施形態之振盪電路係具備3個以上之電壓控制電路。

圖11表示第4實施形態之振盪電路之電路圖。圖11之振盪電路具有：3個電壓控制電路11～13，彼等個別對應之比較電路31～33、41～43及SR閂鎖器51～53，以及依據各比較電路輸出信號Y1～Y6而產生時脈信號之時脈產生電路6。

圖12表示圖11之振盪電路之比較電路31～33、41～43之輸出信號Y1～Y6之電壓波形圖之一例。如圖所示，產生相位互呈120度偏移之信號Y1、Y3、Y5。信號Y2、Y4、Y6分別和信號Y1、Y3、Y5偏移180度之相位。

時脈產生電路6可以產生例如週期T1之第1時脈信號，該第1時脈信號之相位係和信號Y1之上升同步地變化。另外，時脈產生電路6可以產生例如週期T2=T1/2、亦即將第1時脈信號予以2分頻之第2時脈信號，該第2時脈信號之相位係和信號Y1、Y2之上升同步地變化。另外，時脈產生電路6可以產生例如週期T3=T1/3、亦即將第1時脈信號予以3分頻之第3時脈信號，該第3時脈信號之相位係和信號Y1、Y3、Y5之上升同步地變化。另外，時脈產生電路6可以產生例如週期T2=2＊T1/3、亦即將第1時脈信號予以3/2分頻之第4時脈信號，該第4時脈信號之相位係和信號Y1、Y5之上升同步地變化。此外，時脈產生電路6亦可以簡單產生和任意信號Y1～Y6同步的各種頻率之時脈信號。

圖12表示具備3個電壓控制電路之振盪電路之例，但是亦可以具備4個以上之電壓控制電路，此情況下，可以產生更多頻率之時脈信號。

如上述說明，於第4實施形態，於振盪電路內設置3個以上之電壓控制電路。因此，可以簡單產生不同頻率之時脈信號。

圖1等之振盪電路僅為一例，可進行各種變形。例如MOS電晶體之其中至少一部分可以使用雙極性電晶體或Bi-CMOS等其他半導體元件來構成。另外，電晶體之導電型設為相反，對應於此而構成將電源端子與接地端子之連接位置相反之振盪電路亦可。此情況下，基本動作原理相同。

例如圖13表示圖1之變形例之振盪電路之電路圖。圖13之振盪電路係和圖1之電路構成不同，但是同樣地，在信號X1、X2之電壓超出臨限值電壓V1時，信號X1、X2之電壓僅減少一定之電壓差ΔV。

各實施形態之振盪電路可將電路全體形成於同一半導體基板上，或將電路之一部分形成於其他半導體基板上。另外，振盪電路亦可使用分離式元件(discrete component)安裝於印刷配線板上。

上述各實施形態之振盪電路可適用於例如無線通信裝置。圖14表示無線通信裝置10之概略方塊圖。無線通信裝置10具備：振盪電路11，計數器12，比較器13，處理器14，及收/發器15。

振盪電路11為上述各實施形態說明之振盪電路，用於產生時脈信號。計數器12用於計數時脈信號之脈衝數。比較器13係比較計數值與事先藉由處理器14設定之基準值，當計數值超出基準值時產生中斷信號。

處理器14係同步於中斷信號而由低消費電力模態起動，由低消費電力模態起動收/發器15。處理器14係使收/發器15動作，確認電波狀態或連接狀態。之後，處理器14設定次一起動時間，再度使處理器14及收/發器成為低消費電力模態。收/發器係進行和外部機器間之信號之收/發。

無線通信裝置11可以不必常時處於動作狀態，藉由進行包含低消費電力模態之間歇式動作可以削減消費電力。但是，為確實回應來自通信對象機器之通信要求，需要維持和通信對象機器之連接狀態。

本實施形態之振盪電路，可以產生頻率穩定之時脈信號，欲同步於該時脈信號而進行間歇式處理，可以定期確認電波狀態或連接狀態，可以維持和通信對象機器之連接狀態。

於觸控面板或滑鼠等輸出入裝置可使用無線通信裝置11。

另外，振盪電路亦可使用於產生通常之半導體積體電路上之數位電路之時脈信號。圖15表示半導體積體電路20之概略方塊圖。半導體積體電路20具備：振盪電路21，PLL電路22，及數位電路23。

振盪電路11為上述各實施形態說明之振盪電路，產生基準信號。PLL電路22係產生和基準信號同步之時脈信號。數位電路23係和時脈信號同步而動作。

振盪電路可形成於半導體基板上，無須於外部設置基準信號產生用之石英振盪器。

以上依據實施形態具體說明本發明，但是本發明並不限定於上述實施形態，在不脫離其要旨之情況下可做各種變更實施。另外，在不脫離本發明精神之情況下，可將方法以及系統之一部分予以省略、取代或變更。伴隨產生之申請專利範圍以及其之等效者亦包含於本發明之範疇內。

(發明效果)

依據本發明之實施形態，可以提供可產生穩定之時脈信號的振盪電路以及使用該振盪電路的無線通信裝置及半導體積體電路。

1．．．電壓控制電路

2．．．電壓控制電路

3．．．比較電路

4．．．比較電路

5．．．SR閂鎖器

I1．．．電流源

I2．．．電流源

SW11．．．開關

SW21．．．開關

SW31．．．開關

SW41．．．開關

SW51．．．開關

SW12．．．開關

SW22．．．開關

SW32．．．開關

SW42．．．開關

SW52．．．開關

A1．．．運算放大器

A2．．．運算放大器

C11．．．電容器

C12．．．電容器

C21．．．電容器

C22．．．電容器

V0．．．定電壓

V1．．．臨限值電壓

V2．．．臨限值電壓

VS11．．．電壓源

VS21．．．電壓源

VS12．．．電壓源

VS22．．．電壓源

Q．．．信號

/Q．．．信號

N1、N2．．．節點

X1．．．信號

X2．．．信號

Y1．．．信號

Y2．．．信號

VS3．．．電壓源

VS4．．．電壓源

S．．．輸入端子

R．．．輸入端子

6．．．時脈產生電路

11．．．振盪電路

12．．．計數器

13．．．比較器

14．．．處理器

15．．．收/發器

20．．．半導體積體電路

21．．．振盪電路

22．．．PLL電路

23．．．數位電路

51．．．SR閂鎖器

52．．．SR閂鎖器

53．．．SR閂鎖器

圖1表示第1實施形態之振盪電路之電路圖。

圖2表示圖1之振盪電路之各信號之電壓波形圖。

圖3表示信號Q為H(高)，信號/Q為L(低)時之振盪電路，省略電壓控制電路1、2內之開關而描繪之圖。

圖4表示信號Q為L，信號/Q為H時之振盪電路，省略電壓控制電路1、2內之開關而描繪之圖。

圖5表示比較電路3、4之延遲時間Δt1變動時，信號X1、Q1之電壓波形圖。

圖6表示第2實施形態之SR閂鎖器5a之電路圖。

圖7表示圖6之SR閂鎖器5a之輸出入信號之電壓波形圖。

圖8表示具有圖6之SR閂鎖器5a的振盪電路之各信號之電壓波形圖。

圖9表示第3實施形態之振盪電路之電路圖。

圖10表示源極隨耦器之內部構成之一例之電路圖。

圖11表示第4實施形態之振盪電路之電路圖。

圖12表示圖11之振盪電路之比較電路31～33、41～43之輸出信號Y1～Y6之電壓波形圖之一例。

圖13表示圖1之變形例之振盪電路之電路圖。

圖14表示無線通信裝置10之概略方塊圖。

圖15表示半導體積體電路20之概略方塊圖。

1．．．電壓控制電路

2．．．電壓控制電路

3．．．比較電路

4．．．比較電路

5．．．SR閂鎖器

I1．．．電流源

I2．．．電流源

SW11．．．開關

SW21．．．開關

SW31．．．開關

SW41．．．開關

SW51．．．開關

SW12．．．開關

SW22．．．開關

SW32．．．開關

SW42．．．開關

SW52．．．開關

A1．．．運算放大器

A2．．．運算放大器

C11．．．電容器

C12．．．電容器

C21．．．電容器

C22．．．電容器

V0．．．定電壓

V1．．．臨限值電壓

V2．．．臨限值電壓

VS11．．．電壓源

VS21．．．電壓源

VS12．．．電壓源

VS22．．．電壓源

Q．．．信號

/Q．．．信號

N1、N2．．．節點

X1．．．信號

X2．．．信號

Y1．．．信號

Y2．．．信號

VS3．．．電壓源

VS4．．．電壓源

S．．．輸入端子

R．．．輸入端子

Claims (19)

1. 一種振盪電路，其特徵為具備：第1比較電路，用於比較第1電壓與第1臨限值電壓，而產生第1比較結果；第2比較電路，用於比較第2電壓與第2臨限值電壓，而產生第2比較結果；第1電壓控制電路，其同步於上述第1比較結果之變化時序而使上述第1電壓僅減少第1電壓值，之後，同步於上述第2比較結果之變化時序而上升上述第1電壓；第2電壓控制電路，其同步於上述第2比較結果之變化時序而使上述第2電壓僅減少第2電壓值，之後，同步於上述第1比較結果之變化時序而上升上述第2電壓；及時脈產生電路，其同步於上述第1及第2比較結果之其中至少一方之變化時序，而產生相位變化之時脈信號；上述第1電壓控制電路，係具備：串聯連接於電源端子與接地端子之間的第1電流源、第1開關、第1電容器、第2電容器、第2開關、以及第1電壓源；第3開關，係並聯連接於上述第2開關與上述第1電壓源；第2電壓源；第4開關；第1差動放大器，其之第1輸入端子被連接於上述第1與第2電容器之連接節點，第2輸入端子被連接於上述 第2電壓源，輸出端子介由上述第4開關被連接於上述第1開關與上述第1電容器之連接節點；及第5開關，被連接於上述第1差動放大器之上述第1與第2輸入端子之間；由上述第1開關與上述第1電容器之連接節點輸出上述第1電壓。
2. 如申請專利範圍第1項之電路，其中上述第1及第2電壓值為，不受上述第1及第2比較電路之延遲時間以及上述時脈產生電路之延遲時間影響的值。
3. 如申請專利範圍第1項之電路，其中在上述第1電壓控制電路停止上述第1電壓之上升之後，上述第2電壓控制電路係上升上述第2電壓；在上述第2電壓控制電路停止上述第2電壓之上升之後，上述第1電壓控制電路係上升上述第1電壓。
4. 如申請專利範圍第1項之電路，其中具備第1及第2臨限值電壓產生電路，用於依據接地電壓而分別產生上述第1及第2臨限值電壓。
5. 如申請專利範圍第4項之電路，其中上述第1及第2臨限值電壓產生電路，係分別具有：電流源；及MOS電晶體，其之閘極及源極被供給上述接地電壓，汲極則由上述電流源被供給電流；由上述MOS電晶體之汲極來產生上述第1或第2臨 限值電壓。
6. 如申請專利範圍第5項之電路，其中上述第1臨限值電壓產生電路內之上述MOS電晶體之臨限值電壓，係高於上述第1電壓值；上述第2臨限值電壓產生電路內之上述MOS電晶體之臨限值電壓，係高於上述第2電壓值。
7. 如申請專利範圍第1項之電路，其中上述第1電壓值，係對應於上述第1電壓源、上述第1及第2電容器之值而決定。
8. 如申請專利範圍第1項之電路，其中上述第2及第4開關，係藉由互為大略相等之時序被設為ON(導通)，上述第1、第3及第5開關，係藉由互為大略相等之時序、而且上述第2開關設為OFF(非導通)之時序，而被設為ON。
9. 如申請專利範圍第1項之電路，其中上述第2電壓控制電路，係具備：串聯連接於電源端子與接地端子之間的，第2電流源、第6開關、第3電容器、第4電容器、第7開關、以及第3電壓源；第8開關，用於並聯連接上述第7開關與上述第3電壓源；第4電壓源；第9開關； 第2差動放大器，其之第3輸入端子被連接於上述第3與第4電容器之連接節點，第4輸入端子被連接於上述第4電壓源，輸出端子介由上述第9開關被連接於上述第6開關與上述第3電容器之連接節點；及第10開關，被連接於上述第2差動放大器之上述第3與第4輸入端子之間；由上述第6開關與上述第3電容器之連接節點輸出上述第2電壓。
10. 如申請專利範圍第9項之電路，其中上述第2電壓值，係對應於上述第3電壓源、上述第3及第4電容器之值而決定。
11. 如申請專利範圍第9項之電路，其中上述第7及第9開關，係藉由互為大略相等之時序被設為ON，上述第6、第8及第10開關，係藉由互為大略相等之時序、而且上述第7開關設為OFF之時序，而被設為ON。
12. 一種無線通信裝置，其特徵為具備：收送器，用於收送信號；振盪電路，用於產生時脈信號；計數器，用於計數上述時脈信號之脈衝數；比較器，其針對上述計數器之計數值與事先設定之基準值進行比較，而產生中斷信號；及處理器，其同步於上述中斷信號而由低消費電力模態 起動，控制上述收送器；上述振盪電路具備：第1比較電路，用於比較第1電壓與第1臨限值電壓，而產生第1比較結果；第2比較電路，用於比較第2電壓與第2臨限值電壓，而產生第2比較結果；第1電壓控制電路，其同步於上述第1比較結果之變化時序而使上述第1電壓僅減少第1電壓值，之後，同步於上述第2比較結果之變化時序而上升上述第1電壓；第2電壓控制電路，其同步於上述第2比較結果之變化時序而使上述第2電壓僅減少第2電壓值，之後，同步於上述第1比較結果之變化時序而上升上述第2電壓；及時脈產生電路，其同步於上述第1及第2比較結果之其中至少一方之變化時序，而產生相位變化之上述時脈信號；上述第1電壓控制電路，係具備：串聯連接於電源端子與接地端子之間的第1電流源、第1開關、第1電容器、第2電容器、第2開關、以及第1電壓源；第3開關，係並聯連接於上述第2開關與上述第1電壓源；第2電壓源；第4開關；第1差動放大器，其之第1輸入端子被連接於上述第 1與第2電容器之連接節點，第2輸入端子被連接於上述第2電壓源，輸出端子介由上述第4開關被連接於上述第1開關與上述第1電容器之連接節點；及第5開關，被連接於上述第1差動放大器之上述第1與第2輸入端子之間；由上述第1開關與上述第1電容器之連接節點輸出上述第1電壓。
13. 如申請專利範圍第12項之裝置，其中上述第1及第2電壓值為，不受上述第1及第2比較電路之延遲時間以及上述時脈產生電路之延遲時間影響的值。
14. 如申請專利範圍第12項之裝置，其中在上述第1電壓控制電路停止上述第1電壓之上升之後，上述第2電壓控制電路係上升上述第2電壓；在上述第2電壓控制電路停止上述第2電壓之上升之後，上述第1電壓控制電路係上升上述第1電壓。
15. 如申請專利範圍第12項之裝置，其中具備第1及第2臨限值電壓產生電路，用於依據接地電壓而分別產生上述第1及第2臨限值電壓。
16. 如申請專利範圍第15項之裝置，其中上述第1及第2臨限值電壓產生電路，係分別具有：電流源；及MOS電晶體，其之閘極及源極被供給上述接地電壓，汲極則由上述電流源被供給電流； 由上述MOS電晶體之汲極來產生上述第1或第2臨限值電壓。
17. 如申請專利範圍第16項之裝置，其中上述第1臨限值電壓產生電路內之上述MOS電晶體之臨限值電壓，係高於上述第1電壓值；上述第2臨限值電壓產生電路內之上述MOS電晶體之臨限值電壓，係高於上述第2電壓值。
18. 一種半導體裝置，其特徵為具備：振盪電路，用於產生基準信號；及數位電路，其同步於上述基準信號而動作；上述振盪電路具備：第1比較電路，用於比較第1電壓與第1臨限值電壓，而產生第1比較結果；第2比較電路，用於比較第2電壓與第2臨限值電壓，而產生第2比較結果；第1電壓控制電路，其同步於上述第1比較結果之變化時序而使上述第1電壓僅減少第1電壓值，之後，同步於上述第2比較結果之變化時序而上升上述第1電壓；第2電壓控制電路，其同步於上述第2比較結果之變化時序而使上述第2電壓僅減少第2電壓值，之後，同步於上述第1比較結果之變化時序而上升上述第2電壓；及基準信號產生電路，其同步於上述第1及第2比較結果之其中至少一方之變化時序，而產生相位變化之上述基準信號； 上述第1電壓控制電路，係具備：串聯連接於電源端子與接地端子之間的第1電流源、第1開關、第1電容器、第2電容器、第2開關、以及第1電壓源；第3開關，係並聯連接於上述第2開關與上述第1電壓源；第2電壓源；第4開關；第1差動放大器，其之第1輸入端子被連接於上述第1與第2電容器之連接節點，第2輸入端子被連接於上述第2電壓源，輸出端子介由上述第4開關被連接於上述第1開關與上述第1電容器之連接節點；及第5開關，被連接於上述第1差動放大器之上述第1與第2輸入端子之間；由上述第1開關與上述第1電容器之連接節點輸出上述第1電壓。
19. 如申請專利範圍第18項之半導體裝置，其中具備PLL電路，用於同步於上述基準信號而產生時脈信號；上述數位電路，係同步於上述時脈信號而動作。