JP2005311639A - 発振開始検出回路及びそれを内蔵した半導体集積回路 - Google Patents
発振開始検出回路及びそれを内蔵した半導体集積回路 Download PDFInfo
- Publication number
- JP2005311639A JP2005311639A JP2004124937A JP2004124937A JP2005311639A JP 2005311639 A JP2005311639 A JP 2005311639A JP 2004124937 A JP2004124937 A JP 2004124937A JP 2004124937 A JP2004124937 A JP 2004124937A JP 2005311639 A JP2005311639 A JP 2005311639A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- oscillation
- signal
- capacitor
- inverter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Landscapes
- Electronic Switches (AREA)
- Oscillators With Electromechanical Resonators (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Manipulation Of Pulses (AREA)
Abstract
【課題】 発振周波数が低い場合でも、簡単な回路で発振開始検出回路を構成できるようにする。
【解決手段】 この発振開始検出回路は、第1の電源電位と第2の電源電位との中点電位から所定の電圧だけ離れた電位を基準として入力信号のレベルを判定し、発振回路によって生成される発振信号を入力して2値信号を出力する第1の論理回路11と、第1の論理回路の出力信号を反転するインバータ12と、第1の論理回路の出力信号に同期して電荷を移送すると共に、移送された電荷をインバータの出力信号に同期してさらに移送する電荷移送回路Q1等と、電荷移送回路から出力される電荷を充電するコンデンサC2と、コンデンサに充電された電荷によって発生する電位に基づいて、検出信号を活性化する第2の論理回路13とを具備する。
【選択図】 図1
【解決手段】 この発振開始検出回路は、第1の電源電位と第2の電源電位との中点電位から所定の電圧だけ離れた電位を基準として入力信号のレベルを判定し、発振回路によって生成される発振信号を入力して2値信号を出力する第1の論理回路11と、第1の論理回路の出力信号を反転するインバータ12と、第1の論理回路の出力信号に同期して電荷を移送すると共に、移送された電荷をインバータの出力信号に同期してさらに移送する電荷移送回路Q1等と、電荷移送回路から出力される電荷を充電するコンデンサC2と、コンデンサに充電された電荷によって発生する電位に基づいて、検出信号を活性化する第2の論理回路13とを具備する。
【選択図】 図1
Description
本発明は、電源投入後等において発振回路における発振動作が安定したことを表す検出信号を出力する発振開始検出回路に関し、さらに、そのような発振開始検出回路を内蔵した半導体集積回路に関する。
一般に、ディジタル信号を扱う装置においては、クロック信号を生成するために、水晶振動子、セラミック振動子、又は、SAW(Surface Acoustic Wave:表面弾性波)振動子等の振動子を用いた発振回路が用いられている。また、発振回路において生成されたクロック信号は、クロック信号に同期して動作する多数の回路に供給される。
装置の電源投入後のような発振開始の初期状態において、発振回路は完全な発振状態に達しておらず、発振信号の小さな振幅が徐々に大きくなり、やがて完全な発振状態における振幅に成長して発振が安定する。このように、発振開始の初期状態においては、発振信号の振幅が小さいので、電源ラインのノイズによる異常発振や、電源ラインを信号経路とした帰還発振が発生し易い。そこで、発振開始の初期状態における発振信号を他の回路に供給せずに、発振が安定してから発振信号を他の回路に供給するために、発振開始検出回路が用いられている。
従来の発振開始検出回路は、コンデンサと抵抗の時定数を利用したり、カウンタを利用することにより、発振が安定するまでのタイミングを生成していた。しかしながら、コンデンサと抵抗の時定数を利用してタイミングを生成する場合には、発振周波数が低いと時定数を大きくする必要があるので、コンデンサの容量や抵抗の値を大きくしなければならず、半導体集積回路においてチップ面積が増加してしまうという問題があった。また、カウンタを利用する場合には、電源投入時にカウンタをリセットすることが難しく、カウンタの初期状態が定まらないという問題があった。
図6に、従来の発振開始検出回路の例を示す。この発振開始検出回路は、発振回路によって生成された発振信号を反転するインバータ1及び2と、インバータ1の出力信号がゲートに印加されるPチャネルMOSトランジスタQ1と、インバータ2の出力信号がゲートに印加されるPチャネルMOSトランジスタQ2と、トランジスタQ1のドレインと接地電位との間に接続されたコンデンサC1と、トランジスタQ2のドレインと接地電位との間に接続されたコンデンサC2及び抵抗R1と、コンデンサC2に充電された電荷によって発生する電位VC0に基づいて検出信号を出力するインバータ3とを有している。
図6に示す発振開始検出回路は、発振信号に同期してトランジスタQ1及びQ2が交互にオン・オフを繰り返すことにより、コンデンサC1及びC2に徐々に電荷を充電し、コンデンサC2に所定の電荷量が蓄積されて、一端の電位VC0がインバータ3のロジックレベルを超えたときに、発振回路が発振動作を開始してから所定の時間が経過したことを表す検出信号をハイレベルからローレベルに活性化させる。ここで、コンデンサC1及びC2の容量値と抵抗R1の抵抗値を適切な値に設定するにより、例えば、トランジスタQ2が10回オンすることによって、検出信号のレベルを変化させることができる。
このような発振開始検出回路において、時定数を大きくするには、コンデンサC2の容量値をコンデンサC1の容量値より十分に大きくしなければならず、半導体集積回路においてチップ面積が増加してしまうという問題があった。また、半導体集積回路においては、容量値の大きなコンデンサを形成することが困難なので、数十μ秒〜数百μ秒の単位の発振開始検出時間を実現することは困難であった。
関連する技術として、下記の特許文献1には、MHzオーダーの高い周波数領域でクロック信号の停止の有無を判別することが可能なクロック信号停止検出回路が開示されている。このクロック信号停止検出回路においては、ダイオード、あるいはMISトランジスタの寄生ダイオードと、コンデンサとを利用した電圧変換回路が、クロック信号に基づいて昇圧動作を行う。昇圧電圧と基準電圧とを比較することにより、クロック信号が入力されているか否かが判別される。しかしながら、クロック信号の周波数が低い場合には、図6に示す発振開始検出回路と同様に、コンデンサの容量や抵抗の値を大きくしなければならず、同様の問題が生じる。
また、下記の特許文献2には、電源投入時の発振の初期に、発振開始検出回路を用いて、発振が安定したか否かを判定する半導体集積回路が開示されている。この発振開始検出回路においては、入力部にロジックレベルを変えた2つのインバータを用いることにより、非常に正確に発振が安定状態であるか非安定状態であるかを判定することができる。しかしながら、特許文献2の図2に示されているように、この発振開始検出回路においては、上記2つのインバータを始め、2つの分周器やその他の論理回路が必要となるので、回路が複雑になってしまう。
特開平11−284131号公報 (第1頁、図1)
特開平5−48441号公報 (第1頁、図2)
そこで、上記の点に鑑み、本発明は、発振周波数が低い場合でも、簡単な回路で発振開始検出回路を構成できるようにすることを目的とする。
以上の課題を解決するため、本発明に係る発振開始検出回路は、第1の電源電位と第2の電源電位との中点電位から所定の電圧だけ離れた電位を基準として入力信号のレベルを判定し、発振回路によって生成される発振信号を入力して2値信号を出力する第1の論理回路と、第1の論理回路の出力信号を反転するインバータと、第1の論理回路の出力信号に同期して電荷を移送すると共に、移送された電荷をインバータの出力信号に同期してさらに移送する電荷移送回路と、電荷移送回路から出力される電荷を充電するコンデンサと、コンデンサに充電された電荷によって発生する電位に基づいて、検出信号を活性化する第2の論理回路とを具備する。
ここで、第1の論理回路としては、第1の電源電位と第2の電源電位との中点電位から所定の電圧だけ離れた電位を基準として入力信号のロジックレベルを反転して2値信号を出力するインバータを用いても良いし、ヒステリシス特性を有するシュミットトリガ回路を用いても良い。
また、電荷移送回路が、第1の論理回路の出力信号に基づいて、電源電位から間欠的に電荷を流出させる第1のトランジスタと、第1のトランジスタから供給される電荷を充電する第2のコンデンサと、インバータの出力信号に基づいて、第2のコンデンサから間欠的に電荷を流出させて出力する第2のトランジスタとを含むようにしても良い。
その場合に、第1のトランジスタが、第1の論理回路の出力信号が印加されるゲートと、電源電位に接続されたソースと、第2のコンデンサに接続されたドレインとを有するPチャネルMOSトランジスタであり、第2のトランジスタが、インバータの出力信号が印加されるゲートと、第2のコンデンサに接続されたソースと、コンデンサに接続されたドレインとを有するPチャネルMOSトランジスタであるようにしても良い。
以上において、発振開始検出回路が、コンデンサと並列に接続された抵抗をさらに具備するようにしても良い。また、第2の論理回路として、コンデンサに電気的に接続された入力端子を有するインバータを用いるようにしても良い。
また、本発明に係る半導体集積回路は、以上に述べたいずれかの発振開始検出回路を具備している。この半導体集積回路は、発振回路によって生成される発振信号を入力し、論理回路から出力される検出信号が活性化されたときに発振信号を出力する出力回路をさらに具備するようにしても良い。
本発明によれば、第1の電源電位と第2の電源電位との中点電位から所定の電圧だけ離れた電位を基準として入力信号のレベルを判定する第1の論理回路の出力信号に従って充電されたコンデンサの電位に基づいて検出信号を活性化するようにしたので、簡単な回路で時定数の大きな発振開始検出回路を構成できるようになった。
以下、本発明を実施するための最良の形態について、図面を参照しながら詳しく説明する。
図1は、本発明の第1の実施形態に係る発振開始検出回路を含む構成を示す図である。発振開始検出回路10は、水晶振動子、セラミック振動子、又は、SAW振動子等の振動子21を用いて発振動作を行う発振回路20と、発振信号の出力を制御する出力回路30と共に、半導体集積回路に内蔵されている。
図1は、本発明の第1の実施形態に係る発振開始検出回路を含む構成を示す図である。発振開始検出回路10は、水晶振動子、セラミック振動子、又は、SAW振動子等の振動子21を用いて発振動作を行う発振回路20と、発振信号の出力を制御する出力回路30と共に、半導体集積回路に内蔵されている。
図1に示すように、発振開始検出回路10は、発振回路20によって生成された発振信号を入力して2値信号を出力する第1の論理回路としてインバータ11と、インバータ11の出力信号を反転するインバータ12と、インバータ11の出力信号がゲートに印加されるPチャネルMOSトランジスタQ1と、インバータ12の出力信号がゲートに印加されるPチャネルMOSトランジスタQ2と、トランジスタQ1のドレイン及びトランジスタQ2のソースの接続点と電源電位VSS(本実施形態においては、接地電位とする)との間に接続されたコンデンサC1と、トランジスタQ2のドレインと電源電位VSSとの間に接続されたコンデンサC2及び抵抗R1と、コンデンサC2に充電された電荷によって発生する電位VC1を入力して動作する第2の論理回路としてインバータ13とを有している。
ここで、トランジスタQ1は、インバータ11の出力信号が印加されるゲートと、電源電位VDDに接続されたソースと、コンデンサC1に接続されたドレインとを有する。また、トランジスタQ2は、インバータ12の出力信号が印加されるゲートと、コンデンサC1に接続されたソースと、コンデンサC2に接続されたドレインとを有する。
トランジスタQ1は、インバータ11の出力信号に基づいて、電源電位VDDから間欠的に電荷を流出させ、コンデンサC1は、トランジスタQ1から供給される電荷を充電する。また、トランジスタQ2は、インバータ12の出力信号に基づいて、コンデンサC1から間欠的に電荷を流出させる。このようにして、トランジスタQ1及びQ2とコンデンサC1は、インバータ11の出力信号に同期して電荷を移送すると共に、移送された電荷をインバータ12の出力信号に同期してさらに移送する電荷移送回路を構成している。なお、トランジスタQ1及びQ2として、PチャネルMOSトランジスタの替わりにNチャネルMOSトランジスタを用いることもできる。
本実施形態においては、インバータ11として、ロジックレベルをずらしたインバータを用いている。インバータ11は、電源電位VDDと電源電位VSSとの中点電位(VDD+VSS)/2から所定の電圧だけ離れた電位を基準として、入力信号のロジックレベルを反転して2値信号を出力する。なお、インバータ11の替わりとして、中点電位(VDD+VSS)/2から所定の電圧だけ離れた電位を基準として入力信号のレベルを判定する論理回路であれば、いかなるものを用いても良い。
図2に、図1に示すインバータ11の構成を示す。図2に示すように、インバータ11は、PチャネルMOSトランジスタQ3と、NチャネルMOSトランジスタQ4とによって構成される。
図2に示すようなインバータにおいて、PチャネルMOSトランジスタQ3のドレイン電流IPとNチャネルMOSトランジスタQ4のドレイン電流INとの間には、次のような関係がある。
IP = IN … (1)
また、PチャネルMOSトランジスタのドレイン電流IPは次式で表される。
一方、NチャネルMOSトランジスタのドレイン電流INは次式で表される。
ここで、βPはPチャネルMOSトランジスタの利得係数、βNはNチャネルMOSトランジスタの利得係数、VLはインバータの入力しきい電位(ロジックレベル)、VTPはPチャネルMOSトランジスタのしきい電圧、VTNはNチャネルMOSトランジスタのしきい電圧を表す。
IP = IN … (1)
また、PチャネルMOSトランジスタのドレイン電流IPは次式で表される。
PチャネルMOSトランジスタの利得係数βPは次式で表される。
一方、NチャネルMOSトランジスタの利得係数βNは次式で表される。
ここで、WPはPチャネルMOSトランジスタのチャネル幅、LPはPチャネルMOSトランジスタのチャネル長、WNはNチャネルMOSトランジスタのチャネル幅、LNはNチャネルMOSトランジスタのチャネル長を表す。また、μPは正孔易動度、μNは電子易動度、CPはPチャネルMOSトランジスタの単位面積当たりのゲート絶縁膜の容量、CNはNチャネルMOSトランジスタの単位面積当たりのゲート絶縁膜の容量を表す。
一般的に、電子易動度μNは、正孔易動度μPの3〜4倍の値である。従って、PチャネルMOSトランジスタとNチャネルMOSトランジスタとにおいて、単位面積当たりのゲート絶縁膜の容量、チャネル幅、チャネル長が等しい場合には、(4)式と(5)式から、NチャネルMOSトランジスタの利得係数βNが、PチャネルMOSトランジスタの利得係数βPよりも大きくなる。従って、(2)式と(3)式から、NチャネルMOSトランジスタのドレイン電流INが、PチャネルMOSトランジスタのドレイン電流IPよりも大きい値となることが分る。
しかし、(1)式が成り立つので、PチャネルMOSトランジスタのドレイン電流IPとNチャネルMOSトランジスタのドレイン電流INとは、等しくなる必要がある。そのときのインバータのロジックレベルVLは、次式で表される。
(6)式によれば、インバータのロジックレベルVLは、2つの電源電位の中点電位(VDD+VSS)/2よりもVSS側に寄ってしまう。
そのため、従来のインバータにおいては、PチャネルMOSトランジスタとNチャネルMOSトランジスタとの間で、チャネル幅Wとチャネル長Lとの比W/Lを異ならせることにより、インバータのロジックレベルVLを2つの電源電位の中点電位に近付けていた。これとは逆に、本実施形態において用いるインバータ11においては、ロジックレベルVLを、2つの電源電位の中点電位から所定の電圧だけ離すようにしている。
再び図1を参照すると、図1に示す発振開始検出回路は、インバータ11の出力信号に同期してトランジスタQ1及びQ2が交互にオン・オフを繰り返すことにより、コンデンサC1及びC2に徐々に電荷を充電する。コンデンサC2に所定の電荷量が蓄積されて、一端の電位VC1がインバータ13のロジックレベルを超えたときに、インバータ13から出力される検出信号がハイレベルからローレベルに活性化される。
図3に、発振回路の出力波形とコンデンサC2の一端における電位変化を示す。図3においては、従来の発振開始検出回路におけるコンデンサC2の一端の電位VC0と、本実施形態に係る発振開始検出回路におけるコンデンサC2の一端の電位VC1とを、比較のために示している。
図3に示すように、発振回路20から出力される発振信号の振幅は、時間と共に次第に増加する。従来の発振開始検出回路におけるコンデンサC2の一端の電位VC0は、発振回路20が発振動作を開始すると発振信号の振幅が小さくても増加するが、本実施形態に係る発振開始検出回路におけるコンデンサC2の一端の電位VC1は、発振回路20から出力される発振信号の振幅が小さいときは増加せず、発振信号の振幅が所定の値を超えてから増加を開始する。
ここで、所定の値とは、電源電位VDDと電源電位VSSとの中点電位VM=(VDD+VSS)/2と、インバータのロジックレベルVLL又はVLHとの電位差(VM−VLL)又は(VLH−VM)である。なお、ロジックレベルVLLは、中点電位VMよりもVSS側に寄ったロジックレベルであり、ロジックレベルVLHは、中点電位VMよりもVDD側に寄ったロジックレベルである。
このようにロジックレベルがずらされたインバータを用いることにより、発振開始検出時間を長くすることができるので、発振周波数が低い場合にも対応できるようになり、従来の発振開始検出回路の構成では実現困難であった数百μ秒の発振開始検出時間を実現することができるようになった。
なお、電源が投入されている間に発振回路20を停止させる場合には、トランジスタスイッチ等を用いて、コンデンサC1及びC2に充電された電荷を放電させることにより、検出信号を非活性化することが望ましい。
出力回路30は、発振開始検出回路10によって生成される検出信号と発振回路20によって生成される発振信号との論理和を求めるNOR回路31と、NOR回路31の出力信号を反転させるインバータ32とを含んでいる。出力回路30は、発振開始検出回路10から出力される検出信号がローレベルとなったときに、発振回路30から入力される発振信号を半導体集積回路内外の他の回路に出力する。このようにして、発振開始検出回路10が、電源投入後等において発振回路20が発振動作を開始してから所定の時間が経過したことを表す検出信号を出力回路30に供給することにより、出力回路30は、発振回路20によって生成される発振信号を他の回路に供給することができる。
次に、本発明の第2の実施形態について説明する。
図4は、本発明の第2の実施形態に係る発振開始検出回路を含む構成を示す図である。本発明の第2の実施形態においては、第1の実施形態におけるインバータ11を、ヒステリシス特性を有するシュミットトリガ回路41に変更している。
図4は、本発明の第2の実施形態に係る発振開始検出回路を含む構成を示す図である。本発明の第2の実施形態においては、第1の実施形態におけるインバータ11を、ヒステリシス特性を有するシュミットトリガ回路41に変更している。
図5に、シュミットトリガ回路の構成例を示す。シュミットトリガ回路41は、2段に接続されたインバータ42及び43と、インバータ42の入力側に設けられた入力抵抗R2と、インバータ43の出力側からインバータ42の入力側に出力信号を正帰還させるための帰還抵抗R3とを含んでいる。シュミットトリガ回路41は、抵抗R2及びR3の抵抗値によって決定される所定の値よりも小さい振幅を有する入力信号には反応せず、入力信号の振幅が所定の値を超えた場合に、出力信号を変化させる。
以上においては、発振回路20が発振動作を開始してから所定の時間が経過した時に、発振開始検出回路10が検出信号をハイレベルからローレベルに活性化する例について説明したが、発振回路20が発振動作を開始してから所定の時間が経過した時に、発振開始検出回路10が検出信号をローレベルからハイレベルに活性化するようにしても良い。その場合には、出力回路30において、NOR回路の替わりにNAND回路を用いるようにする。
本発明は、電源投入後等において発振回路における発振動作が安定したことを表す検出信号を出力する発振開始検出回路、又は、そのような発振開始検出回路を内蔵した半導体集積回路において利用することが可能である。
10、40 発振開始検出回路、 11〜13 インバータ、 20 発振回路、 21 振動子、 30 出力回路、 31 NOR回路、 32 インバータ、 Q1〜Q4 トランジスタ、 C1〜C2 コンデンサ、 R1〜R3 抵抗
Claims (9)
- 第1の電源電位と第2の電源電位との中点電位から所定の電圧だけ離れた電位を基準として入力信号のレベルを判定し、発振回路によって生成される発振信号を入力して2値信号を出力する第1の論理回路と、
前記第1の論理回路の出力信号を反転するインバータと、
前記第1の論理回路の出力信号に同期して電荷を移送すると共に、移送された電荷を前記インバータの出力信号に同期してさらに移送する電荷移送回路と、
前記電荷移送回路から出力される電荷を充電するコンデンサと、
前記コンデンサに充電された電荷によって発生する電位に基づいて、検出信号を活性化する第2の論理回路と、
を具備する発振開始検出回路。 - 前記第1の論理回路が、第1の電源電位と第2の電源電位との中点電位から所定の電圧だけ離れた電位を基準として入力信号のロジックレベルを反転して2値信号を出力するインバータである、請求項1記載の発振開始検出回路。
- 前記第1の論理回路が、ヒステリシス特性を有するシュミットトリガ回路である、請求項1記載の発振開始検出回路。
- 前記電荷移送回路が、
前記第1の論理回路の出力信号に基づいて、電源電位から間欠的に電荷を流出させる第1のトランジスタと、
前記第1のトランジスタから供給される電荷を充電する第2のコンデンサと、
前記インバータの出力信号に基づいて、前記第2のコンデンサから間欠的に電荷を流出させて出力する第2のトランジスタと、
を含む、請求項1〜3のいずれか1項記載の発振開始検出回路。 - 前記第1のトランジスタが、前記第1の論理回路の出力信号が印加されるゲートと、電源電位に接続されたソースと、前記第2のコンデンサに接続されたドレインとを有するPチャネルMOSトランジスタであり、
前記第2のトランジスタが、前記インバータの出力信号が印加されるゲートと、前記第2のコンデンサに接続されたソースと、前記コンデンサに接続されたドレインとを有するPチャネルMOSトランジスタである、
請求項4記載の発振開始検出回路。 - 前記コンデンサと並列に接続された抵抗をさらに具備する請求項1〜5のいずれか1項記載の発振開始検出回路。
- 前記第2の論理回路が、前記コンデンサに電気的に接続された入力端子を有するインバータである、請求項1〜6のいずれか1項記載の発振開始検出回路。
- 請求項1〜7のいずれか1項記載の発振開始検出回路を具備する半導体集積回路。
- 前記発振回路によって生成される発振信号を入力し、前記論理回路から出力される検出信号が活性化されたときに発振信号を出力する出力回路をさらに具備する請求項8記載の半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004124937A JP2005311639A (ja) | 2004-04-21 | 2004-04-21 | 発振開始検出回路及びそれを内蔵した半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004124937A JP2005311639A (ja) | 2004-04-21 | 2004-04-21 | 発振開始検出回路及びそれを内蔵した半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005311639A true JP2005311639A (ja) | 2005-11-04 |
Family
ID=35439907
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004124937A Withdrawn JP2005311639A (ja) | 2004-04-21 | 2004-04-21 | 発振開始検出回路及びそれを内蔵した半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2005311639A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007295410A (ja) * | 2006-04-26 | 2007-11-08 | Interchip Kk | パルス信号発生器及びクロック信号発生器 |
JP2010093688A (ja) * | 2008-10-10 | 2010-04-22 | Seiko Epson Corp | 半導体集積回路 |
-
2004
- 2004-04-21 JP JP2004124937A patent/JP2005311639A/ja not_active Withdrawn
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007295410A (ja) * | 2006-04-26 | 2007-11-08 | Interchip Kk | パルス信号発生器及びクロック信号発生器 |
JP2010093688A (ja) * | 2008-10-10 | 2010-04-22 | Seiko Epson Corp | 半導体集積回路 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2639325B2 (ja) | 定電圧発生回路 | |
KR890005227B1 (ko) | 지연 소자를 갖춘 인버터 루우프를 사용한 발진회로 | |
JP2797844B2 (ja) | 半導体集積回路 | |
TW200825654A (en) | Charge pump circuit | |
US7482847B2 (en) | Power-on reset circuit | |
US7164300B2 (en) | Power-low reset circuit | |
JP2008092489A (ja) | 発振回路 | |
JP4510054B2 (ja) | 超低電力rc発振器 | |
CN107690749B (zh) | 振荡器、集成电路、计时芯片和电子设备 | |
TWI479804B (zh) | 振盪電路、無線通信裝置及半導體積體電路 | |
US7545128B2 (en) | Regulator circuit | |
US7535269B2 (en) | Multiplier circuit | |
JP2005311639A (ja) | 発振開始検出回路及びそれを内蔵した半導体集積回路 | |
KR20030072527A (ko) | 직류-직류 컨버터의 발진기 | |
EP1109317A1 (en) | A controller oscillator system and method | |
JP2003283307A (ja) | Cr発振回路 | |
TWI614994B (zh) | 延遲電路、振盪電路及半導體裝置 | |
JP2005311504A (ja) | 発振開始検出回路及びそれを内蔵した半導体集積回路 | |
US5982247A (en) | CR oscillating circuit | |
JP4641221B2 (ja) | 発振回路および電子機器 | |
WO2010134228A1 (ja) | 電源発生回路及び集積回路 | |
JP3129767B2 (ja) | 発振停止検出回路 | |
CN110943496B (zh) | 一种充放电电路及振荡器 | |
JP2000114946A (ja) | オートリセット回路 | |
JP2004187004A (ja) | 発振振幅検出回路、発振回路及び発振用集積回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070328 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20081128 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081216 |
|
A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20090209 |