TWI462657B - 用於印刷電路板之差分線跡輪廓 - Google Patents

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Description

用於印刷電路板之差分線跡輪廓 發明領域
大致上本發明係有關印刷電路板，更特別係有關此種電路板之高速線跡配置組態及此種配置組態之製造方法。
 發明背景
電子總成之組成中常採用一個或多個印刷電路板。此種印刷電路板提供電子組件及/或允許其它電路板、電纜或元件封裝體連接至該電路板之容座之安裝點。電路板提供導電線跡，以及可能之於夾置於絕緣介電層間之導電層上經圖案化之平坦導電區。典型電路板可能含有由數層導電層至複雜系統高達30層導電層。導電線跡將信號(以及可能之電力)由電路板上的一個點路由通過至電路板上的另一點。平坦導電區用於電力分布。平坦導電區也作為參考平面，參考平面當透過介電層而耦接至導電線跡中之一者或此種導電線跡之一差分對時，形成具特定阻抗之帶狀傳輸線。電路板之鍍穿孔(PTH)可形成捺壓嵌合元件之安裝點，允許信號插入/提取至內部電路板層，也係作為呈交換通孔，其將信號由一個導電層上之線跡傳輸至另一導電層上之線跡。
第1A及1B圖顯示於印刷電路板內層內部所見含有此等共同結構之電路板部分100。第1B圖之剖面圖含有於一共通導電層上之三線跡110、120、130、四介電層134、136、140、及142、及導電平面層160及170。須瞭解此等層上方及下方之其它層可能存在於一完整的電路板。第1A圖之平面圖只顯示線跡110、120、130、介電層140、及導電平面層160，於電路板部分100中，導電平面層160係與介電層140共同延伸，但藉隱藏線指示之餘隙162、164除外，於該處平面層160被移除，因此不會短路至與襯墊112、122、114、及124共同定位之鍍穿孔。
線跡110及120形成差分線跡對。該差分線跡對於連接至襯墊112及122之鍍穿孔接收一信號對，且將該信號傳播至與襯墊114及124共同定位之另一對鍍穿孔。信號就參考平面160及170而言為差分，順著線跡之任一點，參考平面160及170之電壓，線跡110之電壓將具有約略相反極性及與線跡120之電壓相同的振幅。該組態配置之阻抗係由二線跡間之電磁(EM)場間之差分耦合及各線跡之單端耦接至平面160及170決定。線跡間之間隔、線跡層與平面層間之間隔、及線跡大小經調整來達成期望的特性阻抗。此種線跡對常用於一來源組件及一接收組件間傳輸高速信號(數位符號比率大於1十億符號/秒)。
線跡130為單端線跡。此種線跡於遠離差分對之其它導體(圖中未顯示)之距離路由通過，因此其特性阻抗係由其單端耦接至參考平面160及170主控。此種線跡通常係用於低速信號，於該處無需差分對之效能來減少空間及組件之需求。
第1A圖所顯示之另一項特徵為竊取，其包含於相同導電層上製作圖案之虛設陸地圖案(參考號碼虛設陸地150)作為線跡110、120、及130。此等陸地係位於大塊未使用之導電層區來協助於組成期間保有電路板之平坦度。
依據本發明之一實施例，係特地提出一種製造電路板之方法，該方法包含：於一介電核心上，形成多數導電線跡，包含該等多數導電線跡之一子集，該子集具有導電線跡形成為各自含有至少一條縱向通道；以及接合包含該等多數導電線跡之介電核心與多層電路板層而形成一電路板。
圖式簡單說明
經由參考附圖研讀揭示將最佳瞭解本發明，附圖中：第1A及1B圖分別顯示先前技術電路板部分之平面圖及剖面圖。
第2A及2B圖分別顯示根據一個實施例之一電路板部分之平面圖及剖面圖。
第3A至3K圖顯示根據一個實施例於含有一差分對之電路板製造中之各步驟。
第4A至4I圖顯示根據另一個實施例於含有一差分對之電路板製造中之各步驟。
第5A至5C圖顯示根據又另一個實施例於含有一差分對之電路板製造中之各步驟。
第6A至6C圖顯示根據又另一個實施例於含有一差分對之電路板製造中之各步驟。
第7A至7I圖顯示根據又另一個實施例於含有一差分 對之電路板製造中之各步驟。
第8A及8B圖顯示根據一個實施例於含有一寬邊耦接差分對之電路板製造中之各步驟。
第9圖顯示用於連接根據一個實施例之一導體至供連接至一PTH之一導電襯墊之一個實施例之細節。
第10圖顯示使用於較短長度差分線跡對上之傳統輪廓差分線跡及於較長差分線跡對上具有根據一個實施例之輪廓之差分線跡之電路板部分。
第11及12圖為比較兩個實施例之邊長比對一矩形導體之作圖。
第13-15圖為若干實施例之通道衰減相對於10 Gbps及25 Gbps傳訊之通道模型之作圖。
 較佳實施例之詳細說明
隨著傳訊頻率的增高，帶狀導體之表現改變。對於高於約400MHz之信號組分，「趨膚效應」變顯著。隨著頻率的增高，趨膚效應會使得信號流不均勻地朝向導體外表面移動。對於高於約6GHz之信號頻率組分而言，趨膚效應現象造成大部分信號係被載波於導體外部的15%，有效提高線跡於高頻時之電阻率。同時，隨著傳訊頻率的增高，愈來愈多信號輻射入周圍介電材料而損耗。大半由於此等效應，頻率高於10GHz之信號組分傳輸跨比數吋更長之一差分對時困難。
諸如第1A及1B圖所顯示之傳統帶狀導體截面為實質 上矩形。相反地，後文說明之實施例使用其它帶狀導體截面，其比較具有類似之寬度及高度之矩形導體之截面周長，及/或比較具有類似截面體積及寬度之矩形導體之截面周長，可增加導體之截面周長。周長的增加相信由於導體周邊體積的增加可降低帶狀導體於高頻之電阻率。
第2A及2B圖顯示類似第1A及1B圖所示電路板部分100之一電路板部分200，但併入一實施例之多個面相。首先參考第2B圖，電路板部分之截面顯示夾置於二介電層240與242間之差分導體對210、220及單端導體230。接地平面層260毗鄰介電層240之底側，及接地平面層270毗鄰介電層242之頂側。此總成係夾置於額外介電層234與236間，其可毗鄰多層電路板之其它層(圖中未顯示)。
差分導體210及220具有例如根據容後詳述之實施例中之一者製成之一有通道輪廓。如第2A圖之平面圖所示，導體210、220之有通道輪廓分別係由與襯墊212、222共同定位之第一對貫穿孔延伸至與襯墊214、224共同定位之第二對貫穿孔。有通道輪廓增加接近導體表面之截面積，降低於高頻之電阻率，而未加寬導體(減少路由面積，且需要較厚的介電層來達成相同單端阻抗)。於本實施例中，襯墊212、214、222、及224具有與導體210、220之相等厚度。
於差分導體210及220之相同層上之其它結構如圖所示，包括單端導體230及竊取圖案。於竊取圖案(以竊取結構250舉例說明)中之金屬可為襯墊212等之厚度或為單端導體230之厚度。單端導體230無需具有所述高度，於其它 實施例中，可具有線跡210、220之厚度或甚至可形成有類似線跡210、220之有通道輪廓。典型線跡層也含有其它差分對及/或單端線跡，其未顯示於圖中，因而讓舉例說明之結構細節變成目測可見。
第3A-3K圖顯示根據一個實施例組成電路板之各步驟。第3A圖以剖面圖顯示一個電路板次總成300之一部分。次總成300包括一介電核心302，帶有連結至其頂部之一層導電層304及連結至其底部之另一層導電層306。於一個實施例中，介電核心302具有6密耳至7密耳之名目厚度，導電層具有1.4密耳之名目厚度(等於1盎斯/平方呎(「1盎斯」)銅箔之厚度)。介電核心302例如可使用含52%樹脂含量之兩片艾索拉(Isola)IS620玻璃型號2113H，或兩片帶有55%樹脂含量之尼爾可(Nelco)N4000-13EP玻璃型號1080製成。導電層304及306例如可由具有58.00 x 107 S/m電導率之較廉價的銅製成，或具有5.961 x 107 S/m之電導率之較高純度銅製成。
於第3B圖中，例如由光阻材料所製成之一阻罩層施加於次總成300之兩面上，於導電層304上形成一被覆層308及於導電層306上形成一被覆層310。阻罩層308曝光於一圖案，經過顯影且經清洗而留下第3C圖之包含結構312及314之一阻罩圖案。因導電層306將於次總成之此一部分形成參考平面層，故對阻罩層310並未顯示相對應之阻罩圖案。但阻罩層310於第3C圖未顯示之區域具有開口，來允許於參考平面層之餘隙，其例如將用於信號貫穿孔及通孔。
於第3D圖中，使用蝕刻處理來於未留下阻罩圖案保護下方導電材料之位置，由介電核心302移除導電層。如此於所示次總成300部分，全部導電層304被移除，只有二線跡322及324除外，線跡寬度約為6密耳且分別位於阻罩圖案結構312及314之正下方。
第3E圖顯示次總成300隨後經清潔來移除阻罩圖案310、312、314。如第3F圖所示，新阻罩層施用至次總成300之兩面上，於參考平面層306形成一被覆層330及於導電線跡322及324上形成一被覆層332且暴露介電核心302部分。
阻罩層332曝光於圖案，經過顯影及清洗而留下第3G圖所示之阻罩圖案。此阻罩圖案曝光導電線跡322及324之頂部，但於中央縱區段除外，於該處於次總成成品存在有一通道。對6密耳導體寬度，留下2密耳阻罩圖案順著導電線跡322及324中心向下前進。阻罩層330保持完好。
其次，次總成300接受處理諸如電鍍處理，增加導體322及324之暴露部分之高度。如第3H圖所示，如此向上延長導體322之側部322A、322B及導體324之側部324A、324B某個期望距離，諸如對如圖所示之1.4密耳導體底部延長1.4密耳。藉鍍覆增加之額外導電材料可為銅。另外，鍍覆之最終部分(例如於400MHz係等於表層深度)可使用鍍銀，具有63.01 x 107 S/M之電導率。
第3I圖顯示次總成300隨後經清潔而移除阻罩圖案332及阻罩層330。然後次總成300準備接合其它各層來形成電路板。
第3J圖顯示次總成300與總成之電路板360之其它部分校準。層340包含一片或多片未經硬化之經樹脂浸漬之織造纖維介電材料，諸如兩片含58.2%樹脂含量之艾索拉IS620玻璃型號2113或兩片含65%樹脂含量之尼爾可N4000-13EP玻璃型號1080。層345也類似。次總成350包含一介電核心352及參考平面層356帶有例如有或無有通道線跡之導電線跡層(圖中未顯示)。其它各層及次總成可存在於第3J圖所示之該等結構上方及下方。
於校準後，電路板360之各組件加壓夾持在一起且加熱而將各組件連結在一起。如此允許樹脂由層340流動來填補於導體322及324之空隙諸如縱向通道，如第3K圖舉例說明，於導體322之縱向通道之樹脂豐富區343。依據導體322與324間之分隔而定，織造纖維介電材料可能或可未完全下降至兩個導體間之空間。若未下降，則於導體322與324間也可能存在有一樹脂豐富區345。
於硬化後，先前未硬化之材料340可見存在於低樹脂含量(因此為織造纖維豐富)區342及樹脂豐富區344。雖然該等區於導體322及324之相鄰區可有共同階級，但區342與區344間之邊界於導體322及324之縱向通道頂端相當分開。織造纖維介電材料緊密壓縮於導體322及324上方，此係因樹脂會從未經硬化之薄層被擠壓出來維持該板為實質上平坦。由於通道狹窄，織造纖維介電材料並未位進通道內，因此該區343實質上皆為樹脂。
於較佳實施例中，樹脂豐富區343具有比導體322及324 正上方之低樹脂含量區342更低的介電常數。目前所瞭解的是，所得於通道頂上之介電常數非連續性加上通道本身可產生於高頻之波導效應，造成信號組分於低介電常數區343順著縱向通道傳播，因此減少橫向信號損耗入介電材料之損耗量。
導體322及324也配置成邊緣耦接差分對，位在參考(例如數位接地)平面306與356間。導體之大小、高度及間隔可經調整來調整導體間之差分耦接。導體與各平面306及356間之間隔經調整來調整由各導體至參考平面之單端耦接。注意由於通道的存在以及於導體頂部及底部之耦接場之相對應差異，導體322及324底部與參考平面306間之間隔可能與導體322及324頂部與參考平面356間之間隔不同。
第4A-4I圖顯示根據另一個實施例組成電路板之各步驟。第4A圖以剖面圖顯示電路板之一個次總成400之一部分。次總成400係類似於第3A圖之次總成300，其含括具有一導電層404連結至其頂部及另一導電層406連結至其底部之一介電核心402。兩種次總成間之主要差異為導電層404具有名目厚度為2.8密耳(等於2盎斯銅)而非1.4密耳。
於第4B圖中，例如由光阻材料所製成之阻罩層施用至次總成300之兩側，於導電層404上形成一被覆層408及於導電層406上形成一被覆層410。阻罩層408曝光於一圖案，經顯影及清洗而留下第4C圖之包含結構412及414之阻罩圖案。因層406將形成於次總成之此一部分之參考平面層，故對阻罩層並未舉例說明相對應之阻罩圖案。但阻罩層410將具有第4C圖中未顯示之各區之開口，允許於參考平面層之 餘隙其將用於信號貫穿孔或通孔(舉例)。
第4D圖中，於阻罩圖案並未留下來保護下方導電材料之處，使用蝕刻處理來由介電核心402移除導電層。如此於所示次總成400部分，全部導電層404被移除，但二導電線跡422及424除外，其具有線跡寬度約為6密耳且位於阻罩圖案結構412及414之正下方。第4E圖顯示次總成400隨後經清潔而移除阻罩圖案410、412、414。
如第4F圖所示，新阻罩層施用至次總成400之兩側，形成於參考平面層406上之一被覆層430及於導電線跡422及424及介電核心402之暴露部分上之一被覆層432。
阻罩層432暴露於一圖案，經顯影及清洗而留下第4G圖所示之阻罩圖案。此阻罩圖案於次總成成品將存在有一通道之中心縱區段暴露導電線跡422及424之頂部。對6密耳導體寬度，暴露部分形成順著導電線跡422及424之中心向下前進之一個2密耳間隙阻罩圖案。阻罩層430保持完好。
於第4H圖中，使用計時蝕刻方法用來移除阻罩圖案並未殘留保護下方導電材料之導體422及424部分而於導體形成縱向通道。通道之名目深度為導體高度之半。最後，第4I圖顯示次總成400隨後經清潔而移除阻罩圖案430、432。次總成400隨後可用於例如使用第3J及3K圖組裝之電路板。
第5A-5C圖顯示根據另一個實施例組成一電路板之步驟。第5A圖以剖面圖顯示電路板之一個次總成500之一部分。次總成500係類似第3G圖之次總成300，次總成500包括一介電核心502，帶有連結至其頂部之二線跡522及524及連結至其底部之一參考導電層506。阻罩圖案532於其二縱剖面暴露導電線跡522及524之頂部。沉積於參考導電層506上之阻罩層560維持完好。
第3G圖與第5A圖之次總成間之主要差異為第5A圖之阻罩圖案中之開口並未設計成其外緣準確校準導體基部邊緣。取而代之，開口外緣朝向導體基部中心移動，例如移動等於阻罩校準容差之距離。若阻罩為未校準，但於容差範圍內，則於阻罩於導體基部邊緣不存在有間隙。
次總成500接受處理例如電鍍處理，其增加導體522及524之暴露部分之高度。如第5B圖所示，此鍍覆層係於導體522及524之導電基部形成側延伸部。側延伸部向上伸展某個期望距離，例如對所示1.4密耳導體基部延伸1.4密耳距離。名義上將存在有個小突出部，於該處各柱子外壁會合導電基部。
第5C圖顯示次總成500隨後經清潔而移除阻罩圖案532及阻罩層530。然後次總成500例如使用第3J及3K圖之步驟用於組裝一電路板。
第6A-6C圖顯示根據另一個實施例組成一電路板之各步驟。第6A圖以剖面圖顯示電路板之一個次總成600之一部分。次總成600係類似第3G圖之次總成300，原因在於次總成600包括一介電核心602有連結於其頂部之二線跡622及624及連結於其底部之一參考導電層606。沉積於參考導電層606上之一阻罩層630維持完好。
第3G圖及第6A圖之次總成間存在有兩個主要差異。第一，第6A圖之導體較寬，例如如圖所示具有10密耳寬度。第二，阻罩圖案632暴露於三個間隔相等之縱區段中之導電線跡622及624之頂部。
次總成600接受一項處理諸如電鍍處理，該處理增加導體622及624之暴露部分之高度。如第6B圖所示，此電鍍處理於導體622及624之導電基部上形成側延伸部及一中心脊，延伸部及脊向上延伸某個期望距離，例如對於所示1.4密耳導體基部延伸1.4密耳。如此形成含二通道之導體輪廓，其進一步增加導體表面積。
第6C圖顯示次總成600隨後經清潔而移除阻罩圖案632及阻罩層630。然後次總成600使用第3J及3K圖所示步驟用於所組裝之電路板。
第7A-7I圖顯示根據另一個實施例用於組成一電路板之各步驟。第7A圖以剖面圖顯示電路板之一個次總成700之一部分。次總成700係類似於第3A圖之次總成300，原因在於其包括一介電核心702具有連結於其頂部之一導電層704及連結於其底部之另一導電層706。二次總成間之主要差異為導電層704及706具有鍍覆晶種層所需的極小的名目厚度。
於第7B圖中，阻罩層710覆蓋導電層706，及阻罩層708覆蓋導電層704。阻罩層708例如係藉印刷或藉微影術形成為含有暴露導電層704之上表面之間隙712及714。此等間隙係順著介電核心702之表面延伸而遵循有通道導體外緣於次總成上之期望的位置。
次總成700接受一項處理諸如電鍍處理，該處理增加於間隙712、714中之導電層704之暴露部分之高度。如第7C圖所示，此鍍覆處理於間隙712、714形成柱722及724，柱向上延伸某個期望的距離，諸如於導電層704之原先厚度為0.2密耳處之實施例增加1.6密耳之距離。第7D圖顯示次總成700隨後經清潔而移除阻罩層708、710。
如第7E圖所示，新的經製作圖案之阻罩層施用於次總成700之兩側上，形成於導電層704上之阻罩圖案730，及於導電層706上之阻罩圖案736。阻罩圖案730含有順著其長度跨據柱722及724之一間隙734及於期望矩形輪廓導體位置之另一個間隙。阻罩圖案736含有大型開口，於開口處係垂直校準間隙732及734，但於另一個區段，於期望不含參考平面之區段，阻罩圖案736保持完好。
次總成700再度接受處理，諸如增加於間隙732及734中之導電層704暴露部分之高度之電鍍處理以及增加導電層706之暴露部分之高度之電鍍處理。如第7F圖所示，鍍覆層係形成粗糙導體740及750及一粗糙參考平面層760。鍍覆程序可設計成例如於暴露部分增加導電層704及706之1.4密耳厚度。因柱722及724也增加額外高度，故粗糙導體740含有相對應之升高區段742及744，介於其間有縱向通道。第7G圖顯示次總成700其隨後經清潔而移除阻罩層730、736。
第7H圖中，使用計時蝕刻法來由導電層704及706移除足量導電材料，而由鍍覆期間未增加導電材料之介電層702之區段清除導電材料。計時蝕刻也由粗糙導體及參考平面移除部分高度(參考虛線之蝕刻前初始程度)。如第7I圖所示，留下有通道導體770、矩形輪廓導體780、及有圖案之參考平面層790。次總成700例如可使用第3J及3K圖所示步驟隨後用於所組裝之電路板。
第8A及8B圖顯示用於由多種次總成及未經硬化之介電層組裝電路板860之方法。比較第3J圖之校準層，第8A圖之已校準層含有類似於次總成300之次總成800、類似於未經硬化之介電層340、345之未經硬化之介電層840、845、855、及類似於次總成300之次總成810(部分顯示於第3J圖)。但次總成810經翻面，參考平面層816覆於介電核心812上方，介電核心812覆於含有通道線跡824之導電線跡層上方。次總成800包含含有一通道線跡822之一導電線跡層覆於介電核心802上方，介電核心802又覆於一參考平面層806上方。次總成之校準順著線跡長度之大部分，將有通道線跡824恰位於有通道線跡822之正上方(由介電材料所隔開)。未經硬化之介電層840含有比第3J圖更多片未經硬化材料及/或較高的樹脂含量，硬化層840將用來填補於二導電線跡層之空隙。
第8B圖顯示多個次總成及多層組裝至一已硬化之電路板860之總成成品。未硬化之電介層845及855轉換成為已硬化之介電層847及857，其分別填補於參考平面層806及816之任何間隙(圖中未顯示)且可將該總成連結至所示總成上方及下方之其它電路板。未硬化之介電層840轉換成為已硬化之介電層包括較低樹脂含量區842及環繞導電線跡822及824之樹脂豐富區844。特別，於導電線跡822及824之縱向通道實質上只含有一硬化之樹脂，而區842含有遠更少的已硬化的樹脂，結果導致如先前實施例所述之介電常數之差異。導電線跡822、824形成於電路板860之寬邊耦接差分對。
第9圖以透視圖顯示於介電核心910上方含有通道線跡930帶有下方參考平面層920之一次總成900之一部分。有通道線跡930結束於襯墊940。襯墊940接受相同處理(例如額外鍍覆及/或蝕刻過程之保護)形成導體930之升高側邊。如此，襯墊940之頂部實質上與線跡930之頂部均平。也顯示襯墊940經鑽孔，鍍穿介電核心920，介電核心920將存在於最終總成，但於所示各層上方及下方之經鍍覆筒部分未顯示讓該層之各結構為目測可見。
順著差分線跡對之高頻信號損耗通常係與線跡長度成正比。於至少若干實施例中，有通道導體輪廓可用於長差分線跡對來減少信號損耗低於損耗臨界值，可對不含有通道導體輪廓之較短的差分導體對滿足該臨界值。如此於若干實施例中，諸如第10圖之線跡層1000所顯示之實施例，視需要可使用有通道導體與矩形輪廓導體之混合物。線跡層1000顯示一差分對1010、1020、另一差分對1030、1040、一單端導體1050、接地貫穿孔(例如1060)、及竊取(例如1070)。差分對1010、1020夠短而無需有通道導體來達成可靠的高速信號傳輸，因此可用作為矩形輪廓導體。差分對1030、1040為較長，使用有通道導體來達成可靠的高速信號傳輸。單端導體105係於較低速度操作，因此也可使用矩形輪廓導體。
如前述實施例討論，設計者可選擇導體1010、1020、及1050之高度、及竊取1070之高度來匹配導體1030及1040(及其襯墊)之高度或導體1030及1040之通道部分之高度(視何者為期望而定)。設計者也可例如基於對差分對期望之線跡/層維度及材料及傳輸速率，決定須使用有通道導體之最小導體長度。若有所需，有通道導體也可用於單端線跡。
有通道導體之周長比的增加提供導體於高頻之電阻率改良之若干指示，但其它效應(諸如前述波導效應)也可影響有通道導體之效能。第11圖及第12圖之線圖比較有通道導體及矩形導體與給定之限制。
第11圖比較具有類似之高度及寬度之導體，以縱橫比(寬度/高度)表示。作圖線1110顯示有相同總縱橫比之有通道導體周長對矩形導體周長之比，此處有通道導體具有單一通道，深度為導體高度之半。於約4:1之典型縱橫比，有通道導體具有約更大10%周長，但具有較低16.7%體積。
作圖線1120顯示類似的比例，但係關於有二通道而其深度為導體之高度之半之一有通道導體。即使於6:1之縱橫比，有通道導體具有約較大15%周長，即使其具有較小30%體積。
也比較矩形導體與有通道導體之周長比，此處二導體具有類似的體積。換言之，考慮具有給定縱橫比之矩形導體，且將其比較有通道導體，此處由矩形移除來形成通道之等量材料堆疊於該通道側旁，故二導體具有相等體積及相等寬度。於此種情況下，作圖線1210顯示關於具有深度為導體高度之半之單一通道，該有通道導體具有比具4:1縱橫比之矩形導體更大三分之一之周長。
作圖線1220顯示類似的比例，但係關於有二通道而其深度為導體之高度之半之一有通道導體。即使於6:1之縱橫比，有通道導體具有幾乎更大45%周長。
串列化器/解串列化器(serdes)設計者典型係設計其差分發射器及接收器使用給定之通道模型於給定之位元率工作，該給定通道模型定義信號衰減呈頻率之函數。若一通道並未符合或優於該通道模型衰減特性，則未保證serdes對將可能可靠地跨該通道發射資料。隨著位元率的增加，可符合該通道模型之最大通道長度大為縮小。
IEEE標準802.3ap定義用於10Gbps(每秒十億位元)之一個通道模型，使用如下通道模型方程式用於通道損耗A，單位為分貝(dB)A=20 log(e)(b1 sqrt(f)+b2 f+b3 f2 +b4 f3 )，　(1)此處f為頻率，單位為Hz及b1 =2 x 10-5 b2 =1.1 x 10-10 b3 =3.2 x 10-20 b4 =-1.2 x 10-30 。本通道模型作圖於第13圖線1310。雖然今日使用之電路板組成技術及材料允許矩形導體差分對滿足本通道模型超過12吋至高達至少24吋距離，本通道模型於有用的線跡長度欲用於以較高位元率操作之serdes諸如25Gbps serdes，於超過10GHz之頻率提供過大衰減。
對25Gbps傳訊之更有用的通道模型將於如上方程式1使用如下通道損耗係數b1 =2.6 x 10-5 b2 =2.3 x 10-11 b3 =3.0 x 10-21 b4 =-8.1 x 10-32 。本通道模型作圖於第13圖線1320。
使用此處所述原理及材料可組成長30吋之差分通道其符合線1320之通道模型。serdes之效能類似於目前可得之10Gbps serdes之效能，此種通道應可用來於25Gbps串列速率發射資料。線1330對一個此種30吋通道映射計算得之通道衰減，於14密耳間隔建立單一刻痕7密耳線跡。線1330傳遞比線1320通道模型更佳的理論效能，有額外頂部空間可用於補償實際處理變化。
使用較短通道長度，類似的實施例經計算來滿足或超過甚至更有挑戰性之信號模型。例如第14圖使用如下方程式1係數，比較建立有於14密耳間隔上之單一刻痕7密耳線跡之一27吋差分通道(線1430)與802.3ap通道模型(線1410)及25Gbps通道模型(線1420)：b1 =2.4 x 10-5 b2 =2.1 x 10-11 b3 =2.7 x 10-21 b4 =-8.2 x 10-32 。
另一個實例類似第14圖但用於12吋差分通道，係顯示於第15圖(線1530)。本通道係使用如下方程式1係數而與802.3ap通道模型(線1510)及25Gbps通道模型(線1520)作比較：b1 =1.2 x 10-5 b2 =1.2 x 10-11 b3 =1.9 x 10-21 b4 =-7.1 x 10-32 。
注意如上所示25Gbps通道模型相信於目前可使用可取得之組成材料及技術以及具有與對有刻痕導體相等長度之矩形導體截面而達成。但顯然寬廣多種電路板適合以高於10十億位元/秒之位元速率發射數位信號，使用矩形截面差分對用於典型背板上所見之距離極為難以達成此種位元速率。
雖然已經以細節說明數個實施例，但熟諳技藝人士瞭解此處所述構想可經重排、組合或部分用來組成其它實施例之多種其它方式。有通道輪廓導體可用於也安裝主動組件之電路板上，或含有被動傳輸線之電路板諸如背板上。一電路板之若干線跡層可含有有通道輪廓導體，而其它線跡層則否，可降低成本及製造複雜度。如所述，有通道輪廓導體可與矩形輪廓導體混合於同一層線跡層上。雖然已經說明厚度、寬度、材料等實例，但此處所述原理適合用於其它情況來改良傳訊效能。
雖然已經說明用於形成有通道輪廓導體之若干方法，但意圖供舉例說明而非排它性。其它方法諸如雷射燒蝕可用來於導體形成通道。多種得自所述方法之技術可彼此混合或混合其它技術來達成類似的結果。
具體實施例使用具有相對垂直側部及底部之通道。其它實施例可使用其它通道形狀，視於一給定實施例所期望之形狀。
雖然於說明書中於數個位置述及「一」、「一個」、「另一個」或「若干」實施例，但非必然表示此等敘述係指相同實施例或該結構只適用於單一實施例。
100．．．電路板部分
110、120、130．．．線跡
112、114、122、124．．．襯墊
134、136、140、142．．．介電層
150．．．虛設陸地
160、170．．．導電平面層
200．．．電路板部分
210、220．．．差分導體對、有通道輪廓、線跡
212、214、222、224．．．襯墊
230．．．單端導體
234、236．．．介電層
240、242．．．介電層
250．．．竊取結構
260、270．．．接地平面層
300．．．次總成
302．．．介電核心
304．．．導電層
306．．．另一導電層、參考平面
308．．．被覆層、阻罩層
310．．．被覆層、阻罩層
312、314．．．結構、阻罩圖案結構
322、324．．．導電線跡
322A、322B．．．側部
324A、324B．．．側部
330．．．被覆層
332．．．阻罩層、阻罩圖案
340．．．層、先前未經硬化材料
342．．．低樹脂含量區
343．．．樹脂豐富區
344．．．樹脂豐富區
345．．．層、樹脂豐富區
350．．．次總成
352．．．介電核心
356．．．參考平面層
360．．．電路板
400．．．次總成
402．．．介電核心
404．．．導電層
406．．．另一導電層、參考平面層
408．．．被覆層、阻罩層
410．．．被覆層、阻罩層
412、414．．．阻罩圖案結構
422、424．．．導電線跡
430．．．被覆層、阻罩層
432．．．被覆層、阻罩層
500．．．次總成
502．．．介電核心
506．．．參考導電層
522、524．．．線跡
530．．．阻罩層
532．．．阻罩圖案
600．．．次總成
602．．．介電核心
606．．．參考導電層
622、624．．．線跡
630．．．阻罩層
632．．．阻罩圖案
700．．．次總成
702．．．介電核心
704、706．．．導電層
708．．．阻罩層
710．．．阻罩層
712、714．．．間隙
722、724．．．柱
730．．．阻罩圖案
732．．．間隙
734．．．間隙
736．．．阻罩圖案
740、750．．．粗糙導體
742、744‧‧‧升高區段
760‧‧‧粗糙參考平面層
770‧‧‧有通道導體
780‧‧‧矩形輪廓導體
790‧‧‧圖案化的參考平面
800‧‧‧次總成
802‧‧‧介電核心
806‧‧‧參考平面層
810‧‧‧次總成
812‧‧‧介電核心
816‧‧‧參考平面層
822、824‧‧‧有通道線跡
840、845、855‧‧‧未經硬化的介電層
842‧‧‧低樹脂含量區
844‧‧‧樹脂豐富區
847、857‧‧‧已硬化之介電層
860‧‧‧電路板、已硬化之電路板
900‧‧‧次總成
910‧‧‧介電核心
920‧‧‧參考平面層
930‧‧‧有通道線跡
940‧‧‧襯墊
1000‧‧‧跡層
1010、1020‧‧‧差分對
1030、1040‧‧‧差分對
1050‧‧‧單端導體
1060‧‧‧接地貫穿孔
1070‧‧‧竊取結構
1110、1120‧‧‧作圖線
1210、1220‧‧‧作圖線
1310-1330、1410-1430、1510-1530‧‧‧線
第1A及1B圖分別顯示先前技術電路板部分之平面圖及剖面圖。
第2A及2B圖分別顯示根據一個實施例之一電路板部分之平面圖及剖面圖。
第3A至3K圖顯示根據一個實施例於含有一差分對之電路板製造中之各步驟。
第4A至4I圖顯示根據另一個實施例於含有一差分對之電路板製造中之各步驟。
第5A至5C圖顯示根據又另一個實施例於含有一差分對之電路板製造中之各步驟。
第6A至6C圖顯示根據又另一個實施例於含有一差分對之電路板製造中之各步驟。
第7A至7I圖顯示根據又另一個實施例於含有一差分對之電路板製造中之各步驟。
第8A及8B圖顯示根據一個實施例於含有一寬邊耦接差分對之電路板製造中之各步驟。
第9圖顯示用於連接根據一個實施例之一導體至供連接至一PTH之一導電襯墊之一個實施例之細節。
第10圖顯示使用於較短長度差分線跡對上之傳統輪廓差分線跡及於較長差分線跡對上具有根據一個實施例之輪廓之差分線跡之電路板部分。
第11及12圖為比較兩個實施例之邊長比對一矩形導體之作圖。
第13-15圖為若千實施例之通道衰減相對於10Gbps及25Gbps傳訊之通道模型之作圖。
200．．．電路板部分
210、220．．．差分導體對、有通道輪廓、線跡
230．．．單端導體
234、236．．．介電層
240、242．．．介電層
250．．．竊取結構
260、270．．．接地平面層

Claims (35)

  1. 一種製造電路板之方法，該方法包含下列步驟：於一介電核心上，形成多數導電線跡，其包含該等多數導電線跡之一子集，該子集具有導電線跡形成為各自含有至少一條縱向通道，其增加該導電線跡之截面周長，使得相對於沒有至少一縱向通道的導電線跡而言，該導電線跡之電阻率對於超過6Ghz的信號頻率組分會降低；以及藉由下列步驟接合包含該等多數導電線跡之介電核心與多層電路板層而形成一電路板：在該介電核心上提供至少一覆蓋介電層，其是由樹脂所浸漬之織造纖維介電材料所製成；將該介電核心與該至少一覆蓋介電層結合，使得該樹脂僅以該樹脂所浸漬之織造纖維介電材料的樹脂組分實質填補該子集的該縱向通道。
  2. 如申請專利範圍第1項之方法，其中該子集包含至少一個第一差分線跡對。
  3. 如申請專利範圍第2項之方法，其中形成該等多數導電線跡包含形成至少一個第二差分線跡對，其非為該子集之一部分且不具有含至少一條縱向通道之導電線跡。
  4. 如申請專利範圍第3項之方法，其中該至少一個第一差分線跡對包含全部超過一第一長度之差分線跡對，且係設計來於超過每秒6.25十億位元(Gbps)之第一傳訊速率發送資料；以及該至少一個第二差分對未包含任何超過該第一長度之差分線跡對且係設計來以等於或大於該 第一傳訊速率之傳訊速率發送資料。
  5. 如申請專利範圍第2項之方法，其中形成該等多數導電線跡進一步包含形成至少一個單端線跡，其非屬該子集之一部分且並未具有至少一條縱向通道。
  6. 如申請專利範圍第1項之方法，其中接合該介電核心與多層電路板層來形成一電路板進一步包含以覆蓋於該樹脂所浸漬的織造纖維介電材料之第二介電核心，堆疊該介電核心及該樹脂所浸漬的織造纖維介電材料製成之至少一覆蓋層，使得於結合後，於該子集中之至少一個導電線跡與於該也含有至少一縱向通道之該第二介電核心上之導電線跡形成一寬邊差分對。
  7. 如申請專利範圍第1項之方法，其中形成各自含有至少一個縱向通道之多個導電線跡之子集包含：於該介電核心上形成多數單一高度線跡，該等多數單一高度線跡於該子集之導電線跡位置包括單一高度線跡；阻罩於該子集之導電線跡位置之單一高度線跡之一部分，經阻罩部分係與縱向通道欲存在之位置相對應；以及除了阻罩處之外，增加高度至於該子集之導電線跡位置之單一高度線跡來形成該子集之導電線跡。
  8. 如申請專利範圍第7項之方法，其中阻罩進一步包含阻罩並未與屬於該子集之線跡相對應之額外單一高度線跡，致使增加高度至於該子集之導電線跡位置之單一高 度線跡並未增加高度至該額外單一高度線跡。
  9. 如申請專利範圍第7項之方法，其中該子集之導電線跡各自係終結於一襯墊；以及其中增加高度至於該子集之導電線跡位置之單一高度線跡進一步包含增加高度至該等襯墊。
  10. 如申請專利範圍第7項之方法，其中增加高度至於該子集之導電線跡位置之單一高度線跡包含讓該介電核心接受鍍覆操作處理。
  11. 如申請專利範圍第1項之方法，其中形成為各自含有至少一條縱向通道之該等多數導電線跡之子集包含：於該介電核心上形成多數線跡，該等多數線跡包括於該子集之導電線跡位置之線跡；及移除於該子集之導電線跡位置之線跡之一部分，所移除之部分係與占據欲存在有縱向通道之位置之材料相對應，來形成該子集之導電線跡。
  12. 如申請專利範圍第11項之方法，其中移除於該等導電線跡位置之部分線跡包含藉雷射繞蝕移除該部分。
  13. 如申請專利範圍第11項之方法，其中移除於該等導電線跡位置之部分線跡包含阻罩於該子集之導電線跡位置之部分線跡，所阻罩部分係與欲不存在有縱向通道之位置相對應，以及讓該介電核心接受蝕刻處理程序。
  14. 如申請專利範圍第13項之方法，其中阻罩進一步包含阻罩並未與屬於該子集之線跡相對應之額外線跡，使得該介電核心被施以一蝕刻處理時，不會降低該等額外線跡 之高度。
  15. 如申請專利範圍第13項之方法，其中阻罩進一步包含曝光並未與屬於該子集之線跡相對應之額外線跡，使得該介電核心被施以一蝕刻處理時，可降低該等額外線跡高度但不會於該等額外線跡形成縱向通道。
  16. 如申請專利範圍第13項之方法，其中該子集之該等導電線跡各自係終結於一襯墊，以及其中移除部分線跡並未移除於襯墊之材料。
  17. 如申請專利範圍第1項之方法，其中形成為各自含至少一條縱向通道之該等多數導電線跡之子集包含：於具有一導電平面層之一介電核心上，於該導電平面層上於該子集之導電線跡位置選擇性建立一串列脊，該等脊係順著該介電核心於欲形成該等導電線跡之位置縱向行進；以及於該導電平面層及脊上選擇性建立該等多數導電線跡之子集來形成該子集之導電線跡。
  18. 如申請專利範圍第17項之方法，其中選擇性建立包含阻罩不欲出現選擇性建立之該下方導電結構部分，以及將該下方導電結構接受鍍覆處理。
  19. 如申請專利範圍第17項之方法，進一步包含執行一清除蝕刻操作來移除未接受選擇性建立操作之該等導電平面層部分。
  20. 如申請專利範圍第17項之方法，其中選擇性建立一串列脊進一步包含同時建立並未與屬於該子集之線跡相對 應之額外線跡。
  21. 如申請專利範圍第20項之方法，其中於該導電平面層及脊上選擇性建立該等多數導電線跡之子集並未增加導電材料至該等額外線跡。
  22. 如申請專利範圍第20項之方法，其中於該導電平面層及脊上選擇性建立該等多數導電線跡之子集進一步包含增加高度至該等額外線跡。
  23. 如申請專利範圍第17項之方法，其中於該導電平面層及脊上選擇性建立該等多數導電線跡之子集進一步包含同時建立並未與屬於該子集之線跡相對應之額外線跡。
  24. 如申請專利範圍第17項之方法，其中該子集之導電線跡各自係終結於一襯墊；以及其中兩次選擇性建立操作於該襯墊位置增加導電材料覆蓋於該導電平面層上方。
  25. 一種電路板，包含：包含多數導電線跡之一第一導電線跡層，其包括該等多數導電線跡之一子集，該子集具有帶有至少一個縱向通道之導電線跡，其增加該導電線跡之截面周長，使得相對於沒有至少一縱向通道的導電線跡而言，該導電線跡之電阻率對於超過6Ghz的信號頻率組分會降低；於該第一導電線跡層下方之一第一介電層；以及於該第一導電線跡層上方之一第二介電層，其中該第二介電層包含一樹脂所浸漬之織造纖維介電材料，且其中該等導電線跡之該子集中的該至少一縱向通道係僅以該樹脂所浸漬之織造纖維介電材料的樹脂組分實 質填補。
  26. 如申請專利範圍第25項之電路板，其中於該縱向通道內側之該第二介電層之介電常數係與於該縱向通道上方之該第二介電層之介電常數不同。
  27. 如申請專利範圍第25項之電路板，其中該子集包含至少一個第一差分對。
  28. 如申請專利範圍第27項之電路板，其中該等多數導電線跡包含至少一個第二差分對，其非為該子集之一部分且不具有含至少一個縱向通道之導電線跡。
  29. 如申請專利範圍第28項之電路板，其中該至少一個第一差分線跡對包含全部超過第一長度之差分線跡對且係設計來於超過每秒6.25十億位元之第一傳訊速率發送資料；以及該至少一個第二差分對未包含任何超過該第一長度之差分線跡對且係設計來以等於或大於該第一傳訊速率之傳訊速率發送資料。
  30. 如申請專利範圍第25項之電路板，其中該第一差分對之長度至少為30吋且具有於頻率範圍5GHz<f <25GHz以分貝表示之通道衰減A 不大於A =20 log(e )(b 1 sqrt(f )+b 2 f +b 3 f 2 +b 4 f 3 )，其中：b 1 =2.6 x 10-5 b 2 =2.3 x 10-11 b 3 =3.0 x 10-21 b 4 =-8.1 x 10-32 。
  31. 如申請專利範圍第25項之電路板，其中該第一差分對之 長度至少為27吋且具有於頻率範圍5GHz<f <25GHz以分貝表示之通道衰減A 不大於A =20 log(e )(b 1 sqrt(f )+b 2 f +b 3 f 2 +b 4 f 3 )，其中：b 1 =2.4 x 10-5 b 2 =2.1 x 10-11 b 3 =2.7 x 10-21 b 4 =-8.2 x 10-32 。
  32. 如申請專利範圍第25項之電路板，其中該第一差分對之長度至少為12吋且具有於頻率範圍5GHz<f <25GHz以分貝表示之通道衰減A 不大於A =20 log(e )(b 1 sqrt(f )+b 2 f +b 3 f 2 +b 4 f 3 )，其中：b 1 =1.2 x 10-5 b 2 =1.2 x 10-11 b 3 =1.9 x 10-21 b 4 =-7.1 x 10-32 。
  33. 如申請專利範圍第25項之電路板，其中該等多數導電線跡包含至少一個單端線跡，其非屬該子集之一部分且並未具有至少一條縱向通道。
  34. 如申請專利範圍第25項之電路板，其中該等多數導電線跡之子集為該等多數導電線跡之一適當子集。
  35. 如申請專利範圍第25項之電路板，進一步包含多數導電線跡之一第二導電線跡層，其包括具有至少一個縱向通道之至少一個導電線跡且經校準來與屬於該子集之一部分之該等第一導電線跡層線跡中之一者形成一寬邊 差分對。
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