TWI576023B - Suitable for multi-layer printed circuit board design - Google Patents

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Description

適用於減層設計之多層印刷電路板
本發明係關於一種適用於減層設計之多層印刷電路板，特別係關於一種於多次壓合且厚度減少或減層條件下仍保有傳輸設計較佳製程良率之多層印刷電路板。
印刷電路板是許多電子裝置的關鍵零組件之一，其技術已由傳統的單層板逐漸發展到多層板，藉由多層電路層滿足多功能的電路設計應用，近年來更發展到HDI高密度連接板，其藉由通孔及盲孔達成多層板的各層電路連結互通之訊號傳輸功能。然而多層數電路板會造成厚度較厚，為了滿足各類新穎電子裝置（特別是智慧型手機）對於輕薄設計及便於攜帶的需求，業界逐漸開始採用厚度較薄的玻璃纖維布來製作半固化片（prepreg），目前較常使用的薄織布包括1017、1027、1037、106、1067等布種，期望能藉由減少半固化片的厚度，進而降低印刷電路板成品之整體厚度。
除此之外，線路設計廠商也開始研究如何透過減層（layer reduction）的方式來減少多層板的層數，藉此降低整體厚度而仍可保持原有層數所提供的訊號傳輸功能。
減層對於印刷電路板的優勢在於，不僅可以減低整體印刷電路板的厚度，亦可降低終端產品（如智慧型手機）之整體厚度。此外，電路板製作流程包含裁切、烘烤、機械鑽孔（對位孔）、製作內層電路、增層壓合、雷射鑽孔、曝光顯影、製作內層電路、增層壓合、雷射鑽孔、曝光顯影、製作內層電路…等程序，每增加一層電路都需再重覆製作內層電路、增層壓合、雷射鑽孔、曝光顯影等步驟而消耗大量成本。因此，若能利用減層設計，還可大幅節省製程成本。
然而，目前業界普遍遭遇的問題是，在印刷電路板厚度減少的同時必然需要採用更精密且線寬更小的線寬製程條件以符合特性阻抗的規格要求，因而導致整體製程的良率大為降低，且成本相對提高。因此，有必要提出一種於厚度減少、層數減少條件下仍保有良好訊號傳輸特性且製程良率高之印刷電路板設計。
本發明之目的在於提供一種多層印刷電路板，其包括：至少兩絕緣層，該等絕緣層分別具有玻璃纖維布及包覆該玻璃纖維布之固化樹脂，各絕緣層係彼此疊合；內線路層，至少形成於兩相鄰絕緣層之間；以及外線路層，形成於最外側之絕緣層之外表面；其中，前述絕緣層之介電常數小於或等於3.4，前述線路層之線寬係介於40及75微米之間，使該多層印刷電路板於單線傳輸下之特性阻抗介於45及55歐姆之間，雙線傳輸下之特性阻抗介於90及110歐姆之間。
於一實施例中，多層印刷電路板之線路層之線寬係介於40及60微米之間，較佳係介於45及55微米之間。
於一實施例中，所述玻璃纖維布於1 GHz至10 GHz頻率下之介電常數小於或等於6.6，較佳為所述玻璃纖維布於1 GHz至10 GHz頻率下之介電常數小於或等於4.9。
於一實施例中，多層印刷電路板之單線傳輸下之特性阻抗約為50歐姆，雙線傳輸下之特性阻抗約為100歐姆。
為製造符合前述介電常數範圍之絕緣層，可將玻璃纖維布含浸樹脂組成物後進行烘烤及壓合固化，且該樹脂組成物可包含但不限於聚苯醚、聚苯胺、聚酯、聚丁二烯、苯乙烯-聚丁二烯共聚物、苯乙烯馬來酸酐、馬來醯亞胺、氰酸酯、異氰酸酯、環氧樹脂、聚四氟乙烯、苯并噁嗪、乙烯基化合物之其一者、其改質物或上述組合。
藉由提供滿足特定介電常數之玻璃纖維布及絕緣層，本發明可利用良率較高之製程條件製造出高訊號傳輸特性之多層印刷電路板。
以下謹搭配隨附圖式對實施例進行說明，以增進對於本文所呈現之理論的理解。具有通常知識者應瞭解，圖式中之元件乃是為了達成簡單及清楚說明之目的，且不一定按實際比例繪製。例如，在該等圖式中，某些物件的尺寸相對於其他物件可能有所放大，以有助於對實施例的理解。
由於各種態樣與實施例僅為例示性且非限制性，故在閱讀本說明書後，具有通常知識者可知在不偏離本發明之範疇下，亦可能有其他態樣與實施例。根據下述之詳細說明與申請專利範圍，將可使該等實施例之特徵及優點更加彰顯。
於本發明中，係使用「一」或「一個」來描述本文所述的元件和組件。此舉只是為了方便說明，並且對本發明之範疇提供一般性的意義。因此，除非很明顯地另指他意，否則此種描述應理解為包括一個或至少一個，且單數也同時包括複數。
此外，於本文中，用語「包含」、「包括」、「具有」、「含有」或其他任何類似用語意欲涵蓋非排他性的包括物。舉例而言，含有複數要件的一元件、結構、製品或裝置不僅限於本文所列出的此等要件而已，而是可以包括未明確列出但卻是該元件、結構、製品或裝置通常固有的其他要件。除此之外，除非有相反的明確說明，用語「或」是指涵括性的「或」，而不是指排他性的「或」。例如，以下任何一種情況均滿足條件「A或B」：A為真（或存在）且B為偽（或不存在）、A為偽（或不存在）且B 為真（或存在）、A 和 B均為真（或存在）。
下式(I)為印刷電路板外層線路(micro-strip)之單線傳輸特性阻抗公式：                                          式(I)
下式(II)為印刷電路板內層線路(stripline)之單線傳輸特性阻抗公式：                                    式(II)
其中Zo 為特性阻抗(characteristic impedance)、εo 為介電常數、W為線寬、H為絕緣層高度、T為導電層的厚度。由式(I)及式(II)可知，若採用了減層設計，則絕緣層高度H降低，並導致特性阻抗Zo 降低。此時，若欲保持特性阻抗Zo 不變動，必需減少導電層厚度T、減少線寬W及/或降低絕緣層介電常數εo 。
舉例而言，若介電常數εo 與導電層的厚度T為定值，於此條件下，若為了降低印刷電路板之整體厚度而減少絕緣層高度H，例如透過減層設計，則必須同時減少線寬W方可達成或維持特定的特性阻抗Zo ，例如於單線訊號傳輸之特性阻抗為50Ω±10%，雙線訊號傳輸之特性阻抗為100Ω±10%，以提供最佳的訊號傳輸特性（功率損耗最小且功率能力最大)。其中，前述單線訊號傳輸係指一個訊號由一條導線傳導，雙線訊號傳輸係指訊號由差動放大器分成大小相同、方向相反的兩個訊號，利用二條導線傳導，以提供抗雜訊、適合高速訊號傳輸、低電壓等優點。
然而，因細線寬製程牽涉到曝光、顯影、蝕刻之技術及無塵室環境等因素，若曝光、顯影、蝕刻之技術不佳則易造成線路短路或線路咬過頭而脫落，或線寬太細而造成阻抗值不佳、容易脫落等良率不佳的問題。
舉例而言，以習知銅箔基板所使用之FR-4絕緣層材料製作之印刷電路板為例，為符合特性阻抗Zo 為約50歐姆，其線寬通常需為約50至75微米(μm)，而目前印刷電路板業界製作線寬45至65微米(μm)之製程良率為90%以上，40至45微米的良率約為85%以上。然而，若電路板厚度降低或採用了減層設計，在其他條件相同的情形下，則線寬需限縮至30至40微米，目前印刷電路板業界製作線寬30至40微米之製程良率為40至55%，如此會造成佈線良率大為降低而拉高印刷電路板整體的製作成本及報廢率。
有鑑於此，本發明提出一種適用於減層設計之多層印刷電路板，透過使用低介電常數之玻璃纖維布及絕緣層，可在不需過度減少線寬之情形下而達成單線傳輸下之特性阻抗介於45及55歐姆之間，雙線傳輸下之特性阻抗介於90及110歐姆之間，其中特性阻抗可藉由時域反射儀（TDR）進行量測而得。
本發明一實施例之多層印刷電路板示意圖可參見圖1，其中多層印刷電路板1為一個八層電路板，其主要包括：七個絕緣層10，其分別具有玻璃纖維布及包覆該玻璃纖維布之固化樹脂，各絕緣層10係彼此疊合；內線路層22，分別形成於兩相鄰絕緣層10之間；以及外線路層20，形成於最外側之絕緣層10之外表面，其中兩個外線路層20以及六個內線路層22形成八層電路。
為在減少厚度之情形下達成良好的特性阻抗，前述多層印刷電路板1可採用一般E-玻布作為玻璃纖維布（於1 GHz至10 GHz頻率下之介電常數小於或等於6.8），且配合含浸低介電樹脂組成後所得之半固化片製作多層印刷電路板1，可使電路板之絕緣層10之介電常數小於或等於3.4（例如依照JIS C2565所述方法進行量測），進而可在線寬介於40及75微米間的條件下達成單線訊號傳輸之特性阻抗為50Ω±10%（例如依照IPC-TM-650-2.5.5.7所述方法進行量測），雙線訊號傳輸之特性阻抗為100Ω±10%。由於不需過度減少線寬，因此本發明之多層印刷電路板具有相對較高的良率，可降低不良品的比例，因此製作成本大為降低。
為達前述目的，於一較佳實施例中，前述多層印刷電路板1採用介電常數小於或等於4.9之玻璃纖維布（介電常數係於1 GHz至10 GHz頻率下量測），且配合含浸低介電樹脂組成後所得之半固化片製作多層印刷電路板1，可使電路板之絕緣層10之介電常數小於或等於3.2（例如依照JIS C2565所述方法進行量測），進而可在線寬介於40及60微米間的條件下達成單線訊號傳輸之特性阻抗為50Ω±10%（例如依照IPC-TM-650-2.5.5.7所述方法進行量測），雙線訊號傳輸之特性阻抗為100Ω±10%。
由於不需過度減少線寬，因此本發明之多層印刷電路板具有相對較高的良率，可降低不良品的比例，因此製作成本大為降低。本發明之多層印刷電路板使用之介電常數小於4.9之玻璃纖維布，可購自日東紡之NE玻布（NE-glass fabric，其於1 GHz頻率下介電常數約為4.8）或購自旭化成之L玻布（L-glass fabric，其於1 GHz頻率下介電常數約為4.8）。一般而言，頻率越高，玻璃纖維布之介電常數通常會越小。
為達前述目的，於一實施例中，將前述E-玻布作為玻璃纖維布（較佳為介電常數小於4.9之玻璃纖維布，例如L-玻布或 NE-玻布）含浸於樹脂組成物（低介電樹脂組成）後進行烘烤而製得半固化片，之後將半固化片兩側分別覆蓋銅箔進行壓合以製得核心板（core），並採用曝光、顯影、蝕刻等程序製作內線路層，並於外側透過增層法製作多層板，之後進行雷射或機械鑽孔、孔內金屬化、外線路層製作、表面處理等程序製成多層印刷電路板。
於一實施例中，前述樹脂組成物（低介電樹脂組成）包含聚苯醚、聚苯胺、聚酯、聚丁二烯、苯乙烯-聚丁二烯共聚物、苯乙烯馬來酸酐、馬來醯亞胺、氰酸酯、異氰酸酯、環氧樹脂、聚四氟乙烯、苯并噁嗪、乙烯基化合物之其一者、其改質物或上述組合。於利用前述使用介電常數小於4.9之玻璃纖維布製作之多層印刷電路板中，絕緣層之介電常數小於或等於3.2（利用例如JIS C2565所述方法進行量測）。
下表列出可達成介電常數小於或等於3.2之絕緣層的樹脂組成物（低介電樹脂組成），其中，所述絕緣層係以兩張1037玻璃纖維布（L-玻布或NE-玻布）含浸低介電樹脂組成後，依習知技藝製作不含銅基板，並根據JIS C2565所述方法量測2 GHz頻率下之絕緣層介電常數（採用75%的樹脂含量）。應注意的是，本發明所述之低介電樹脂組成物並無特別限制，任何能使絕緣層之介電常數小於或等於3.4或較佳小於或等於3.2之樹脂組成物均可，而不限定下表所列之樹脂組成物之成分及添加比例。                                                                    表一
此外，本發明所述之低介電樹脂組成物可為購自台光電子材料股份有限公司販賣的EM-355(D)。EM-355(D)採用E-玻布，由其製作之75%樹脂含量之不含銅基板於2 GHz頻率下量測而得之絕緣層介電常數為3.33。此外，本發明所述之低介電樹脂組成物較佳可為購自台光電子材料股份有限公司販賣的EM-355(D)K。EM-355(D)K採用L-玻布，由其製作之75%樹脂含量之不含銅基板於2 GHz頻率下量測而得之絕緣層介電常數為3.13。
藉由採用前述玻璃纖維布、樹脂組成物及製程條件，本發明所提供之多層印刷電路板可結合減層設計來降低厚度，例如由十四層減為十二層、十二層減為十層、十層減成八層、八層減為六層…等等，同時可保有較佳的特性阻抗，例如單線傳輸下之特性阻抗介於45及55歐姆之間，雙線傳輸下之特性阻抗介於90及110歐姆之間；或單線傳輸下之特性阻抗約為50歐姆，雙線傳輸下之特性阻抗約為100歐姆。
一般而言，減層設計所採用的技術方案可由以下文獻中參考或修改而得：US6614325、US 6437991、US 6384340、US 6,103,977。其中，前述文獻之所有內容均併入本文作參考，如同其已完整併入本文中。
實施例
實施例一(E1)使用台光電子材料股份有限公司販售之EM-355(D)半固化片（E-玻布、1037、樹脂含量75%），將上述半固化片以習知之減層設計之多層板製造方法製作八層電路板。實施例二(E2)使用台光電子材料股份有限公司販售之EM-355(D)K半固化片（L-玻布、1037、樹脂含量75%），將上述半固化片以習知之減層設計之多層板製造方法製作八層電路板。實施例三至七(E3~E7)為將表一實例三(A3)之低介電樹脂組成之各成分混合均勻調製樹脂組成膠水(varnish)，並使用L-玻布(1037)或NE-玻布含浸該膠水製造半固化片（樹脂含量75%）。將上述半固化片以習知之減層設計之多層板製造方法製作八層電路板。比較例一(C1)使用台光電子材料股份有限公司販售之EM-285半固化片（FR-4.1材料、E-玻布、1037、樹脂含量75%）製造未減層的十層電路板。比較例二至四(C2~C4)使用台光電子材料股份有限公司販售之EM-285半固化片（FR-4.1材料、E-玻布、1037、樹脂含量75%），比較例五(C5)使用L-玻布製造EM-285半固化片（1037、樹脂含量75%），將比較例二至五同上述實施例製造減層之八層電路板。其中，上述製造方法皆使用1/3 Oz HTE銅箔製作含銅基板，並依習知方法將銅箔電鍍增厚至20微米。將上述E1~E7及C1~C5八層電路板利用IPC-TM-650-2.5.5.7所述方法及時域反射儀（TDR）量測電路板內層線路之單線傳輸特性阻抗(Ω)。使用自動光學線路檢查機(Auto Optical Copper Pattern Inspector) 及檢修確認系統(Verify Repair Station，VSR)檢查線路線寬並計算其良率。使用光學顯微鏡量測多層板之絕緣層高度、導電層厚度、線路線寬。另外再將上述實施例及比較例之各別兩片半固化片疊合，並於外側兩面疊合1/3 Oz HTE銅箔製作含銅基板，並將含銅基板表面銅箔蝕刻後之不含銅基板使用JIS C2565所述方法量測2 GHz頻率下之絕緣層介電常數（樹脂含量75%）。
圖2為實施例一至七(E1~E7)及比較例二至五(C2~C5)之內層線路之線寬W、絕緣層高度H1 及導電層厚度T之示意圖，其中元件符號30係指回歸層（作為接地層），元件符號32係指線路層（作為訊號層），而絕緣層高度H1 可為兩回歸層30間絕緣層材料之厚度，圖中較寬的虛線代表兩回歸層30間之絕緣層材料由兩張半固化片壓合後固化而成。此外，圖3為外層線路之線寬W、絕緣層高度H2 及導電層厚度T之示意圖，其中元件符號30、32之定義同前。圖4為比較例一(C1)之內層線路之線寬W、絕緣層高度H3 及導電層厚度T之示意圖，其中元件符號30、32之定義同前，絕緣層高度H3 可為兩回歸層30間絕緣層材料之厚度，圖中較寬的虛線代表兩回歸層30間之絕緣層材料由三張半固化片壓合後固化而成。
下表二臚列本發明實施例與本發明比較例之相關物理參數及良率、電路製程次數及總成本：                                                          表二
於表二中，實施例一為採用減層設計之多層印刷電路板，其採用10層減為8層之減層設計，並採用具有低介電常數之低介電樹脂組成材料製作絕緣層(Dk ＜ 3.4)；實施例二至七均為採用減層設計之多層印刷電路板，其採用10層減為8層之減層設計，並採用具有特定介電常數之玻璃纖維布(Dk ＜ 4.9)及低介電樹脂組成製作絕緣層(Dk ＜ 3.2)，因此，儘管前述實施例之厚度相較於減層前之結構降低，但可在40至60微米之線寬條件下進行製造，且特性阻抗Zo 符合單線傳輸下之特性阻抗規格50Ω±10%（即介於45及55歐姆之間），並滿足高良率之要求（良率均高於85%），且8層層數只需4次電路製程（每一製程皆需考量機台良率及機台用電率、材料損耗率等），因此可降低總成本。
比較例一並無減層，因此需要5次之電路製程次數，不僅總成本較高，且印刷電路板的總厚度較厚，產品無法達到輕薄的要求。比較例二及三同為減層設計之電路板，其絕緣層高度、導電層厚度、線寬均與實施例五及六相同，但由於比較例二及三採用了介電常數較高之玻璃纖維布及一般介電常數較高之FR-4.1樹脂組成物材料，因此其絕緣層之介電常數較高，無法符合特性阻抗的生產規格50Ω±10%內，致使其印刷電路板訊號傳輸之訊號損失極高，特性不良且報廢率高。比較例四同樣採用8層之減層設計，為了符合特性阻抗之要求，採用較細的線寬製程（35微米），進而導致線寬製程良率大為降低，報廢率相對提高，使得總成本增加。比較例五採用了介電常數較低之玻璃纖維布及一般介電常數較高之FR-4.1樹脂組成物材料，但仍無法符合特性阻抗的生產規格內，致使其印刷電路板訊號傳輸之訊號損失極高，特性不良且報廢率高。
由上表可知，本發明採用低介電常數之玻璃纖維布搭配特定之樹脂組成，可製作低介電常數之絕緣層，適用於40至75微米之線寬製程，可在不須降低產品良率的情形下，滿足單線傳輸45至55歐姆之特性阻抗，進而達成產品之高訊號傳輸特性。
以上實施方式本質上僅為輔助說明，且並不欲用以限制申請標的之實施例或該等實施例的應用或用途。於本文中，用語「例示性」代表「作為一實例、範例或說明」。本文中任一種例示性的實施態樣並不必然可解讀為相對於其他實施態樣而言為較佳或較有利者。
此外，儘管已於前述實施方式中提出至少一例示性實施例或比較例，但應瞭解本發明仍可存在大量的變化。同樣應瞭解的是，本文所述之實施例並不欲用以透過任何方式限制所請求之申請標的之範圍、用途或組態。相反的，前述實施方式將可提供本領域具有通常知識者一種簡便的指引以實施所述之一或多種實施例。再者，可對元件之功能與排列進行各種變化而不脫離申請專利範圍所界定的範圍，且申請專利範圍包含已知的均等物及在本專利申請案提出申請時的所有可預見均等物。
1‧‧‧多層印刷電路板
10‧‧‧絕緣層
20‧‧‧外線路層
22‧‧‧內線路層
30‧‧‧回歸層
32‧‧‧線路層
W‧‧‧線寬
H1、H2、H3‧‧‧絕緣層高度
T‧‧‧導電層厚度
圖1為本發明多層印刷電路板之示意圖。
圖2為內層線路之線寬W、絕緣層高度H1 及導電層厚度T之示意圖。
圖3為外層線路之線寬W、絕緣層高度H2 及導電層厚度T之示意圖。
圖4為比較例C1內層線路之線寬W、絕緣層高度H3 及導電層厚度T之示意圖。
1‧‧‧多層印刷電路板
10‧‧‧絕緣層
20‧‧‧外線路層
22‧‧‧內線路層

Claims (10)

  1. 一種多層印刷電路板，包括： 至少兩絕緣層，其分別具有玻璃纖維布及包覆該玻璃纖維布之固化樹脂，各絕緣層係彼此疊合； 內線路層，至少形成於兩相鄰絕緣層之間；以及 外線路層，形成於最外側之絕緣層之外表面； 其中，前述絕緣層之介電常數小於或等於3.4，前述線路層之線寬係介於40及75微米之間，使該多層印刷電路板於單線傳輸下之特性阻抗介於45及55歐姆之間，雙線傳輸下之特性阻抗介於90及110歐姆之間。
  2. 如請求項1所述之多層印刷電路板，其中絕緣層之介電常數係於樹脂含量75%、2 GHz頻率下量測而得。
  3. 如請求項1所述之多層印刷電路板，其中玻璃纖維布於1 GHz至10 GHz頻率下之介電常數小於6.6。
  4. 如請求項1所述之多層印刷電路板，其中絕緣層之介電常數於樹脂含量75%、2 GHz頻率之條件下係小於或等於3.2。
  5. 如請求項1所述之多層印刷電路板，其中絕緣層之介電常數係依照JIS C2565所述方法進行量測而得。
  6. 如請求項1所述之多層印刷電路板，其中線路層之線寬係介於40及60微米之間。
  7. 如請求項1所述之多層印刷電路板，其中線路層之線寬係介於45及55微米之間。
  8. 如請求項1所述之多層印刷電路板，其中單線傳輸下之特性阻抗約為50歐姆，雙線傳輸下之特性阻抗約為100歐姆。
  9. 如請求項1所述之多層印刷電路板，其中絕緣層係由玻璃纖維布含浸樹脂組成物後進行烘烤及壓合固化而製得，且該樹脂組成物包含聚苯醚、聚苯胺、聚酯、聚丁二烯、苯乙烯-聚丁二烯共聚物、苯乙烯馬來酸酐、馬來醯亞胺、氰酸酯、異氰酸酯、環氧樹脂、聚四氟乙烯、苯并噁嗪、乙烯基化合物之其一者、其改質物或上述組合。
  10. 如請求項1所述之多層印刷電路板，其中特性阻抗係依照IPC-TM-650 2.5.5.7所述方法進行量測而得。
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