TWI462257B - 空氣矽穿孔結構 - Google Patents

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Description

空氣矽穿孔結構
本發明大體上關於積體電路，且更特別地，關於具有低電容及串音之矽穿孔之製造技術。
對於一給予節點科技而言，增加積體電路(IC)尺寸典型地增加可包含於一晶粒上之功能。不幸地，缺陷時常與晶粒面積成正比。一顆大晶粒較一顆較小晶粒更可能併入缺陷。缺陷影響良率，且良率損失時常隨著晶粒尺寸增加而增加。各種技術已被發展以提供所期待良率位準之大型積體電路。
一提供大型積體電路之方法係使用矽穿孔(TSV)技術將一矽中介層上的多個較小積體電路晶粒組構成一大型積體電路。一矽中介層主要係一基板，其中，在該矽中介層已被處理以提供金屬接線及接觸件後，將該些晶粒以覆晶方式結合至該基板。一矽中介層典型地具有一些圖案金屬層且其間插入連接至矽穿孔之絕緣層。多個積體電路晶粒係物理性地及電性地連接至具有微凸塊陣列之中介層。
許多矽穿孔攜帶低頻訊號或直流電，例如，一偏壓或一地迴路，且傳統矽穿孔適用於這些應用。然而，積體電路具有射頻(RF)或其它高頻埠(例如，接腳或墊片)或例如具有快速(例如，200微微秒或更少)上升或下降時間之數位路徑之關鍵性數位路徑時，一傳統矽穿孔之高頻執行效率在該高頻或關鍵性資料路徑中可能是限制因素。例如，一高電容矽穿孔可能降低一高頻訊號、降低一數位訊號之上升/下降時間、增加另一矽穿孔上之訊號間之串音、或增加雜訊引入。
遮護技術時常被使用以減少訊號接線間之串音。例如，環繞一接線之導電地面遮護那個接線避開來自其它訊號接線或雜訊之不要串音。不幸地，一些矽穿孔遮護技術增加矽穿孔電容。儘管這類增加之電容在一些矽穿孔應用中係可接受，然在其它矽穿孔應用中卻是不受期待的。
用於減少矽穿孔電容及矽穿孔間之串音之技術係受到期待的。
根據一實施例裝置具有一種矽基板，該矽基板具有透過該矽基板自該矽基板之第一表面延伸至該矽基板之第二表面之導電通孔。一介電通孔自該矽基板之第二表面往該矽基板之第一表面延伸。在一些實施例中，該介電通孔透過該矽基板自該矽基板之第二表面延伸至該矽基板之第一表面。在其它實施例中，該介電通孔並未整個貫穿該矽。在一些實施例中，該介電通孔係一空氣通孔，也就是，該通孔未填充一固態介電材料而由空氣提供該介電質。
在一進一步實施例中，複數個圖案金屬層及中間介電層係製造於該矽基板之第一表面上。在一特定實施例中，該複數個圖案金屬層包含定義一接觸件陣列之圖案金屬層，且該裝置包含以覆晶方式結合至該接觸件陣列之積體電路(例如，一場域可程式閘陣列)。在一進一步實施例中，一第二積體電路係以覆晶方式結合至一第二接觸件陣列。
在另一實施例中，該矽基板包括一積體電路基板。
在一實施例中，該導電通孔包含具有第一直徑之導電構件，且該介電通孔具有第二直徑，該第二直徑係大於該第一直徑。在一替代性實施例中，該導電通孔包含具有第一直徑之導電構件，且該介電通孔具有第二直徑，該第二直徑係小於該第一直徑。在另一實施例中，該導電通孔及該介電通孔之直徑實質上係相同。在又一實施例中，該基板具有不同設計直徑(也就是，該些不同直徑係蓄意並非該製造容限之暇疵)之介電通孔。在一進一步實施例中，該裝置包含一第二導電通孔，且該介電通孔係置於該第一導電通孔及該第二導電通孔之間。一再進一步實施例包含置於該第一介電通孔及該第二導電通孔間之第二介電通孔。今一步實施例包含置於該些導電通孔間之另外介電通孔。
在一特定實施例中，該介電通孔係接近該導電通孔，且第二、第三及第四介電通孔也是接近該導電通孔。第五、第六、第七及第八介電通孔係在對角線上接近該導電通孔。在另一實施例中，該介電通孔與該導電通孔相鄰一距離，且第二、第三及第四介電通孔也是置於該距離處，例如，環繞該導電通孔排列成一十字或格子圖案。在一些實施例中，一錫球係連接至該矽基板第二表面處之導電通孔。
在另一實施例中，一中介層係藉由自一矽中介層晶圓之第一表面開始蝕刻該矽中介層晶圓內之第一導孔來製造之。一介電內襯層係例如藉由一熱氧化製程中將二氧化矽成長於該些側壁上而形成於該些第一導孔側壁上。導體構件係形成於該些第一導孔內，且一圖案金屬層及金屬間介電層堆疊係形成於該矽中介層晶圓第一表面上。將材料自該矽中介層晶圓第二表面中移除以露出該些導體構件末端。第二導孔係在該矽晶圓內由該矽中介層晶圓第二表面開始往該第一表面進行蝕刻。該些第二導孔係選擇性地填充一固態介電質，其可以液態施用之並接著轉化成固態。
在一些實施例中，該些第二導孔係透過該矽基板進行蝕刻以產生貫穿矽介電通孔。在其它實施例中，在到達該圖案金屬層堆疊前，停止該些第二導孔之蝕刻。在一特定實施例中，蝕刻該些第二導孔包含蝕刻介於一第一導體構件及一第二導體構件間之第二導孔。
第1圖係根據一實施例之具有位在一中介層112內之導電矽穿孔101、103間之介電矽穿孔102的複合積體電路100的剖面圖。四積體電路晶粒104、106、108、110係安裝於該中介層112上。該些積體電路晶粒104、106、108、110係以覆晶方式結合至該中介層112，透過導電微凸塊陣列114來產生至該中介層112之導電矽穿孔101、103之電性連接。例如，該些積體電路晶粒可搭配一C4或微凸塊陣列來製造，其電性且機械性地連接每一個積體電路晶粒至該中介層上相對應微接觸件陣列。其它類型的接觸件、接觸陣列及接合技術可替代性地被使用。例如底膠或密封化合物之其它特徵及結構基於說明目的而被省略。
該些介電矽穿孔102不是導電性。該些介電矽穿孔係填充著例如空氣或一固態或膠狀介電材料之介電質。該介電矽穿孔102降低該些導電矽穿孔101、103之電容並藉由降低靠近該些導電矽穿孔周遭之介電常數來降低該些導電矽穿孔101、103間之串音。例如，該中介層的矽材料具有約為11.9的相對性介電常數，而空氣具有約為1的相對性介電常數。若該介電矽穿孔102主要係貫穿該中介層矽晶圓部分之未填充孔洞，則因為部分在其它方面應為矽的地方已被空氣所取代，故該導電矽穿孔101具有一降低電容。更進一步，中介層所使用之許多矽基板係至少稍微導電，其進一步增加矽穿孔電容，然而在該介電矽穿孔102內的空氣並不導電。
該介電矽穿孔102也藉由將該矽由較該矽具有更高電阻率或較低介電常數之介電質所取代來降低該些導電矽穿孔101、103間之耦合(串音)。這個對於空氣尤其適用，其具有非常低介電常數及非常高電阻率兩者。該中介層112具有環繞該些導電矽穿孔或置於該些導電矽穿孔(見例如第2圖)間之額外介電矽穿孔。在其它實施例中，該些介電矽穿孔被填充著較該基板之矽具有更低介電常數或更高電阻率之介電質固體或膠體。
該中介層112具有製造於該矽晶圓部分118上之圖案金屬層116。在一特定實施例中，該矽晶圓部分118係類似於積體電路製造中所使用那些之矽晶圓的一部分，且該中介層係一主動中介層(也就是，除了圖案金屬層外，該中介層還包含電子裝置)。該些圖案金屬層可使用類似於積體電路製造所使用那些之沉積及微影成像技術來形成之。例如，若一積體電路製造方法流程(例如，一90奈米節點技術)定義一積體電路晶圓(通常稱之為後段(BEOL)製程)上之一些圖案金屬層，類似於定義該積體電路之上方金屬層所使用那些之製程可被使用以製造該中介層晶圓上之圖案金屬層。中介層典型地具有由介電層穿插其中而隔開並使用導電通孔來互連之1至4圖案金屬層，就如同習知薄膜、嵌入或雙嵌入製程技術中所熟知者。然而，這些類型只是示範性的。
根據一些實施例之中介層係一被動中介層。那個意謂著該中介層不具有製造於該中介層之矽中的例如二極體、薄膜電容器及電晶體之電子裝置。替代性實施例整合主動中介層，其具有電晶體或製造於該中介層之矽中的其它裝置。這類電子裝置係以通常稱之為前段(FEOL)製程來製造之。在一些實施例中，該主動中介層整合一中階至高階積體電路。在其它實施例中，相當少的電子元件被製造於該中介層之矽中以處理例如電壓控制、電源佈置及基本切換之功能。
該中介層112將該中介層頂部上之積體電路接觸件的微間距轉移至該背部上的較大間距。在特定範例中，該中介層頂部具有約20,000至約60,000微凸塊接觸件及10,000至約30,000矽穿孔，視該複合積體電路尺寸、安裝於該中介層上之積體電路的數量和類型及其它因素而定。在一特定實施例中，該些微凸塊係具有一45微米間距，而該些矽穿孔被凸起120以形成具有約180微米至約200微米間距的凸塊陣列。
在一示範性製造順序中，該中介層內之介電矽穿孔係形成於該些導電矽穿孔及圖案金屬層已形成之後。這個通常被稱之為一“最後通孔”製程，而該些導電矽穿孔係由通常被稱之為一“第一通孔”製程來形成之。儘管導電通孔可使用最後通孔技術來製造，但該蝕刻光罩至該晶圓對側上事先存在之圖案金屬層的對準具有挑戰性，並會產生不受期待的低製造良率。該些介電矽穿孔未電性連接至該重疊的圖案金屬層內的接觸件，也不一定要保有一最後通孔製程所製造之導電通孔所可能會產生之相同的製造容限。同時，使用一第一通孔製程所製造之導電通孔提供給使用一最後通孔製程所製造之介電通孔對準參考。基本上，該些介電矽穿孔係使用微影成像技術來定義在該積體電路晶粒介面對側之中介層上並由那側開始蝕刻。
那些熟知複合積體電路技術之人士理解到第1圖係基於說明目的而被簡化，且特定尺寸及數量只是示範性的。在一特定實施例中，積體電路104之接腳103係一高頻訊號接腳，例如，接腳103係要攜帶至少6Gbps訊號。因為高頻訊號路徑上的降低電容及串音提供改進的執行效率，故尤其可期待使用介電矽穿孔結合導電矽穿孔來嘗試攜帶高頻訊號。例如欲連接至一偏壓、地面或低頻訊號之矽穿孔的其它導電矽穿孔可選擇性地結合根據一或更多實施例之介電矽穿孔來使用。然而，根據一些實施例之中介層包含結合介電矽穿孔來使用之導電矽穿孔及不具有相鄰介電矽穿孔所使用之導電矽穿孔。
第2圖係根據一實施例之具有形成於該中介層200之矽基板201內之介電矽穿孔200、204之部分中介層200的平面圖。該圖係重疊圖案金屬層已移除(相較於第3圖之參考號302)之中介層俯視圖。為了說明該矽基板201內之介電及導電矽穿孔間之關係，未顯示重疊特徵。
該介電矽穿孔204係介於第一導電矽穿孔206及第二導電矽穿孔208之間。該介電矽穿孔204降低兩導電矽穿孔206、208之電容，並降低導電矽穿孔206及導電矽穿孔208間之串音。
該些矽穿孔自該矽基板一主要表面(例如，頂部表面)延伸至該矽基板之相對主要表面(例如，底部表面)。該些介電矽穿孔保持未填充(也就是，空氣矽穿孔)或被填充一或更多介電材料且大體上為非導電性。該些導電矽穿孔提供自該矽基板一主要表面至該矽基板之相對主要表面的導電路徑。在傳統導電矽穿孔中，一介電內襯層(例如，二氧化矽)係長在該矽穿孔內壁上，接著一金屬種子層被濺鍍在該內襯層上，以及例如銅之金屬被電鍍以透過該導電矽穿孔來提供該導電路徑。其它金屬系統替代性地被使用，且該導體可例如為一實體或中空圓柱。該底部(也就是，安裝該些積體電路側的對側)典型地包含例如一球狀柵格陣列之接觸件陣列(未顯示，見第3圖參考號304)，用以安裝至一印刷電路板或封裝基板。
該些介電及導電矽穿孔係安排成一格子圖案；然而，本安排只是示範性。例如，替代性實施將介電矽穿孔交錯於該導電矽穿孔陣列之行列中。雖然導電矽穿孔208主要由八個介電矽穿孔所環繞，然而其它導電矽穿孔210、212並沒有。雖然所示介電矽穿孔主要係圓的，然而替代性實施例使用例如矩形或橢圓形之其它外形。類似地，第2圖中所示介電矽穿孔係大於該些導電矽穿孔，但是替代性實施例包含小於該些導電矽穿孔(見例如第4圖)或與導電矽穿孔同尺寸之介電矽穿孔，或結合各種尺寸及/或外形之介電或導電矽穿孔。
第3圖係沿著剖面線A-A所截取之第2圖中介層剖面圖，具有形成於該矽基板201上之圖案金屬層302。該圖案金屬層302通常被稱之為一後段堆疊，其係形成於該矽基板201頂部(第一側)306上。在一特定實施例中，該後段堆疊包含半導體製造技術所熟知之透過介電材料的金屬間夾層互連之嵌入或雙嵌入圖案金屬層。該些圖案金屬層將該導電矽穿孔圖案轉移至合適積體電路接觸件陣列圖案，並選擇性地將積體電路上的接腳合併或散佈至導電矽穿孔。例如一球狀柵格陣列或凸塊陣列之接觸件304係形成於該中介層背部(第二側)308。例如，該些接觸件304介接一印刷電路板或封裝基板。導電矽穿孔206及導電矽穿孔208間之介電矽穿孔204降低兩導電矽穿孔之電容並降低該些導電矽穿孔206、208間之串音。
導電及介電矽穿孔可根據各種技術來製造之。在一些實施例中，一第一通孔製程被使用於導電及介電矽穿孔兩者，該些導電矽穿孔填充著如傳統導電矽穿孔般之導體，且在該些導電矽穿孔被填充之前或之後，該些介電矽穿孔被填充一固態或膠狀介電材料或保持未填充(也就是，空氣矽穿孔)。該些導孔典型地被蝕刻至該矽基板內，但未整個貫穿該矽基板。接著該些導孔係根據所要的矽穿孔類型，典型地使用一中間遮罩製程或替代性地使用一二階段蝕刻製程(一蝕刻用以定義接著填充一導體之導電矽穿孔洞，而下一蝕刻用以定義該些介電矽穿孔洞)進行填充。頂部矽穿孔洞典型地並未被蝕刻貫穿該晶圓，而是一盲孔。在該矽穿孔洞被填充後，該晶圓被平坦化，且該些頂部層(圖案金屬層堆疊302)被製造，而該晶圓被後摺以露出自該頂部中所蝕刻出的矽穿孔。
在一替代性製程中，該些導電矽穿孔係使用一第一通孔技術來形成，接著該些介電矽穿孔係使用一最後通孔技術來形成。基本上，在該些導電通孔已藉由後摺該晶圓來露出後，一第二矽蝕刻順序被執行以形成該些介電矽穿孔洞。雖然對於導電矽穿孔而言，最後通孔製程係難以對準，然而對於介電矽穿孔而言，對準容限較不嚴格。該最後通孔製程所形成之介電矽穿孔可被填充著例如二氧化矽、有 機介電材料或氣膠之介電材料305或保持未填充(也就是，一空氣矽穿孔)。一填充介電矽穿孔係基於說明目的而示於第3圖。儘管單一中介層或其它基板可整合例如填充及空氣矽穿孔之不同實施例，但是其它實施例可整合實際上一模一樣的介電矽穿孔，例如，空氣矽穿孔。
在一些實施例中，一介電通孔310並未一路自該矽基板201之第一側306延伸，貫穿該矽基板到達該矽基板201之第一側308。基於方便說明目的，這些介電通孔通常被稱之為矽穿孔，即使它們主要是盲孔且未整個延伸貫穿該矽亦然。如上所述，儘管單一中介層或其它基板可整合例如貫穿及盲型矽穿孔之不同實施例，但是其它實施例可整合實際上一模一樣的矽穿孔，例如，全為貫穿矽穿孔或全為盲型矽穿孔。
第4圖係根據另一實施例之中介層400之一部分平面圖。如同上面第2圖，該些圖案金屬層未被顯示，藉以說明該矽晶圓402內之導電及介電矽穿孔間的關係。該些導電矽穿孔404、406之直徑大於該些介電矽穿孔408、410。在一替代性實施例中，該矽基板係例如一場域可程式閘陣列基板之積體電路基板，且該些導電及介電矽穿孔自該積體電路基板背面開始延伸，該些導電矽穿孔典型地係電性連接至該積體電路。
介電矽穿孔之直徑及外形隨製程及中介層設計而變。可期待以空氣或其它介電質來取代靠近一導電矽穿孔之矽。在一些實施例中，既然一些更小的介電矽穿孔可被使 用以移除更多部分的矽，則降低介電矽穿孔直徑致使靠近導電矽穿孔(基本上藉由更緊密塞入該些介電矽穿孔)之矽減少更多，其改進導電矽穿孔的電性執行效率。
二介電矽穿孔408、410係介於導電矽穿孔404、406之間。該些介電矽穿孔408、410降低每一個導電矽穿孔404、406的電容並降低該些導電矽穿孔404、406間的串音。介電矽穿孔不需要環繞或緊緊靠近該中介層內的每一個導電矽穿孔。例如，儘管導電矽穿孔406被介電矽穿孔所環繞，然而由於具有矽穿孔406之列中的下一個導電矽穿孔之故，導電矽穿孔414具有相當靠近的一些介電矽穿孔416、418，但是導電矽穿孔420並不具有緊密相鄰的介電矽穿孔。在一特定實施例中，介電矽穿孔416、418係與安裝於該中介層上之積體電路的低頻、偏壓或接地接腳有關，而導電矽穿孔404、406係與高頻或高資料率接腳有關。
第5A圖係一曲線圖500，顯示一傳統導電矽穿孔(模擬圖502)、由大體上根據第2圖之大的空氣矽穿孔所環繞之傳統矽穿孔(模擬圖504)及由大體上根據第4圖之小的空氣矽穿孔所環繞之傳統矽穿孔(模擬圖506)之有效電容對頻率之模擬圖502、504、506。這些模擬圖係使用0.5微米厚度的二氧化矽對該些導電矽穿孔內之內襯層及具有100西門斯/公尺(S/m)(1歐姆-公分電阻率)導電率之矽晶圓進行模擬。這些模擬圖顯示根據所述實施例將導電矽穿孔搭配介電矽穿孔一起使用對有效電容之實質降低。
第5B圖係一曲線圖510，顯示一傳統導電矽穿孔(模擬圖512)、由大體上根據第2圖之大的空氣矽穿孔所環繞之傳統矽穿孔(模擬圖514)及由大體上根據第4圖之小的空氣矽穿孔所環繞之傳統矽穿孔(模擬圖516)之導電矽穿孔間之絕緣(串音)對頻率之模擬圖512、514、516。這些模擬圖係使用0.5微米厚度的二氧化矽對該些導電矽穿孔內之內襯層及具有100西門斯/公尺導電率之矽晶圓進行模擬。這些模擬圖顯示根據所述實施例將導電矽穿孔搭配介電矽穿孔一起使用對串音之實質降低。
第6A圖係一曲線圖600，顯示一傳統導電矽穿孔(模擬圖602)、由大體上根據第2圖之大的空氣矽穿孔所環繞之傳統矽穿孔(模擬圖604)及由大體上根據第4圖之小的空氣矽穿孔所環繞之傳統矽穿孔(模擬圖606)之有效電容對頻率之模擬圖602、604、606。這些模擬圖係使用2.4微米厚度的二氧化矽對該些導電矽穿孔內之內襯層及具有5西門斯/公尺(20歐姆-公分電阻率)導電率之矽晶圓進行模擬。這些模擬圖顯示根據所述實施例將導電矽穿孔搭配介電矽穿孔一起使用對有效電容之實質降低。它們同時證明可取得小於40飛特法拉之有效電容。
第6B圖係一曲線圖610，顯示一傳統導電矽穿孔(模擬圖612)、由大體上根據第2圖之大的空氣矽穿孔所環繞之傳統矽穿孔(模擬圖614)及由大體上根據第4圖之小的空氣矽穿孔所環繞之傳統矽穿孔(模擬圖616)之導電矽穿孔間之絕緣(串音)對頻率之模擬圖612、614、616。這些模擬圖係使用2.4微米厚度的二氧化矽對該些導電矽穿孔內之內襯層及具有5西門斯/公尺(S/m)(20歐姆-公分電阻率)導電率之矽晶圓進行模擬。這些模擬圖顯示根據所述實施例將導電矽穿孔搭配介電矽穿孔一起使用對串音之實質降低。它們同時證明優於-30分貝的耦合可在高達6千兆赫取得。
用以降低串音(改進絕緣)及降低電容之傳統方式包含增加該些導電矽穿孔之熱二氧化矽內襯層厚度並增加該矽基板之電阻率。典型矽基板導電率範圍由約5西門斯/公尺至100西門斯/公尺。一典型導電二氧化矽內襯層係成長至約0.5微米厚度。更厚內稱層花更長時間來成長且在典型製程中具有之厚度上限約為2.5微米。
因此，第5A圖及第5B圖中之模擬圖502及512代表在相當高導電率之矽中之導電通孔有效電容及一相當薄的0.5微米二氧化矽內襯層(主要是最壞例子狀況)，而第6A圖及第6B圖中之模擬圖502及512代表在相當低導電率之矽中之導電通孔有效電容及一相當厚的二氧化矽內襯層(主要是最佳例子狀況)。第5A圖、第5B圖、第6A圖及第6B圖顯示根據所述實施例之介電矽穿孔顯著地改進最佳及最壞例子兩狀況下相關導電矽穿孔的電性執行效率。
第7圖係根據一實施例製造一中介層之方法700之流程圖。首先，藉由蝕刻一第一側(頂部)並部分透過該矽中介層晶圓(也就是，形成盲孔)而將導孔製造於一矽中介層晶圓內(步驟702)。如矽穿孔製造技術所熟知地使用微影成像及異向矽蝕刻技術來形成該些導孔。一內襯層係形成於該第一導孔內側壁上(步驟704)，且導體構件係形成於該些內襯的第一導孔中(步驟706)。在一特定實施例中，一熱氧化製程被使用以將氧化矽成長在例如該些導孔側壁之中介層晶圓的露出矽表面上。
一後段圖案金屬層及金屬間介電層堆疊係形成於該矽中介層晶圓之第一側上(步驟708)。在一特定實施例中，該後段堆疊電性連接該些內襯的第一導孔中之導體構件至該後段堆疊頂上之接觸墊片。在一更特定實施例中，該些接觸墊片形成一接觸件陣列，用於安裝一積體電路至該中介層。
該矽中介層之第二側(背部)被摺疊或在其它方面被移除(步驟710)，使該矽中介層晶圓變薄至一想要厚度並露出該些導電矽穿孔相對末端(也就是，連接至該後段堆疊之末端的相對側)。本製程通常係藉由以熱敏性暫時黏著劑(例如，蠟)或其它暫時黏著劑來安裝該矽中介層晶圓至一處理晶圓或其它基板上，其讓該薄晶圓易於處理並減少薄晶圓斷裂。第二導孔係由該薄矽中介層晶圓之第二側所製造，用以形成介電矽穿孔(步驟712)，其大體上自該中介層晶圓背部延伸至該後段堆疊(也就是，透過該矽晶圓)，但為替代性地未整個延伸貫穿該矽基板之盲孔。在一特定實施例中，該後段堆疊之第一介電層充當一阻蝕層，或一阻蝕層被提供於該後段堆疊下方。在一些實施例中，一蝕刻指示層被提供於該矽反側(在該後段堆疊下方)上，且在偵測到該蝕刻指示層之蝕刻產物時停止該蝕刻製程。
在一特定實施例中，一介電矽穿孔係置於第一導電矽穿孔及第二導電矽穿孔之間。在一進一步實施例中，該第一導電矽穿孔及該第二導電矽穿孔間之串音在6千兆赫係小於-30分貝。在一進一步實施例中，該些介電矽穿孔係選擇性地填充一固態、液態或膠狀介電材料(步驟714)。在一特定實施例中，該些介電矽穿孔係填充著液態形式的介電材料，其接著被硬化或烘烤熱處理以形成一固態或膠狀介電材料。
第8圖係適合搭配所述實施例來使用之場域可程式閘陣列800之平面圖。例如，第1圖積體電路104、106、108、110中之一者或更多可為第8圖之場域可程式閘陣列。該場域可程式閘陣列可使用例如一互補式金屬氧化物半導體製程或一混合互補式金屬氧化物半導體/N型金屬氧化物半導體製程來製造之。
所示場域可程式閘陣列架構包含大量不同可程式單元，包含多個十億位元收發器(MGT)801、可組態邏輯方塊(CLB)8024、隨機存取記憶體方塊(BRAM)803、輸出入方塊(IOB)804、組態及時脈邏輯(CONFIG/CLOCKS)805、數位訊號處理(DSP)方塊806、專門輸出入方塊(I/O)807(例如，組態埠及時脈埠)、及例如數位式時脈管理器、類比至數位轉換器、系統監視邏輯電路等等之其它可程式邏輯電路808。一些場域可程式閘陣列也包含專用處理器方塊(PROC)810。自該組態/時脈邏輯805行延伸之水平區域809被使用以將該些時脈及組態訊號散佈於整個該場域可程式閘陣列800111橫向處。
在一些場域可程式閘陣列中，每一個可程式單元包含一可程式內連線構件(INT) 111，具有來回於每一個相鄰單元中之相對應內連線構件的標準化連接。因此，放在一起的可程式內連線構件配置所示場域可程式閘陣列之可程式內連線結構。該可程式內連線構件(INT)111也包含來回於相同單元內之可程式邏輯構件之連接，如同第8圖頂部處所含範例所顯示者。
例如，一可組態邏輯方塊802可含可被程式化以配置使用者邏輯加單一可程式內連線構件(INT) 811之可組態邏輯構件(CLE 812)。一隨機存取記憶體方塊803除了一或更多可程式內連線構件外，還可包含一隨機存取記憶體方塊邏輯構件(BRL) 813。典型地，一單元內所含內連線構件數視該單元高度而定。在所示實施例中，一隨機存取記憶體方塊單元具有與五個可組態邏輯方塊相同的高度，但是其它數量(例如，四個)也可被使用。一數位訊號處理方塊單元806除了適量可程式內連線構件外，還可包含一數位訊號處理方塊邏輯構件(DSPL)814。一輸出入方塊804除了該可程式內連構件(INT) 811例子外，還可包含例如輸出入邏輯構件(IOL)815的二個例子。利用第8圖所示架構之一些場域可程式閘陣列包含額外邏輯方塊，其切斷構成該場域可程式閘陣列一大部分之規則性縱列結構。該些額外邏輯方塊可為可程式方塊及/或專用邏輯電路。例如，第8圖所示處理器方塊PROC 810跨越幾行的可組態邏輯方塊及隨機存取記憶體方塊。處理器方塊810可包括單一功率領域，或者它可包括多功率領域，或者，它可與場域可程式閘陣列800中之其它方塊分享一功率領域。
注意，第8圖係只要說明一示範性場域可程式閘陣列架構。一行中的邏輯方塊數量、該些行的相對寬度、行的數量及順序、包含於該些行中的邏輯方塊類型、該些邏輯方塊的相對尺寸、及包含於第8圖頂部的內連線/邏輯配置純為示範性的。例如，在一實際場域可程式閘陣列中，大於一相鄰行的可組態邏輯方塊典型地係包含於任何該些可組態邏輯方塊出現的地方，以協助使用者邏輯的有率配置。
雖然本發明已結合特定實施例做描述，然這些實施例之變化對於那些熟知此項技術之人士鑑於在此所揭示者係顯而易見的。例如，介電矽穿孔的替代性安排、不同基板或基板材料類型可被使用，或處理步驟可以不同順序執行之。因此，所附申請專利範圍之精神及範圍不應受限於前述說明。
100．．．複合積體電路
101．．．導電矽穿孔
102．．．介電矽穿孔
103．．．導電矽穿孔
104-110．．．積體電路晶粒
112．．．中介層
114．．．導電微凸塊陣列
116．．．圖案金屬層
118．．．矽晶圓部分
120．．．凸塊
200．．．中介層
201．．．矽基板
202、204．．．介電矽穿孔
206、208．．．導電矽穿孔
210、212．．．導電矽穿孔
302．．．圖案金屬層
304．．．接觸件
305．．．介電材料
306．．．頂部(第一側)
308．．．背部(第二側)
310．．．介電通孔
400．．．中介層
402．．．矽晶圓
404、406．．．導電矽穿孔
408、410．．．介電矽穿孔
414．．．導電矽穿孔
416、418．．．介電矽穿孔
420．．．導電矽穿孔
500．．．曲線圖
502-506．．．模擬圖
510．．．曲線圖
512-516．．．模擬圖
600．．．曲線圖
602-606．．．模擬圖
610．．．曲線圖
612-616．．．模擬圖
700‧‧‧方法流程圖
702-714‧‧‧步驟
800‧‧‧場式可程式閘陣列架構平面圖
801‧‧‧多十億位元收發器(MGT)
802‧‧‧可組態邏輯方塊電晶體(CLB)
803‧‧‧隨機存取記憶體方塊(BRAM)
804‧‧‧輸出入方塊(IOB)
805‧‧‧組態及時脈邏輯(CONFIG/CLOCKS)
806‧‧‧數位訊號處理方塊(DSP)
807‧‧‧專門輸出入方塊(I/O)
808‧‧‧其它程式邏輯
809‧‧‧水平區域
810‧‧‧處理器方塊(PROC)
811‧‧‧可程式內連線構件(INT)
812‧‧‧可組態邏輯構件(CLE)
813‧‧‧隨機存取記憶體方塊邏輯構件(BRL)
814‧‧‧數位訊號處理邏輯構件(DSPL)
815‧‧‧輸出入邏輯構件(IOL)
第1圖係根據一實施例之具有位在一中介層內之介電矽穿孔之複合積體電路剖面圖。
第2圖係根據一實施例之具有介電矽穿孔之部分中介層平面圖。
第3圖係具有後段圖案金屬層之第2圖中介層剖面圖。
第4圖係根據另一實施例之部分中介層平面圖。
第5A圖係根據第一晶圓型實施例顯示一傳統導電矽穿孔或各矽穿孔之有效電容對頻率模擬圖之曲線圖。
第5B圖係根據第一晶圓型實施例顯示傳統導電矽穿孔之導電矽穿孔間之絕緣對頻率模擬圖之曲線圖。
第6A圖係根據第二晶圓型實施例顯示一傳統導電矽穿孔或各矽穿孔之有效電容對頻率模擬圖之曲線圖。
第6B圖係根據第二晶圓型實施例顯示傳統導電矽穿孔之導電矽穿孔間之絕緣對頻率模擬圖之曲線圖。
第7圖係根據一實施例之製造一中介層之方法流程圖。
第8圖係適合搭配所述實施例來使用之場域可程式閘陣列平面圖。
201．．．矽基板
204．．．介電矽穿孔
206．．．導電矽穿孔
208．．．導電矽穿孔
302．．．圖案金屬層
304．．．接觸件
305．．．介電材料
306．．．頂部(第一側)
308．．．背部(第二側)
310．．．介電通孔

Claims (24)

  1. 一種裝置，包括：一矽基板，具有一第一表面及一第二表面；一第一導電通孔，透過該矽基板自該矽基板第一表面延伸至該矽基板第二表面；及一介電通孔，自該矽基板第二表面往該矽基板第一表面延伸；以及一第二導電通孔，自該矽基板第一表面延伸至該矽基板第二表面；其中該介電通孔係配置以降低該第一導電通孔之電容。
  2. 如申請專利範圍第1項之裝置，其中，該介電通孔透過該矽基板自該矽基板第二表面延伸至該矽基板第一表面。
  3. 如申請專利範圍第1項之裝置，其中，該介電通孔係一空氣通孔。
  4. 如申請專利範圍第1項之裝置，進一步包括製造於該矽基板第一表面上之複數個圖案金屬層及中間介電層。
  5. 如申請專利範圍第4項之裝置，其中：該複數個圖案金屬層包含定義一接觸件陣列之圖案金屬層；及該裝置進一步包括以覆晶方式結合至該接觸件陣列之積體電路。
  6. 如申請專利範圍第5項之裝置，其中： 該積體電路包括一場域可程式閘陣列；及該裝置進一步包括以覆晶方式結合至一第二接觸件陣列之第二積體電路。
  7. 如申請專利範圍第1項之裝置，其中，該矽基板包括一積體電路基板。
  8. 如申請專利範圍第1項之裝置，其中：該第一導電通孔包含具有第一直徑之導電構件；及該介電通孔具有第二直徑，該第二直徑係大於該第一直徑。
  9. 如申請專利範圍第1項之裝置，其中：該第一導電通孔包含具有第一直徑之導電構件；及該介電通孔具有第二直徑，該第二直徑係小於該第一直徑。
  10. 如申請專利範圍第1項之裝置，進一步包括：一第三導電通孔，該介電通孔係置於該第一導電通孔及該第三導電通孔之間。
  11. 如申請專利範圍第1項之裝置，其中該介電通孔具有實質上為圓形的橫截面。
  12. 如申請專利範圍第1項之裝置，其中：該介電通孔係接近該第一導電通孔；及該裝置進一步包括接近該第一導電通孔之一第二介電通孔，接近該第一導電通孔之一第三介電通孔，接近該第一導電通孔之一第四介電通孔， 在對角線上接近該第一導電通孔之一第五介電通孔，在對角線上接近該第一導電通孔之一第六介電通孔，在對角線上接近該第一導電通孔之一第七介電通孔，及在對角線上接近該第一導電通孔之一第八介電通孔。
  13. 如申請專利範圍第1項之裝置，其中：該介電通孔與該第一導電通孔相鄰一距離；及該裝置進一步包括置於距該第一導電通孔該距離處之一第二介電通孔，置於距該第一導電通孔該距離處之一第三介電通孔和置於距該第一導電通孔該距離處之一第四介電通孔。
  14. 如申請專利範圍第1項之裝置，進一步包括一錫球，連接至該矽基板第二表面處之第一導電通孔。
  15. 如申請專利範圍第1項之裝置，其中該第二導電通孔不具有緊密相鄰的介電通孔。
  16. 如申請專利範圍第1項之裝置，其中該介電通孔係位於該第一導電通孔及該第二導電通孔之間以降低該第一導電通孔及該第二導電通孔間之串音。
  17. 一種製造一中介層之方法，包括：自一矽中介層晶圓之第一表面蝕刻該矽中介層晶圓內之第一導孔； 在該些第一導孔側壁上形成一介電內襯層；在該些第一導孔內形成導體構件；在該矽中介層晶圓第一表面上形成一圖案金屬層和金屬間介電層堆疊；將材料自該矽中介層晶圓之一第二表面移除以露出該些導體構件末端；及自該矽中介層晶圓之第二表面蝕刻該矽晶圓內之第二導孔；其中該蝕刻該矽晶圓內之該第二導孔包括蝕刻一孔洞以產生一介電通孔，且其中該介電通孔降低該些導體構件之一第一導體構件之電容。
  18. 如申請專利範圍第17項之方法，進一步包括以一介電固體填充該些第二導孔。
  19. 如申請專利範圍第18項之方法，其中該填充包括以液態形式施用一介電材料並接著將該介電材料轉化成固態。
  20. 如申請專利範圍第17項之方法，其中，該蝕刻第二導孔產生自該矽中介層晶圓之第二表面延伸至該矽中介層晶圓之第一表面的介電通孔。
  21. 如申請專利範圍第17項之方法，其中，該蝕刻第二導孔停止於到達該圖案金屬層堆疊之前。
  22. 如申請專利範圍第17項之方法，其中，該蝕刻第二導孔包含蝕刻介於一第一導體構件及一第二導體構件間之一第二導孔。
  23. 如申請專利範圍第17項之方法，其中該些導體構件之一第二導體構件不具有緊密相鄰的介電通孔。
  24. 如申請專利範圍第17項之方法，其中該介電通孔係產生於該第一導體構件及該些導體構件之一第二導體構件之間以降低該第一導體構件及該第二導體構件間之串音。
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