TWI449935B - 磁條解碼晶片之測試系統及方法 - Google Patents

Description

磁條解碼晶片之測試系統及方法

本發明係有關一種晶片測試系統及方法，特別是一種磁條解碼晶片之測試系統及方法。

第1圖為習知之磁條與解碼訊號關係圖。一般如金融卡、信用卡上之磁條(Magnetic Stripe)101a係以特定編碼之二元資料對應至磁條上的磁極排序分佈情形。其中，磁條可以調頻技術(FM)、調相技術(PM)或雙頻相干相位(F/2F，或稱Aiken Biphase)等編碼技術記錄資訊。圖中所示為以雙頻相干相位編碼技術(F/2F，或稱Aiken Biphase)編碼之磁極分佈範例。根據感應磁條101a上的之磁極分佈(包含複數個北磁極N及複數個南磁極S)可產生對應之磁碼電訊號102a。

如第1圖所示，F/2F編碼訊號103a係為高、低準位交錯的時脈訊號，而藉由高、低準位所持續之時間定義為0或1。藉此，可依據磁碼電訊號102a之各個峰對峰期間T而解碼為二元資料序列104a。

第2圖為習知之磁條讀取電路110a示意圖。如第2圖所示，磁頭111a可感應磁卡上磁條之移動，而產生如第1圖所示之磁碼電訊號102a。訊號處理電路112a將磁碼電訊號102a轉換為F/2F編碼訊號113a。而由解碼晶片114a接收F/2F編碼訊號113a，並解碼出如第1圖所示之二元資料序列104a。

如第2圖所示，訊號處理電路112a之前端為差動放大器，用以接收磁頭111a輸出之差動訊號(磁碼電訊號102a)，並將之放大，而供後端之比較器以準位電壓Vbias為基準，偵測波形而抓取每一波峰，進而轉換為F/2F編碼訊號113a。

然而，解碼晶片114a之製造商於出貨前，需檢測解碼晶片114a之品質。目前測試的方式係採用磁條讀取電路110a之架構做為測試電路，而以人工刷卡方式測試解碼晶片114a。藉以判斷解碼晶片114a是否可正確解讀磁條之記錄資訊。

但此測試方式有下列的問題產生：

1.　為了測試解碼晶片114a之可靠度，同一解碼晶片114a需以不同刷卡速度與刷卡方向重複多次測試，不但耗費人力，且測試速度慢。

2.　人力控制刷卡速度無法精確，易造成測試條件與實際操作不符，而造成測試項目不完整。

鑑於上述問題，本發明之目的在於提供一種磁條解碼晶片測試系統及方法，藉以解決先前技術所存在的問題。

本發明一實施例提出之磁條解碼晶片測試系統包含主機、數位類比轉換器及測試裝置。

數位類比轉換器電連接至主機。而測試裝置電連接於主機與數位類比轉換器之間。

主機用以輸出一模擬訊號資料。數位類比轉換器用以接收模擬訊號資料而輸出代表一測試字串之一測試波形訊號。測試裝置包含依序電連接之信號輸入端、訊號轉換電路、晶片插槽及處理器。

信號輸入端用以接收測試波形訊號。晶片插槽用以插置解碼晶片。訊號轉換電路包含至少一變壓器。各變壓器之一次側電性連接至信號輸入端。各變壓器之二次側電性連接至晶片插槽。且各變壓器用以將測試波形訊號轉換成一假磁軌訊號。處理器用以接收解碼晶片解碼至少一假磁軌訊號，而分別產生之至少一解碼字串。藉此，由主機與處理器其中之一比對解碼字串與測試字串，而判斷解碼晶片之解碼功能。

本發明一實施例提出之磁條解碼晶片測試方法包含：根據一測試項目，自資料庫中選擇一模擬訊號資料；利用模擬訊號資料，產生代表一測試字串之一測試波形訊號；利用一變壓器，耦合測試波形訊號為一假磁軌訊號；輸出假磁軌訊號至解碼晶片之一磁軌訊號接收端；接收解碼晶片解碼假磁軌訊號而產生之一解碼字串；比對解碼字串與測試字串；判斷是否有其他測試項目，若有其他測試項目，則接續根據一測試項目，自資料庫中選擇一模擬訊號資料之步驟；若無其他測試項目，則輸出一測試結果。

透過本發明之實施例，直接提供解碼晶片測試波形，可縮短測試時間。並可客制化測試波形，而可提供全面性的測試。有助於解碼晶片的檢測效率，並可降低人力成本。

第3圖為本發明一實施例之測試系統100方塊圖。如第3圖所示，測試系統100包含主機200、數位類比轉換器300及測試裝置400。測試系統100用以測試磁條解碼晶片(以下簡稱解碼晶片)是否正常，意即測試解碼晶片是否可正確解讀出磁條編碼訊號。

數位類比轉換器300電連接至主機200。測試裝置400電連接於主機200與數位類比轉換器300之間。於此，數位類比轉換器300可為一訊號產生器(Function generator)，主機200可為一電腦，如桌上型電腦或筆記型電腦。

於一實施例中，主機200與數位類比轉換器300之間可以USB傳輸線連接。主機200與測試裝置400之間可以RS232傳輸線連接。數位類比轉換器300與測試裝置400之間可以同軸訊號線連接。

主機200用以輸出模擬訊號資料510。數位類比轉換器300接收模擬訊號資料510，而輸出代表一測試字串(如第1圖所示之二元資料序列104a)之測試波形訊號530(如第1圖所示之磁碼電訊號102a)。於此，模擬訊號資料510可為數據資料，包含對應測試波形訊號530中各個點的數值。測試波形訊號530實質可為類比的波形訊號。

測試裝置400包含依序電性連接之信號輸入端410、訊號轉換電路430、晶片插槽450及處理器470。

信號輸入端410用以接收測試波形訊號530。晶片插槽450用以插置解碼晶片，使解碼晶片之引腳可延伸出，以與其他電路元件耦接。訊號轉換電路430包含至少一變壓器431。各變壓器431之一次側電性連接至信號輸入端410，各變壓器431之二次側電性連接至晶片插槽450。各變壓器431用以將測試波形訊號530轉換成一假磁軌訊號550。也就是說，測試波形訊號530透過變壓器431的一次側耦合至二次側，而產生假磁軌訊號550。

於此，變壓器431做為模擬刷卡動作與磁頭讀取之用。習知磁條讀取電路之磁頭係以差動訊號饋入的方式，將磁頭讀取到的訊號輸出至解碼晶片外部之訊號處理電路(如第2圖所示)。或者，訊號處理電路可集成至解碼晶片內，而由解碼晶片直接接收差動的磁頭讀取訊號。因此，本實施例藉由變壓器431耦合訊號的方式，可將測試波形訊號530耦合至連接解碼晶片的差動訊號線中(即為假磁軌訊號550)。

假磁軌訊號550為模擬磁頭讀取磁條後產生的單軌磁道訊號。以記錄有三軌磁道的磁條為例，磁頭讀取後將產生三個磁軌訊號，此磁軌訊號係分別對應每一軌的磁道資訊。因此，本實施例之變壓器431分別模擬磁頭讀取單一磁道，而對應產生各軌磁道的假磁軌訊號550。

解碼晶片接收各軌磁道的假磁軌訊號550後，解碼各個假磁軌訊號550而分別產生對應之解碼字串570，並由處理器470接收此解碼字串570。由主機200與處理器470其中之一比對各解碼字串570與測試字串，而判斷解碼晶片之解碼功能。舉例而言，主機200可傳送對應模擬訊號資料510之測試字串至處理器470，供處理器470比對解碼字串570與測試字串。或者，處理器470可將解碼晶片之解碼結果(即解碼字串570)傳送至主機200，由主機比對解碼字串570與測試字串。第4圖為本發明另一實施例之測試系統100方塊圖。如第4圖所示，與第3圖大致相同，訊號轉換電路430更包含整波電路433。

整波電路433係對應變壓器431設置。各整波電路433電連接於變壓器431之一次側與信號輸入端410之間，用以調整測試波形訊號530之波形參數。於此，波形參數係可為振幅、訊雜比、振幅微擾(Amplitude jitter)或其組合。

且，主機200可儲存有複數個模擬訊號資料510，用以產生對應不同刷卡速度(IPS，inches per second)與磁記錄密度之測試波形訊號530。於此，同一模擬訊號資料510會因磁軌間磁道記錄密度之差異而對應為不同刷卡速度的訊號。

以三軌磁道磁條為例，第一軌及第三軌之磁記錄密度為210BPI(bits per inch)，第二軌之磁記錄密度為75BPI。因此，若採對第一軌及第二軌而言為20IPS刷卡速度之訊號，相對於第二軌，則相當於輸入60IPS刷卡速度的訊號。

藉此，於主機200設定而選擇輸出之模擬訊號資料510，可控制假磁軌訊號550係為模擬何種磁記錄密度磁條與刷卡速度所產生的訊號，或者，模擬讀取以何種編碼記錄的磁條所產生的訊號。

並且，配合整波電路433調整測試波形訊號530，可模擬不同刷卡動作可能產生之各種訊號型態。例如，模擬以不同磁條移動速度讀取磁條所產生的訊號。當以較低的速度移動磁條時，磁頭讀取磁條而產生的訊號峰值會較移動速度高的訊號低。再者，透過耦合雜訊，可模擬實際磁頭讀取磁條產生的訊號可能因震動或外部訊號干擾等因素，造成訊號具有些微雜訊及振幅微擾(Amplitude jitter)。

第5圖為本發明一實施例之整波電路433方塊圖。如第5圖所示，整波電路433可包含可調放大器441、雜訊產生器443及訊號耦合模組445。

可調放大器441電連接於對應之變壓器431之一次側與信號輸入端410之間，用以接收測試波形訊號530，並可依據處理器470輸出之放大控制訊號590而調整可調放大器441之增益。於此，增益可大於1或小於1。意即，可調放大器441可用以放大或縮小測試波形訊號530之振幅。可調放大器441可以運算放大器(Operational amplifier)實現，配合開關切換連接於運算放大器之不同電阻值的電阻，而改變可調放大器441之增益。

雜訊產生器443電連接至處理器470，由處理器470控制是否產生雜訊。雜訊產生器443產生之雜訊可透過訊號耦合模組445耦合至測試波形訊號530。於此，訊號耦合模組445可透過電容耦合器、電感耦合器或加法器實現。

於此，整波電路433可不包含雜訊產生器443及訊號耦合模組445。而在主機200輸出的模擬訊號資料510中，記錄具有雜訊與振幅微擾的模擬訊號。或者，由數位類比轉換器300摻雜干擾訊號。使得數位類比轉換器300輸出的假磁軌訊號550中已包含有雜訊及振幅微擾。藉此，透過具有雜訊及振幅微擾的假磁軌訊號550可測試解碼晶片之抗干擾能力(容忍度)。

相似的，整波電路433亦可不包含可調放大器441。而由數位類比轉換器300調整假磁軌訊號550之振幅。

如第5圖所示，處理器470可電連接至整波電路433，用以控制整波電路433而設定前述之波形參數(控制增益及是否耦合雜訊)。

於一實施例中，可調放大器441可依據放大控制訊號590之變化，隨時間變化測試波形訊號530之增益。意即，具有每個峰值相同的測試波形訊號530，可經由可調放大器441改變各個峰值，使每個峰值可以不相同。藉此，可於一個測試波形訊號530中，測試解碼晶片是否可正確解碼不同峰值的訊號。

於一實施例中，解碼晶片的可解碼之磁軌數量應小於或等於變壓器之數量。舉例而言，本實施例之測試系統100可供測試可解碼三軌磁道的解碼晶片，則訊號轉換電路430包含三個電壓器431及三個整波電路433，以分別對應產生三個假磁軌訊號550。而於測試單軌磁道的解碼晶片時，訊號轉換電路430亦可包含三個電壓器431及三個整波電路433，然僅其中之一組電壓器431與整波電路433輸出假磁軌訊號550至晶片插槽。也就是說，訊號轉換電路430可包含由處理器470控制的切換開關，藉以控制各組電壓器431與整波電路433是否輸出假磁軌訊號550。

於一實施例中，測試裝置400可包含複數組訊號轉換電路430及對應之晶片插槽450，藉以同時測試複數個解碼晶片。

第6圖為本發明一實施例之測試方法流程圖。如第6圖所示，首先，根據一測試項目，自資料庫中選擇一模擬訊號資料510(步驟S601)。

於此，每一測試項目可為前述波形參數之一特定組合。例如一個測試項目可以是欲使解碼晶片接收之假磁軌訊號550為相當於以5IPS(inches per second)的刷卡速度、振幅為測試波形訊號530的60%～100%、含有10%機率的雜訊成分及最大電壓值為3伏特的訊號。透過許多以不同波形參數組合產生的假磁軌訊號550，可完整的測試解碼晶片的解碼功能。

接著，利用模擬訊號資料510，產生代表一測試字串之一測試波形訊號530(步驟S602)。

於步驟S602中，可透過數位類比轉換技術，將模擬訊號資料510轉換為測試波形訊號530。

續而，利用一變壓器431，耦合測試波形訊號530為一假磁軌訊號550(步驟S603)。並且，輸出假磁軌訊號550至解碼晶片之一磁軌訊號接收端(步驟S604)。

於此，可透過變壓器431模擬磁頭，而以假磁軌訊號550模擬磁頭讀取一磁道之訊號。

解碼晶片接收到假磁軌訊號550後，解碼假磁軌訊號550而產生一解碼字串。接收到此解碼字串後，比對解碼字串與測試字串(步驟S605、S606)。於是，可藉以得知此次測試下，解碼晶片是否正確讀取出假磁軌訊號550所夾帶之資訊。

接著，判斷是否有其他測試項目(步驟S607)。若仍有其他測試項目待續行測試，則跳至步驟S601，根據另一波形參數組合，而選擇另一模擬訊號資料510，並接續後續步驟。反之，若無其他測試項目，則輸出測試結果(步驟S608)。

於步驟S608中，所輸出之測試結果為以每一模擬訊號資料510(若曾以複數個模擬訊號資料510進行測試)進行測試之綜合結果。意即，在複數個測試項目中，若有任何一次測試結果為解碼晶片異常，最後於步驟S608輸出之測試結果則為異常。換言之，需每次測試項目之結果為正常時，於步驟S608輸出之測試結果方為正常。

於一實施例中，於步驟S602與步驟S603之間，更可包含調整測試波形訊號530振幅之步驟。於此，本步驟可用以決定假磁軌訊號550之振幅，而於步驟S601中，可用以決定假磁軌訊號550之頻率(對應磁記錄密度與刷卡速度之組合)。

於一實施例中，於步驟S602與步驟S603之間，更可包含耦合一干擾訊號至該測試波形訊號之步驟。藉此，可模擬實際磁頭讀取磁條產生的訊號可能因震動等因素，造成訊號具有些微雜訊及振幅微擾(Amplitude jitter)。

換言之，欲使假磁軌訊號550具有雜訊或振幅微擾，可於步驟S601直接產生有雜訊或振幅微擾之測試波形訊號530，或於步驟S603之前耦合干擾訊號至測試波形訊號530。相似的，改變假磁軌訊號550之振幅亦可於相同步驟(步驟S601中或步驟S603之前)中進行。

綜上所述，本發明之實施例可客制化測試波形，而全面性測試解碼晶片，相較習知人工刷卡測試，可提供較穩定、精準、多面向的測試。此外，因直接提供解碼晶片測試波形，且可同時測試多個解碼晶片，而可縮短測試時間。

N．．．北磁極

S．．．南磁極

T．．．峰對峰期間

Vbias．．．準位電壓

101a．．．磁條

102a．．．磁碼電訊號

103a．．．F/2F編碼訊號

104a．．．二元資料序列

110a．．．磁條讀取電路

111a．．．磁頭

112a．．．訊號處理電路

113a．．．F/2F編碼訊號

114a．．．解碼晶片

100．．．測試系統

200．．．主機

300．．．數位類比轉換器

400．．．測試裝置

410．．．信號輸入端

430．．．訊號轉換電路

431．．．變壓器

433．．．整波電路

441．．．可調放大器

443．．．雜訊產生器

445．．．訊號耦合模組

450．．．晶片插槽

470．．．處理器

510．．．模擬訊號資料

530．．．測試波形訊號

550．．．假磁軌訊號

570．．．解碼字串

590．．．放大控制訊號

第1圖為習知之磁條與解碼訊號關係圖。

第2圖為習知之磁條讀取電路示意圖。

第3圖為本發明一實施例之測試系統方塊圖。

第4圖為本發明另一實施例之測試系統方塊圖。

第5圖為本發明一實施例之整波電路方塊圖。

第6圖為本發明一實施例之測試方法流程圖。

100．．．測試系統

200．．．主機

300．．．數位類比轉換器

400．．．測試裝置

410．．．信號輸入端

430．．．訊號轉換電路

431．．．變壓器

450．．．晶片插槽

470．．．處理器

510．．．模擬訊號資料

530．．．測試波形訊號

550．．．假磁軌訊號

570．．．解碼字串

Claims (10)

1. 一種磁條解碼晶片之測試系統，包含：一主機，用以輸出一模擬訊號資料；一數位類比轉換器，電連接至該主機，用以接收該模擬訊號資料而輸出代表一測試字串之一測試波形訊號；以及一測試裝置，電連接於該主機與該數位類比轉換器之間，包含：一信號輸入端，用以接收該測試波形訊號；一晶片插槽，用以插置一解碼晶片；一訊號轉換電路，電連接該晶片插槽，該訊號轉換電路包含至少一變壓器，各該變壓器之一次側電性連接至該信號輸入端，各該變壓器之二次側電性連接至該晶片插槽，且各該變壓器用以將該測試波形訊號轉換成一假磁軌訊號；以及一處理器，電連接該晶片插槽與該主機，用以接收該解碼晶片解碼至少一該假磁軌訊號而分別產生之至少一解碼字串，由該主機與該處理器其中之一比對該至少一解碼字串與該測試字串，而判斷該解碼晶片之解碼功能。
2. 如請求項1所述之測試系統，其中該主機儲存有複數個該模擬訊號資料，用以產生對應不同刷卡速度與磁記錄密度之該測試波形訊號。
3. 如請求項1所述之測試系統，其中該訊號轉換電路更包含一整波電路，分別對應該至少一變壓器，電連接於對應之該變壓器之一次側與該信號輸入端之間，用以調整該測試波形訊號之一波形參數，其中該波形參數係選自振幅、訊雜比、振幅微擾(Amplitude jitter)及其組成之群組。
4. 如請求項3所述之測試系統，其中該處理器電連接至該整波電路，用以控制該整波電路而設定該波形參數。
5. 如請求項4所述之測試系統，其中該整波電路包含：一可調放大器，電連接於對應之該變壓器之一次側與該信號輸入端之間，用以接收該測試波形訊號，並依據該處理器輸出之一放大控制訊號而調整該可調放大器之增益。
6. 如請求項5所述之測試系統，其中該可調放大器依據該放大控制訊號之變化，隨時間變化該測試波形訊號之增益。
7. 如請求項1所述之測試系統，其中該至少一變壓器之數量為複數個，該解碼晶片的可解碼之磁軌數量小於或等於該變壓器之數量。
8. 一種磁條解碼晶片之測試方法，用以檢測一解碼晶片，該測試方法包含：根據一測試項目，自一資料庫中選擇一模擬訊號資料；利用該模擬訊號資料，產生代表一測試字串之一測試波形訊號；利用一變壓器，耦合該測試波形訊號為一假磁軌訊號；輸出該假磁軌訊號至該解碼晶片之一磁軌訊號接收端；接收該解碼晶片解碼該假磁軌訊號而產生之一解碼字串；比對該解碼字串與該測試字串；以及判斷是否有其他測試項目，若有其他測試項目，則接續根據一測試項目，自一資料庫中選擇一模擬訊號資料之步驟；若無其他測試項目，則輸出一測試結果。
9. 如請求項8所述之測試方法，更包含：於利用一變壓器，耦合該測試波形訊號為一假磁軌訊號之前，調整該測試波形訊號之振幅。
10. 如請求項8所述之測試方法，更包含：於利用一變壓器，耦合該測試波形訊號為一假磁軌訊號之前，耦合一干擾訊號至該測試波形訊號。