TWI449047B - 全－ｎｍｏｓ ４－電晶體非揮發性記憶體單元 - Google Patents

全－ｎｍｏｓ ４－電晶體非揮發性記憶體單元 Download PDF

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Description

全-NMOS 4-電晶體非揮發性記憶體單元
本發明係關於一種積體電路裝置，且更明確地說，係關於一種運用逆向傅勒-諾德翰穿隧(reverse Fowler-Nordheim tunneling)來進行程式化的全-NMOS 4-電晶體非揮發性記憶體(Non-Voltage Memory，NVM)單元。
Poplevine等人在2007年1月16日提申之共同受讓的美國專利案第7,164,606號揭示一種運用逆向傅勒-諾德翰穿隧來進行程式化的全-PMOS 4-電晶體非揮發性記憶體(NVM)單元。
參考圖1，如美國專利案第7,164,606號之中的揭示，根據程式化一包含全-PMOS 4-電晶體NVM單元100之NVM陣列的方法(其中，該等全-PMOS 4-電晶體NVM單元100具有被共同連接至一儲存節點Ps 的浮動閘極電極)，對於該陣列之中要被程式化的每一個NVM單元來說，該單元中的所有電極都會被接地。接著，一禁制電壓Vn 會被施加至該單元的讀取電晶體Pr 的本體連接源極電極Vr ，被施加至該單元的抹除電晶體Pe 之共同連接的汲極電極、主體區電極、以及源極電極Ve ，以及被施加至該讀取電晶體Pr 的汲極電極Dr 。該單元的程式化電晶體Pw 的源極電極Vp 與汲極電極Dp 會被接地。被施加至該程式化電晶體Pw 的主體區電極Vnw 的電壓係一選擇性電壓，其可能會被接地，或者，其可能會保持在該禁制電壓Vn 處。對於該陣列之中沒有被選擇要進行程式化的所有NVM單元來說，該禁制電壓Vn 會被施加至該等Vr 電極、Ve 電極、以及Dr 電極，並且也會被施加至該等Vp 電極、Dp 電極、以及Vnw 電極。對於要被程式化的單元來說，該單元之控制電晶體Pc 的控制電壓Vc 接著會在一程式化時間Tprog 之中從0V被掃描至最大程式化電壓Vcmax 。該控制電壓Vc 接著會從該最大程式化電壓Vcmax 斜降至0V。該單元的所有電極與該禁制電壓Vn 接著會返回接地。
如’606專利之中的詳細說明，在該專利中所揭示的全-PMOS 4-電晶體NVM單元依賴於逆向傅勒-諾德翰穿隧來進行程式化。也就是，當該全-PMOS NVM單元的程式化電晶體的浮動閘極電極與該程式化電晶體的汲極電極、源極電極、以及主體區電極之間的電位差超過一穿隧臨界電壓時，電子便會從該等汲極電極與源極電極穿隧至該浮動閘極，從而讓該浮動閘極被負充電。
本文以引用的方式將美國專利案第7,164,606號完整併入，用以提供和本發明有關的背景資訊。
在’606專利之中所揭示的全-PMOS 4-電晶體NVM單元程式化技術雖然提供低電流消耗(其不需要高電流電源便可以同時程式化一單元陣列之中的大量單元)以及簡易程式化序列兩項優點；然而，該4-電晶體PMOS NVM單元卻無法使用在下面的特定積體電路製程之中：長出n磊晶矽而將所有N井短路在一起；或者，每一個N井都需要被一個別的N+、P+、或溝槽保護環包圍且如果該浮動多晶矽閘極跨越該保護環的話電量便會消失。
因此，本技術領域需要一種NVM單元設計，其能夠使用在無法採用全-PMOS 4-電晶體NVM單元的製程之中，但卻又能夠保留該全-PMOS 4-電晶體單元的優點。
本發明提供一種程式化包含複數個全-NMOS 4-電晶體非揮發性記憶體(NVM)單元之NVM單元陣列的方法。該NVM單元陣列之中的每一個全-NMOS NVM單元皆包含：一第一NMOS程式化電晶體，其具有一汲極電極、一主體區電極、一源極電極、以及一被連接至一共同儲存節點的閘極電極；一第二NMOS讀取電晶體，其具有一汲極電極、一主體區電極、一源極電極、以及一被連接至該共同儲存節點的閘極電極；一第三NMOS抹除電晶體，其具有共同連接的源極電極、汲極電極、以及主體區電極，以及一被連接至該共同儲存節點的閘極電極；以及一第四NMOS控制電晶體，其具有共同連接的源極電極、汲極電極、以及主體區電極，以及一被連接至該共同儲存節點的閘極電極。該程式化方法包括：在該陣列中的每一個NVM單元中，將該等第一NMOS電晶體、第二NMOS電晶體、第三NMOS電晶體、以及第四NMOS電晶體的該等源極電極、汲極電極、主體區電極以及該等閘極電極設為一正參考電壓；在該陣列中被選擇要進行程式化的每一個NVM單元中，施加一禁制電壓至該第二NMOS讀取電晶體的該等源極電極、汲極電極、以及主體區電極，同時將該第一NMOS程式化電晶體的該等源極電極與汲極電極設為該正參考電壓並且將該第一NMOS程式化電晶體的主體區電極保持在該正參考電壓處或是保持在該禁制電壓處；在該NVM單元陣列中沒有被選擇要進行程式化的每一個NVM單元中，將該第二NMOS讀取電晶體的該等源極電極、汲極電極、以及主體區電極以及該第一NMOS程式化電晶體的該等源極電極、汲極電極、以及主體區電極設為該禁制電壓；在該陣列中被選擇要進行程式化的每一個NVM單元中，於一事先選定的程式化時間中將該第四NMOS控制電晶體的該等互連源極電極、汲極電極、以及主體區電極從該正參考電壓處斜降至一最小控制電壓，同時於該事先選定的程式化時間中將該第三NMOS抹除電晶體的該等互連源極電極、汲極電極、以及主體區電極從該正參考電壓處斜降至一最小抹除電壓；在該陣列中被選擇要進行程式化的每一個NVM單元中，於該事先選定的程式化時間結束處，將該第四NMOS控制電晶體的該等互連源極電極、汲極電極、以及主體區電極從該最小控制電壓處斜升至該正參考電壓，同時將該第三NMOS抹除電晶體的該等互連源極電極、汲極電極、以及主體區電極從該最小抹除電壓處斜升至該正參考電壓；以及在該陣列中被選擇要進行程式化的每一個NVM單元中，將該等第一NMOS電晶體、第三NMOS電晶體、以及第四NMOS電晶體的該等源極電極與汲極電極以及該等閘極電極返回到該正參考電壓，同時將該第二NMOS讀取電晶體的該等源極電極、汲極電極、以及主體區電極設為該禁制電壓。
探討本發明的下面詳細說明與隨附圖式便會更完整瞭解與明白本發明之各項觀點的特點與優點，在下面的詳細說明與隨附圖式中會提出運用本發明之概念的解釋性實施例。
圖2所示的係一全-NMOS 4-電晶體非揮發性記憶體(NVM)單元200，其包含被連接至一共同儲存節點Ns 的四個NMOS電晶體。如下面的更詳細說明，本發明為下面四項NVM單元功能中的每一項功能提供一NMOS電晶體：程式化(或是寫入)、讀取、抹除、以及控制。
該NVM單元200的程式化功能係受控於一第一NMOS程式化電晶體Nw ，其具有：一源極電極，其會接收一源極程式化電壓Vp ；一汲極電極，其會接收一汲極程式化電壓Dp ；以及一主體區電極，其會接收一本體程式化電壓Vpwp 。該程式化電晶體Nw 的閘極電極會被連接至該共同儲存節點Ns 。
該NVM單元200的讀取功能係受控於一第二NMOS讀取電晶體Nr ，其具有：一源極電極，其會接收一源極讀取電壓Vr ；一汲極電極，其會接收一汲極讀取電壓Dr ；以及一主體區電極，其會接收一本體讀取電壓Vpwr 。該讀取電晶體Nr 的閘極電極會被連接至該共同儲存節點Ns 。
該NVM單元200的抹除功能係受控於一第三NMOS抹除電晶體Ne ，其具有會被施加至一抹除電壓Ve 的互連源極電極、汲極電極、以及主體區電極。該抹除電晶體Ne 的閘極電極會被連接至該共同儲存節點Ns 。
該NVM單元200的控制功能係受控於一第四NMOS控制電晶體Nc ，其具有會被施加至一控制電壓Vc 的互連源極電極、汲極電極、以及主體區電極。該控制電晶體Nc 的閘極電極會被連接至該共同儲存節點Ns 。
上面提及的’606專利詳細說明逆向傅勒-諾德翰穿隧程式化技術如何運用在全-PMOS 4-電晶體NVM單元以及該等程式化作業序列、抹除作業序列、以及讀取作業序列。本發明的全-NMOS 4-電晶體NVM單元200的該等程式化作業、抹除作業、以及讀取作業互補於該全-PMOS單元的該些作業。也就是，該等程式化序列、抹除序列、以及讀取序列相同，但是具有不同的電壓極性。於全-PMOS單元的情況中，該電路參考電壓為0V；於全-NMOS單元中，該參考電壓為正值(VDD )。於全-PMOS單元的情況中，該禁制電壓Vn 係一正電壓；於全-NMOS單元的情況中，該禁制電壓Vn 為0V。於全-PMOS單元的情況中，該控制電壓Vc 與該抹除電壓Ve 分別係正電壓Vcmax 與Vemax ；於全-NMOS單元中，該控制電壓Vc 與該抹除電壓Ve 分別係負電壓Vcmin 與Vemin 。
參考圖2，為程式化該全-NMOS 4-電晶體NVM單元200，該第一NMOS程式化電晶體Nw 、該第二NMOS讀取電晶體Nr 、第三NMOS抹除電晶體Ne 、以及該第四NMOS控制電晶體Nc 於剛開始全部都會被設為正參考電壓NDD 。當將該第一NMOS程式化電晶體Nw 的源極電極與汲極電極設為該正參考電壓並且將該第一NMOS程式化電晶體Nw 的主體區電極保持在該正參考電壓VDD 或是該禁制電壓Vn (0V)時，該禁制電壓Vn (0V)會被施加至該第二NMOS讀取電晶體Nr 的該等源極電極、汲極電極、以及主體區電極。接著，該第四NMOS控制電晶體Nc 的該等互連源極電極、汲極電極、以及主體區電極會在一程式化時間Tprog 之中從該正參考電壓VDD 斜降至一最小負控制電壓Ncmin ，同時該第三NMOS抹除電晶體Ne 的該等互連源極電極、汲極電極、以及主體區電極會在該程式化時間Tprog 之中從該正參考電壓VDD 斜降至一最小負抹除電壓Nemin 。於該程式化時間Tprog 結束處，該第四NMOS控制電晶體Nc 的該等互連源極電極、汲極電極、以及主體區電極會從該最小負控制電壓Vcmin 處斜升至該正參考電壓，同時該第三NMOS抹除電晶體Ne 的該等互連源極電極、汲極電極、以及主體區電極會從該最小負抹除電壓Vemin 處斜升至該正參考電壓VDD 。接著，該等第一NMOS電晶體、第三NMOS電晶體、以及第四NMOS電晶體的該等源極電極、汲極電極、以及主體區電極會返回到該正參考電壓VDD ，同時將該第二NMOS讀取電晶體Nr 的源極電極、汲極電極、以及主體區電極設為該禁制電壓Vn (0V)。
圖3所示的全-NMOS 4-電晶體NVM單元200經過調適用以包含額外的N通道傳輸電晶體N1與N2，以便幫助在一NVM單元陣列裡面使用該NVM單元200。舉例來說，為從該共同儲存節點Ns 處讀取資料，會使用到N通道傳輸電晶體N1以便將邏輯高位準放置在讀取字組線節點RWL上並且感測讀取位元線節點RBL上的電流。為程式化該共同儲存節點Ns ，會使用到N通道傳輸電晶體N2以便將邏輯高位準放置在程式化字組線節點PWL上並且將邏輯高位準放置在程式化位元線節點PBL上，用以取得要被程式化的單元的程式化電晶體源極節點Vp 上的邏輯高位準(或是將邏輯低位準放置在節點PBL上，用以取得該源極節點Vp 上的邏輯低位準，以便使得該單元保持在抹除階段)。圖3中的虛線圓圈顯示具有互連源極電極、汲極電極、以及主體區電極的程式化電晶體Nw 的一種可能的替代施行方式，其運用一種具有互連源極電極與汲極電極以及一能夠被設為該正參考電壓VDD 或是該禁制電壓0V的主體區電極的程式化電晶體Nw 。
圖3A所示的係圖3之經調適的NVM單元的一替代實施例。除了該程式化電晶體Nw 的配置之外，圖3A之經調適單元的所有觀點皆和圖3之經調適單元的所有觀點相同。圖3A顯示一種程式化電晶體Nw ，其具有一源極電極以及共同連接的汲極電極與主體區電極以及一被連接至該共同儲存節點Ns 的閘極電極。圖3A中的虛線圓圈顯示另一種可能的替代實施例，其中，該程式化電晶體Nw 具有獨 立的源極電極、汲極電極、以及主體區電極以及一被連接至該共同儲存節點Ns 的閘極電極。
因此，該程式化電晶體Nw 的可能偏壓組合如下：1)Vp =VDD ，Dp =VDD ，Vpwp =VDD (圖3)
2)Vp =VDD ，Dp =VDD ，Vpwp =Vss (圖3替代例)
3)Vp =VDD ，Dp =浮動，Vpwp =VDD (圖3A)
4)Vp =VDD ，Dp =浮動，Vpwp =Vss (圖3A替代例)
熟習本技術的人士便會明白，從電晶體的觀點來看，源極與汲極可以互換，因此，從功能的觀點來看，Vp =VDD ，Dp 為浮動等於Vp 為浮動，Dp =VDD 。
圖4所示的係被併入一NVM單元陣列400之中的複數個NVM單元200，它們可能為圖3與圖3A之中所示的類型。抹除電壓Ve 與控制電壓Vc 會直接被施加至該陣列400之中的每一個NVM單元。因為沒有任何高電壓切換器或是其它支援電路系統，所以，從該陣列400至外部或內部電壓源與訊號源以及至訊號目的地的連接會明顯地簡化。如上面陳述，程式化電壓Vp 會經由N通道傳輸電晶體N2(圖3、3A)分別被傳遞至每一個單元，用以程式化該單元或是用以使其保持在抹除階段。
在抹除模式期間，該陣列400的所有讀取字組線(RWL)與程式化字組線(PWL)都係在邏輯低位準並且抹除電壓Ve 會被施加；該陣列400中其餘的電路線則會保持在該正參考電壓處VDD 。
在程式化模式期間，該陣列400的所有讀取字組線(RWL)都係在邏輯低位準；該等程式化字組線中的其中一條，舉例來說，PWL(0)，會在邏輯高位準，而其餘的程式化字組線PWL(1)至PWL(N-1)則會在邏輯低位準。為程式化該陣列400中的一特殊單元，對應的程式化位元線，舉例來說，PBL(0)，會在邏輯高位準；為讓該陣列400中其餘的單元保持該抹除階段處，該對應的程式化位元線PBL會在邏輯低位準。接著，該控制電壓Vc 與該抹除電壓Ve 便會被施加至該陣列400中的所有單元，而其餘的訊號線則會被設在該正參考電壓處VDD 處。
在讀取模式期間，該陣列400中的所有程式化字組線(PWL)都係在邏輯低位準；該等讀取字組線中的其中一條，舉例來說，RWL(0)，會在邏輯高位準，而該陣列400中的其餘讀取字組線RWL(1)至RWL(N-1)則會在邏輯低位準。在讀取字組線RWL(1)至RWL(M-1)中的每一條之上，會針對該陣列中已經被程式化的每一個對應單元接收一高電流或電壓，同時會針對已經被抹除的每一個對應單元接收一低電流或電壓。
參考圖2、3、3A、以及4，一陣列400中的該全-NMOS單元的程式化序列、抹除序列、以及讀取序列的摘要說明如下：
程式化序列
將該第一NMOS程式化電晶體Nw 、該第二NMOS讀取電晶體Nr 、該第三NMOS抹除電晶體Ne 、以及該第四NMOS控制電晶體Nc 的源極電極、汲極電極、主體區電極、以及閘極電極設為一正參考電壓(VDD )。在該NVM單元陣列400中被選擇要進行程式化的每一個NVM單元中，施加一禁制電壓(0V)至該讀取電晶體Nr 的源極電極、汲極電極、以及主體區電極，同時將該程式化電晶體Nw 的源極電極與汲極電極設為該正參考電壓並且將該程式化電晶體的主體區電極保持在該正參考電壓(VDD )處或是保持在該禁制電壓(0V)處。在該NVM單元陣列400之中沒有被選擇要進行程式化的每一個NVM單元之中，則會將該讀取電晶體Nr 的源極電極、汲極電極、以及主體區電極以及該程式化電晶體Nw 的源極電極、汲極電極、以及主體區電極設為該禁制電壓(0V)。於一事先選定的程式化時間Tprog 中將該控制電晶體Nc 的互連源極電極、汲極電極、以及主體區電極從該正供應電壓(VDD )處斜降至一事先定義的負控制電壓Vcmin ，同時於該事先選定的程式化時間Tprog 中將該抹除電晶體Ne 的互連源極電極、汲極電極、以及主體區電極斜降至一事先定義的負抹除電壓Vemin 。在該NVM單元陣列400中被選擇要進行程式化的每一個NVM單元中，於該事先選定的程式化時間Tprog 結束處，將該控制電晶體Nc 的互連源極電極、汲極電極、以及主體區電極從該事先定義的負控制電壓Vcmin 處斜升至該正參考電壓(VDD )，同時將該抹除電晶體Ne 的互連源極電極、汲極電極、以及主體區電極從該事先定義的負抹除電壓Vemin 處斜升至該正參考電壓(VDD )。在該NVM單元陣列中的每一個NVM單元中，將該程式化電晶體Nw 、該抹除電晶體Ne 、以及該控制電晶體Nc 的源極電極、汲極電極、主體區電極、以及閘極電極返回到該正參考電壓(VDD )，同時將該讀取電晶體Nr 的源極電極、汲極電極、以及主體區電極設為該禁制電壓(0V)。
抹除序列
在該陣列400中要被抹除的每一個NVM單元中，於一事先定義的抹除時間Terase 中將該抹除電壓電極Ve 從該正參考電壓(VDD )斜降至該事先定義的負抹除電壓Vemin ，並且接著將該抹除電壓電極Ve 從該負抹除電壓Vemin 處斜升回到該正參考電壓(VDD )。該要被抹除的單元中的所有其它電極皆會被設為該正參考電壓(VDD )。
讀取序列
在該陣列400中要被抹除的每一個NVM單元中，將該讀取電壓電極Vr 設為約1V並且將該讀取電晶體Nr 的汲極電極與主體區電極設為0V(舉例來說，能夠讀取該單元電流同時防止干擾該等已程式化單元的足夠電壓)。該要被讀取的單元中的所有其它電極皆會被設為該正參考電壓(VDD )。
熟習本技術的人士便會明白，在該等程式化序列、抹除序列、以及讀取序列中所運用的電壓位準會相依於該NVM單元的該等NMOS電晶體中所運用的閘極電極的厚度。舉例來說，對於80的閘極電極厚度來說，VDD =3.3V，Vcmin =Vemin =-6.7V，Tprog =Terase =20至50ms。對於120的閘極電極厚度來說，VDD =5V，Vcmin =Vemin =-11V。
圖5與圖6分別顯示圖1的全-PMOS 4-電晶體NVM單元的剖面圖以及圖2的全-NMOS NVM單元的剖面圖。如圖6中所示，該全-NMOS NVM單元運用一隔離P井(PWELL)。相較於該全-PMOS單元，這會造成較小的單元面積，因為該等隔離P井之間的間隔(其代表最小N井寬度)小於一P基板中的隔離N井之間的間隔。
應該瞭解的係，本文已經透過範例來提供上面所述之發明的特殊實施例，而且熟習本技術的人士便可以進行其它修正，其並不會脫離在隨附申請專利範圍及它們的等效範圍中所表達的本發明的範疇。
100．．．全-PMOS 4-電晶體非揮發性記憶體單元
200．．．全-NMOS 4-電晶體非揮發性記憶體單元
400．．．非揮發性記憶體單元陣列
圖1所示的係一全-PMOS 4-電晶體NVM單元的略圖。
圖2所示的係根據本發明之概念的一全-NMOS 4-電晶體NVM單元的一實施例的略圖。
圖3所示的係經調適用以併入一NVM單元陣列之中的圖2的NVM單元的一實施例的略圖。
圖3A所示的係經調適用以併入一NVM單元陣列之中的圖2的NVM單元的一替代實施例的略圖。
圖4所示的係包含圖3與圖3A中所示類型之複數個經調適NVM單元的一NVM單元陣列的一實施例的略圖。
圖5所示的係圖1的全-PMOS 4-電晶體NVM單元的剖面圖。
圖6所示的係根據本發明之概念的一全-NMOS NVM單元的圖2實施例的剖面圖。
200．．．全-NMOS 4-電晶體非揮發性記憶體單元

Claims (5)

  1. 一種非揮發性記憶體(NVM)單元，其包括：一第一NMOS程式化電晶體，其具有一汲極電極、一主體區電極、一源極電極、以及一被連接至一共同儲存節點的閘極電極；一第二NMOS讀取電晶體，其具有一汲極電極、一主體區電極、一源極電極、以及一被連接至該共同儲存節點的閘極電極；一第三NMOS抹除電晶體，其具有互連的源極電極、汲極電極、以及主體區電極，以及一被連接至該共同儲存節點的閘極電極；以及一第四NMOS控制電晶體，其具有互連的源極電極、汲極電極、以及主體區電極，以及一被連接至該共同儲存節點的閘極電極。
  2. 一種程式化一非揮發性記憶體(NVM)單元的方法，該NVM單元包含一第一NMOS程式化電晶體，其具有一汲極電極、一主體區電極、一源極電極、以及一被連接至一共同儲存節點的閘極電極，一第二NMOS讀取電晶體，其具有一汲極電極、一主體區電極、一源極電極、以及一被連接至該共同儲存節點的閘極電極，一第三NMOS抹除電晶體，其具有互連的源極電極、汲極電極、以及主體區電極，以及一被連接至該共同儲存節點的閘極電極，以及一第四NMOS控制電晶體，其具有互連的源極電極、汲極電極、以及主體區電極，以及一被連接至該共同儲存節點的閘極電極，該NVM單元程式化方法包括：將該等第一NMOS電晶體、第二NMOS電晶體、第三NMOS電晶體、以及第四NMOS電晶體的該等源極電極、汲極電極、主體區電極以及閘極電極設為一正參考電壓；施加一禁制電壓至該第二NMOS讀取電晶體的該等源極電極、汲極電極、以及主體區電極，同時將該第一NMOS程式化電晶體的該等源極電極與汲極電極設為該正參考電壓並且將該第一NMOS程式化電晶體的主體區電極保持在該正參考電壓或是保持在該禁制電壓；於一事先選定的程式化時間中將該第四NMOS控制電晶體的該等互連源極電極、汲極電極、以及主體區電極從該正參考電壓斜降至一事先定義的負控制電壓，同時於該事先選定的程式化時間中將該第三NMOS抹除電晶體的該等互連源極電極、汲極電極、以及主體區電極從該正參考電壓斜降至一事先定義的負抹除電壓；於該事先選定的程式化時間結束時，將該第四NMOS控制電晶體的該等互連源極電極、汲極電極、以及主體區電極從該事先定義的負控制電壓斜升至該正參考電壓，同時將該第三NMOS抹除電晶體的該等互連源極電極、汲極電極、以及主體區電極從該事先定義的負抹除電壓斜升至該正參考電壓；以及將該等第一NMOS電晶體、第三NMOS電晶體、以及第四NMOS電晶體的該等源極電極、汲極電極、主體區電極、以及閘極電極返回到該正參考電壓，同時將該第二 NMOS讀取電晶體的該等源極電極、汲極電極、以及主體區電極設為該禁制電壓。
  3. 如申請專利範圍第2項的方法，其中該禁制電壓為0V。
  4. 一種程式化一包含複數個非揮發性記憶體(NVM)單元之NVM單元陣列的方法，該陣列之中的每一個NVM單元皆包含一第一NMOS程式化電晶體，其具有一汲極電極、一主體區電極、一源極電極、以及一被連接至一共同儲存節點的閘極電極，一第二NMOS讀取電晶體，其具有一汲極電極、一主體區電極、一源極電極、以及一被連接至該共同儲存節點的閘極電極，一第三NMOS抹除電晶體，其具有互連的源極電極、汲極電極、以及主體區電極，以及一被連接至該共同儲存節點的閘極電極，以及一第四NMOS控制電晶體，其具有互連的源極電極、汲極電極、以及主體區電極，以及一被連接至該共同儲存節點的閘極電極，該NVM單元陣列程式化方法包括：將該等第一NMOS電晶體、第二NMOS電晶體、第三NMOS電晶體、以及第四NMOS電晶體的該等源極電極、汲極電極、主體區電極、以及閘極電極設為一正參考電壓；在該NVM單元陣列中被選擇要進行程式化的每一個NVM單元中，施加一禁制電壓至該第二NMOS讀取電晶體的該等源極電極、汲極電極、以及主體區電極，同時將該第一NMOS程式化電晶體的該等源極電極與汲極電極設為該正參考電壓並且將該第一NMOS程式化電晶體的主體區 電極保持在該正參考電壓或是保持在該禁制電壓；在該NVM單元陣列中沒有被選擇要進行程式化的每一個NVM單元中，將該第二NMOS讀取電晶體的該等源極電極、汲極電極、以及主體區電極以及該第一NMOS程式化電晶體的該等源極電極、汲極電極、以及主體區電極設為該禁制電壓；於一事先選定的程式化時間中將該第四NMOS控制電晶體的該等互連源極電極、汲極電極、以及主體區電極從該正參考電壓斜降至一事先定義的負控制電壓，同時於該事先選定的程式化時間中將該第三NMOS抹除電晶體的該等互連源極電極、汲極電極、以及主體區電極從該正參考電壓斜降至一事先定義的負抹除電壓；在該NVM單元陣列中被選擇要進行程式化的每一個NVM單元中，於該事先選定的程式化時間結束時，將該第四NMOS控制電晶體的該等互連源極電極、汲極電極、以及主體區電極從該事先定義的負控制電壓斜升至該正參考電壓，同時將該第三NMOS抹除電晶體的該等互連源極電極、汲極電極、以及主體區電極從該事先定義的負抹除電壓斜升至該正參考電壓；以及在該NVM單元陣列中的每一個NVM單元中，將該等第一NMOS電晶體、第三NMOS電晶體、以及第四NMOS電晶體的該等源極電極、汲極電極、主體區電極、以及閘極電極返回到該正參考電壓，同時將該第二NMOS讀取電晶體的該等源極電極、汲極電極、以及主體區電極設為該 禁制電壓。
  5. 如申請專利範圍第4項的方法，其中該禁制電壓為0V。
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