TWI447788B - 半導體元件的製造方法 - Google Patents

Description

半導體元件的製造方法

本發明是有關於一種積體電路的製造方法，且特別是有關於一種半導體元件的製造方法。

為符合市場輕、薄、短、小之需求，半導體製程不斷地向更小線寬演進。然而，線寬縮小之後，各材料層的阻值、圖案的輪廓以及缺陷的控制將更形重要。

舉例來說，在金屬-絕緣層-金屬電容器中，金屬電極的應力遷移(stress migration,SM)的效能不佳，阻值位移分佈太大，將嚴重影響電容器的電荷儲存特性。電容器彼此之間的間隙變小，蝕刻的殘留物若留在相鄰兩個電容器之間，則可能會造成電容器橋接的問題。此外，電容器的電極輪廓控制不當，則可能造成短路的問題。

本發明提供一種半導體元件的製造方法，用以改善應力遷移的效能。

本發明提供一種半導體元件的製造方法，用以有效控制圖案化的導電層的輪廓。

本發明提供一種半導體元件的製造方法，用以避免圖案化導電層之間橋接的問題。

本發明提出種半導體元件的製造方法。此方法包括於基底上形成含鋁與銅的下電極材料層。接著，於下電極材料層表面上依序形成絕緣材料層與上電極材料層。之後，於上電極材料層上形成光阻層。以圖案化的光阻層為罩幕，進行另一蝕刻步驟以移除上電極材料層以及部分之該絕緣材料層其中剩餘之絕緣材料覆蓋於該下電極材料層之表面。繼之，灰化移除圖案化的光阻層。之後，對下電極材料層進行融合製程。之後，進行另一蝕刻步驟，將剩餘的絕緣材料層與下電極材料層圖案化，以形成圖案化的絕緣層與圖案化的下電極層，其中圖案化的上電極層、圖案化的絕緣層、圖案化的表面處理層與圖案化的下電極層共同構成金屬-絕緣層-金屬電容器。

依照本發明實施例所述，上述半導體元件的製造方法中，上述融合製程可以是在氣體環境中進行或是在沒有氣體的真空環境中進行，氣體環境中可以含有氫氣、氮氣、或其組合。上述融合製程是在攝氏100至500度的溫度範圍中進行。上述融合製程進行的時間為0.5小時至2小時。

依照本發明實施例所述，上述半導體元件的製造方法中，形成上述下電極材料層的方法包括：在上述基底上依序形成第一阻障層、含鋁與銅的金屬層與第二阻障層。

依照本發明實施例所述，上述半導體元件的製造方法中，上述第一阻障層與上述第二阻障層分別包括TaN、Ti、TiN、Ta或其組合。

依照本發明實施例所述，上述半導體元件的製造方法中，上述含鋁與銅的金屬層為鋁銅合金層或鋁矽銅合金層。

依照本發明實施例所述，上述半導體元件的製造方法更包括在形成上述絕緣材料層之前，進行熱處理製程，於上述下電極材料層表面形成表面處理層。

依照本發明實施例所述，上述半導體元件的製造方法中，上述熱處理製程使上述第二阻障層表面形成上述表面處理層。

依照本發明實施例所述，上述半導體元件的製造方法中，熱處理製程包括臭氧電漿製程、氧電漿製程或其他氣體電漿製程。

依照本發明實施例所述，上述半導體元件的製造方法中，上述絕緣材料層包括氧化物、氮化物、氧化物/氮化物堆疊層、氧化物/氮化物/氧化物堆疊層或其組合。

依照本發明實施例所述，上述半導體元件的製造方法中，上述上電極材料層包括TiN、Ti、Ta、TaN、鋁或其組合。

依照本發明實施例所述，上述半導體元件的製造方法中，上述基底上已形成多重金屬內連線。

本發明又提出一種半導體元件的製造方法，包括於基底上依序形成第一導電材料層、絕緣材料層與圖案化的第二導電層。然後，進行多數個熱製程，其所累積之熱預算足以導致上述第一導電材料層或上述圖案化的第二導電層中形成析出物。之後，進行融合製程，使上述析出物固態溶解而消失。其後，圖案化上述絕緣材料層，以形成圖案化絕緣層。之後，圖案化上述第一導電材料層，以形成圖案化的第一導電層。

依照本發明實施例所述，上述半導體元件的製造方法中，上述融合製程可以是在氣體環境中進行或是在沒有氣體的真空環境中進行，上述氣體環境中含有氫氣、氮氣、或其組合氣體。上述融合製程進行的溫度範圍為攝氏100至500度。上述融合製程進行的時間為0.5小時至2小時。

依照本發明實施例所述，上述半導體元件的製造方法中，上述多個熱製程包括熱處理製程、光阻烘烤製程及電漿灰化製程。

依照本發明實施例所述，上述半導體元件的製造方法中，在形成上述圖案化的第一導電層之後不進行另一融合製程。

本發明之半導體元件的製造方法，可以改善應力遷移的效能。

本發明之半導體元件的製造方法，可以減少圖案化的導電層側壁突起的現象，有效控制圖案化的導電層的輪廓。

本發明之半導體元件的製造方法，可以避免圖案化導電層之間橋接的問題。

為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1A至1G是依據本發明實施例所繪示之一種半導體元件的製造方法流程的剖面示意圖。

請參照圖1A所示，基底10包括第一電路區12與第二電路區14。第一電路區12例如是核心電路區；第二電路區14例如是邏輯電路區。基底10的第一電路區12與第二電路區14上已形成介電層16與介電層18。第一電路區12上的介電層16中具有介層窗插塞20A與導線22A；第一電路區12上的介電層18中具有介層窗插塞24A。第二電路區14上的介電層16中具有介層窗插塞20B與導線22B；第二電路區14上的介電層18中具有介層窗插塞24B。介電層16與基底10之間還可包含電晶體、其他的介電層、介層窗插塞、金屬導線等(未繪出)。此外，介電層16與介電層18之間可以再包括蝕刻終止層或研磨終止層17。

在介電層18與介層窗插塞24A、24B上形成導電材料層26，或稱為電極材料層。在一實施例中，導電材料層26包括阻障層28、金屬層30與阻障層32。阻障層28與阻障層32分別包括TaN、Ti、TiN、Ta或其組合。金屬層30包括含鋁與銅的金屬層，例如是鋁銅合金層或鋁矽銅合金層。阻障層28、金屬層30與阻障層32的形成方法例如是物理氣相沉積法或是化學氣相沉積法。物理氣相沉積法例如是濺鍍或是蒸鍍。阻障層28與阻障層32的厚度分別例如是300至1000埃。金屬層30的厚度例如是500至8000埃。在一實施例中，阻障層28、金屬層30與阻障層32分別為以濺鍍方法形成之500埃的TaN、6000埃的鋁銅合金層與150埃的Ti/400埃的TiN。在另一實施例中，阻障層28、金屬層30與阻障層32分別為以濺鍍方法形成500埃的TaN/250埃的Ti/250埃的TiN、6000埃的鋁銅合金層與50埃的Ti/400埃的TiN。

接著，進行熱處理製程，於導電材料層26表面形成表面處理層34。當導電材料層26由阻障層28、金屬層30、阻障層32構成時，進行熱處理製程之後，可使得阻障層32的表面形成表面處理層34。相較於無表面處理層34的情況，表面處理層34與後續形成之絕緣層36之間具有較佳的介面特性。熱處理製程例如是電漿製程，所通入的氣體例如是含氧的氣體，所形成的表面處理層34例如是氧化層。氧化層例如是二氧化鈦層。電漿製程中所通入的含氧的氣體例如是臭氧、氧或具氧化能力之氣體。在一實施例中，電漿製程進行的條件例如是通入的氣體為1000sccm至3000sccm的氧氣；壓力為600至2000毫托；溫度為攝氏200度至400度；進行的時間例如是10秒至300秒。在接著，請參照圖1B，在表面處理層34上形成絕緣材料層36。絕緣材料層36包括氧化物、氮化物、氧化物/氮化物堆疊層、氧化物/氮化物/氧化物堆疊層或其組合。絕緣材料層36的形成方法例如是化學氣相沉積法。絕緣材料層36的厚度例如是150埃至1000埃。

之後，再形成另一導電材料層38，或稱為上電極材料層。導電材料層38包括TiN、Ti、Ta、TaN、鋁(aluminum)或其組合。導電材料層38的厚度例如是150埃至1000埃。導電材料層38的形成方法例如是物理氣相沉積法或是化學氣相沉積法。物理氣相沉積法例如是濺鍍或是蒸鍍。

之後，在第一電路區12上方的導電材料層38上形成圖案化光阻層40，用以定義上電極層之圖案。圖案化光阻層40的形成步驟包括塗布光阻材料層、軟烤、曝光、顯影、硬烤等。

其後，請參照圖1C，以圖1B所示的圖案化光阻層40為罩幕，進行蝕刻製程，移除未被圖案化光阻層40覆蓋的導電材料層38，裸露出絕緣材料層36，以在第一電路區12上方形成圖案化的導電層38a。蝕刻製程可以採用乾式蝕刻法例如是電漿蝕刻法。在一實施例中，在進行蝕刻的過程，除了將未被圖案化光阻層40覆蓋的導電材料層38移除之外，還移除了大約一半厚度的絕緣材料層36，使剩餘之絕緣材料層36覆蓋於表面處理層34之表面上。

之後，移除圖案化的光阻層40。移除光阻層40的方法可以採用濕式移除法、乾式移除法或是結合兩者。濕式移除法可以使用酸或是鹼。乾式移除法可以採用電漿灰化法。

繼之，請參照圖1C與1D，上述在導電材料層26形成之後在進行圖案化製程之前經歷的熱製程包括熱處理製程、絕緣材料層沈積製程、光阻烘烤製程以及光阻灰化製程等。這一些熱製程所累積的的熱預算足以使得導電材料層26中的金屬例如銅擴散、聚集，而在導電材料層中形成析出物50A與50B。在本發明實施例中，在導電材料層26尚未圖案化之前，即先進行融合製程42。

融合製程42可以以爐管、加熱板(Hot Plate)來進行。融合製程42是在含有氣體環境中進行或是在沒有氣體的真空環境中進行，氣體環境中可以含有氫氣、氮氣或其組合，進行的溫度範圍為攝氏100至500度，進行的時間為0.5小時至2小時。在一實施例中，融合製程42是在含有氫氣的氣體的爐管中進行，進行的溫度範圍為攝氏300至450度，進行的時間為0.5小時至2小時。在本發明實施例中，在導電材料層26尚未圖案化之前，即先進行融合製程42，一方面可以改善應力遷移的效能，另一方面可以使得導電材料層26中的析出物50A、50B消失。消除導電材料層26中的析出物50A、50B可以避免最終所形成之圖案化導電層之間因為析出物50A、50B未移除做而發生橋接的問題。

之後，請參照圖1E，在基底10上方形成圖案化的光阻層44。為確保所形成的圖案化光阻層44不會因為上電極層38a或絕緣材料層36上表面的光阻殘留物或是污染顆粒的殘留而剝離，通常，在形成圖案化的光阻層44之前還會進行表面電漿清洗，以清除上電極層38a或絕緣材料層36上表面的光阻殘留物或是污染顆粒。

然後，請參照圖1F，以圖1E所示的圖案化的光阻層44為罩幕，蝕刻未被圖案化光阻層44所覆蓋的絕緣材料層36、表面處理層34與導電材料層26，以在第一電路區12上形成圖案化的絕緣層36a、表面處理層34a與圖案化的導電層26a，並在第二電路區14形成圖案化的絕緣層36b、表面處理層34b與圖案化的導電層26b。第一電路區12上的圖案化的導電層26a、圖案化的表面處理層34a、絕緣層36a以及圖案化的導電層38a共同組成金屬-絕緣層-金屬電容器，其中圖案化的導電層26a做為下電極層；圖案化的導電層38a做為上電極層；表面處理層34a與絕緣層36a做為兩電極之間的介電層。在一實施例中，第二電路區14上的圖案化的導電層26b可做為導線，其與下方的介層窗24B、導線22B、介層窗20B共組成金屬內連線。在又一實施例中，第二電路區14上的圖案化的導電層26b可做為繞線。在另一實施例中，第二電路區14上的圖案化的導電層26b則是做為銲墊。之後，將光阻層44移除。移除光阻層44的方法可以採用濕式移除法、乾式移除法或是結合兩者。濕式移除法可以使用酸或是鹼。乾式移除法可以採用電漿灰化法。

由於導電材料層26進行圖案化製程之後，不再進行融合製程，因此，可以避免圖案化導電層26a、26b中的金屬晶格重新排列，而導致重新排列後的金屬晶粒突出於圖案化之導電層26a、26b的側壁，改變圖案化之導電層26a、26b的輪廓的情形。

其後，請參照圖1G，在基底10上形成介電層46。介電層46之材質例如是氧化矽、硼磷矽玻璃、磷矽玻璃或是氮化矽，形成的方法例如是化學氣相沈積法。之後，再利用微影與蝕刻製程蝕刻部分的介電層46以及部分的圖案化的絕緣層36b、部分的圖案化的表面處理層34b，以形成介層窗開口48，裸露出圖案化之導電層26b，並形成介層窗開口50，裸露出圖案化的導電層38a。之後，於介層窗開口48、50中填入導電層，例如是鎢金屬，以形成介層窗52、54。之後，再於介電層46上形成分別電性連接介層窗52、54的導線56、58。導線56、58之材質例如是鋁或鋁合金。

本發明實施例所採用的方法是在進行導電材料層26的圖案化製程之前進行融合製程42，實驗結果顯示所形成的半導體元件在歷經500小時的熱烘烤之後，不僅可以改善應力遷移的效能，而且還可使得阻值位移的分佈小於5%。此外，融合製程42還可以消除導電材料層26中的析出物50A、50B。由於導電材料層26中的析出物50A、50B已經在導電材料層26圖案化之前消除，因此，在導電材料層26圖案化形成圖案化的導電層26a與26b之後，不會有析出物殘留所導致的橋接問題。此外，圖案化之導電層26a、26b形成之後不再進行融合製程，因此不會有晶格重新排列導致金屬晶粒突出於圖案化之導電層26a、26b的側壁，改變圖案化之導電層26a、26b的輪廓的情形。

相反地，若在進行導電材料層26的圖案化製程之前，不進行融合製程42，而將融合製程改在導電材料層26圖案化成圖案化的導電層26a與26b之後才進行，則，雖同樣可以改善應力遷移的效能，但是，實驗結果顯示其所形成的半導體元件在歷經500小時的熱烘烤之後，阻值位移分佈較差(大於20%)，且導電材料層26中的析出物50A、50B在進行導電材料層26的圖案化步驟時很可能無法被移除而導致最終所形成之圖案化導電層26a、26b之間發生橋接的問題，此外，在圖案化導電層26a、26b形成之後才進行融合製程，則會有晶格重新排列導致金屬晶粒突出於圖案化之導電層26a、26b的側壁，改變圖案化之導電層26a、26b的輪廓的情形。

綜合以上所述，本發明之半導體元件的製造方法，是在對基底上已歷經多個熱製程且已析出物的導電材料層進行圖案化製程之前，先進行融合製程，一方面用以改善應力遷移的效能，另一方面使導電材料層中的析出物消失，以避免最終所形成之圖案化導電層之間因為析出物未移除而發生橋接的問題。此外，由於導電材料層進行圖案化製程之後，不再進行其他的融合製程，因此，可以避免圖案化導電層中的金屬晶格重新排列，而導致重新排列後的金屬晶粒突出於圖案化之導電層的側壁，改變圖案化之導電層的輪廓。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。

10．．．基底

12、14．．．電路區

16、18．．．介電層

17．．．蝕刻終止層或研磨終止層

20A、20B、24A、24B．．．介層窗插塞

22A、22B．．．導線

26、38．．．導電材料層

26a、26b．．．圖案化的導電層

28、32．．．阻障層

30．．．金屬層

34．．．表面處理層

34a、34b．．．圖案化的表面處理層

36．．．絕緣層

38a．．．圖案化的導電層

40、44．．．圖案化的光阻層

42．．．融合製程

46．．．介電層

48、50．．．介層窗開口

52、54．．．介層窗

56、58．．．導線

圖1A至1G是依據本發明實施例所繪示之一種半導體元件的製造方法流程的剖面示意圖。

10‧‧‧基底

12、14‧‧‧電路區

16、18‧‧‧介電層

17‧‧‧蝕刻終止層或研磨終止層

20A、20B、24A、24B‧‧‧介層窗插塞

22A、22B‧‧‧導線

26、38‧‧‧導電材料層

28、32‧‧‧阻障層

30‧‧‧金屬層

34‧‧‧表面處理層

36‧‧‧絕緣層

38a‧‧‧圖案化的導電層

42‧‧‧融合製程

Claims (19)

1. 一種半導體元件的製造方法，包括：於一基底上形成含鋁與銅的一下電極材料層；於該下電極材料層上依序形成一絕緣材料層與一上電極材料層；於該上電極材料層上形成一圖案化的光阻層；以該圖案化的光阻層為罩幕，進行一蝕刻步驟以移除該上電極材料層以及部分之該絕緣材料層，其中剩餘之絕緣材料覆蓋於該下電極材料層之表面；灰化移除該光阻層；在進行灰化移除該圖案化的光阻層步驟之後，對該下電極材料層進行一融合製程，該融合製程是在一氣體環境中或是在沒有氣體環境中進行，該氣體環境中含有氫氣、氮氣或其組合；以及在進行該融合製程步驟之後，進行另一蝕刻步驟，以圖案化該剩餘的絕緣材料層與該下電極材料層，並露出該下電極材料層之部分表面，以形成一圖案化的上電極層、一圖案化的絕緣層與一圖案化的下電極層，共同構成一金屬-絕緣層-金屬電容器。
2. 如申請專利範圍第1項所述之半導體元件的製造方法，其中該融合製程是在攝氏100至500度的溫度範圍中進行。
3. 如申請專利範圍第1項所述之半導體元件的製造方法，其中該融合製程進行的時間為0.5小時至2小時。
4. 如申請專利範圍第1項所述之半導體元件的製造方法，其中形成該下電極材料層的方法包括：在該基底上形成一第一阻障層；在該第一阻障層上形成一含鋁與銅的金屬層；以及於該含鋁與銅的金屬層上形成一第二阻障層。
5. 如申請專利範圍第4項所述之半導體元件的製造方法，其中該第一阻障層與該第二阻障層分別包括TaN、Ti、TiN、Ta或其組合所組成之族群。
6. 如申請專利範圍第4項所述之半導體元件的製造方法，其中該含鋁與銅的金屬層為鋁銅合金層或鋁矽銅合金層。
7. 如申請專利範圍第4項所述之半導體元件的製造方法，其中在形成該絕緣材料層之前，更包括進行一熱處理製程，於該下電極材料層表面形成一表面處理層。
8. 如申請專利範圍第7項所述之半導體元件的製造方法，其中該熱處理製程使該第二阻障層表面形成該表面處理層。
9. 如申請專利範圍第7項所述之半導體元件的製造方法，其中熱處理製程包括臭氧電漿製程、或氧電漿製程。
10. 如申請專利範圍第1項所述之半導體元件的製造方法，其中該絕緣材料層包括氧化物、氮化物、氧化物/氮化物堆疊層、氧化物/氮化物/氧化物堆疊層或其組合。
11. 如申請專利範圍第10項所述之半導體元件的製造方法，其中該絕緣材料層包括氧化物、氮化物、氧化物/ 氮化物堆疊層、氧化物/氮化物/氧化物堆疊層或其組合。
12. 如申請專利範圍第1項所述之半導體元件的製造方法，其中該上電極材料層包括TiN、Ti、Ta、TaN、鋁或其組合。
13. 如申請專利範圍第1項所述之半導體元件的製造方法，其中該基底上已形成多重金屬內連線。
14. 一種半導體元件的製造方法，包括：於一基底上依序形成一第一導電材料層、一絕緣材料層與一圖案化的第二導電層；進行多數個熱製程，該些熱製程所累積之熱預算導致該第一導電材料層或該圖案化的第二導電層中形成一析出物；進行一圖案化該第一導電材料層步驟之前，進行一融合製程，使該第一導電材料層中或該圖案化的第二導電層中的該析出物消失；圖案化該絕緣材料層，以形成一圖案化絕緣層；以及進行該圖案化該第一導電材料層之步驟，以形成一圖案化的第一導電層。
15. 如申請專利範圍第14項所述之半導體元件的製造方法，其中該融合製程是在一氣體環境中或是在沒有氣體的真空環境中進行，該氣體環境中含有氫氣、氮氣或其他氣體。
16. 如申請專利範圍第14項所述之半導體元件的製造方法，其中該融合製程進行的溫度範圍為攝氏100至500 度。
17. 如申請專利範圍第14項所述之半導體元件的製造方法，其中該融合製程進行的時間為0.5小時至2小時。
18. 如申請專利範圍第14項所述之半導體元件的製造方法，其中該些熱製程包括熱處理製程、光阻烘烤製程及電漿灰化製程。
19. 如申請專利範圍第14項所述之半導體元件的製造方法，其中在形成該圖案化的第一導電層之後不進行另一融合製程。