TWI441334B - 用於使用多晶矽的溝槽dmos器件的源極和本體連接結構 - Google Patents

用於使用多晶矽的溝槽dmos器件的源極和本體連接結構 Download PDF

Info

Publication number
TWI441334B
TWI441334B TW098110398A TW98110398A TWI441334B TW I441334 B TWI441334 B TW I441334B TW 098110398 A TW098110398 A TW 098110398A TW 98110398 A TW98110398 A TW 98110398A TW I441334 B TWI441334 B TW I441334B
Authority
TW
Taiwan
Prior art keywords
layer
source region
gate
body layer
trench
Prior art date
Application number
TW098110398A
Other languages
English (en)
Other versions
TW200941731A (en
Inventor
Francois Hebert
Anup Bhalla
Original Assignee
Alpha & Omega Semiconductor
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Alpha & Omega Semiconductor filed Critical Alpha & Omega Semiconductor
Publication of TW200941731A publication Critical patent/TW200941731A/zh
Application granted granted Critical
Publication of TWI441334B publication Critical patent/TWI441334B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0856—Source regions
    • H01L29/086—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66727—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the source electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0856—Source regions
    • H01L29/0869—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

用於使用多晶矽的溝槽DMOS器件的源極和本體連接結構
本發明一般涉及垂直功率MOSFET器件，特別涉及具有優化的源極和本體區域連接結構以具有最高性能的功率MOSFET器件。
目前，功率金屬氧化矽場效應電晶體(功率MOSFET)被用於在功率積體電路的應用中提供高壓電路。各種內部寄生元件常常會限制現有的功率MOSFET的設計和性能限度。在MOSFET電晶體的這些寄生元件中，特別需要注意的是形成於MOSFET器件的源極、本體區域和漏極之間的寄生NPN雙極結晶體管(BJT)。如同一反向通道那樣從源極經過本體區域流向漏極的寄生電流容易發生逃逸，即，越多的電流，導通越多的雙極現象。為了減少寄生雙極結構現象以及提升器件的強度，本體區域的基極電阻或者漏極至源極的導通電阻(Rds-on)必須最小化。標準的解決方式是盡可能多得摻雜本體區域以減少基極電阻，其減少了雙極的電流增益，同時在雙極導通之前加強通過更多的寄生電流，因為，基極-發射極電壓VBE是電阻的函數：VBE=I寄生×R基極區域
在典型的BJT器件中，在VBE大約為0.5V到0.6V時導通雙極現象。
美國專利第5,930,630號公開了一種對接溝槽連接MOSFET單元結構，其具有自校準深淺的高濃度本體摻雜區域。除去輕摻雜源極區域的頂部部分以減少接觸電阻。然而，水準對接需要更多的空間，這會對單元密度及Rds-on 產生負面影響。另外，由於(NMOS的)N+源極的一小部分和源極金屬連接，因此溝槽連接會具有一較高的源極電阻。同時，對於溝槽連接而言，如果在溝槽底部的(NMOS的)硼的本體連接植入不是垂直的，其可由(NMOS的)N+源極來補償，由於增加了源極電阻這會導致過多的Rds-on。
美國專利第5,684,319號公開了一種DMOS器件結構，以及製造具有相同特徵的不要求附加掩模的自校準源極和本體連接結構的方法。N+多晶矽間隔被用來在柵極多晶矽的邊緣形成源極區域。然而N+多晶矽源極僅優化了源極連接，減少了電阻，但是其對本體區域沒有作用。
因此目前需要開發出一種結構，其可以達到不使用掩模而自動校準源極/本體連接的目的，同時具有高強度結構和低源極本體區域接觸電阻。還進一步需要開發出一種結構，其預估產生低熱量以實現淺結點，相容條狀和閉合單元的幾何結構，相容標準製造工藝，具有標準金屬化框架以形成低接觸電阻率，同時相容超小單元間距(cell-pitch)。另外還需要提供一種低製造成本的器件。
下文將介紹本發明的具體實施方式。
本發明的目的是提供一種半導體器件，包括：一形成於N-外延層中的P-本體層；一形成於P-本體層和N-外延層中的溝槽中的柵極；一設置於P-本體層上、且位於柵極旁的頂部源極區域；一設置於柵極和頂部源極區域、柵極和P-本體層以及柵極和N-外延層之間的柵極氧化物；一由 設置於柵極底部之下和P-本體層下方的襯底所形成的漏極區域；一設置於源極區域和柵極頂部的氧化層；以及一沿源極區域側壁和氧化層側壁設置的摻雜N+多晶矽間隔。
所述的半導體器件還包括：位於P-本體層上部的，毗鄰N+多晶矽間隔的一暴露的P+本體連接區域。
其中，所述的暴露的P+本體連接區域具有下陷到比N+源極的底部表面更低的頂部表面，並且該頂部表面通過N+多晶矽間隔與N+源極互相分隔。
其中，半導體器件為一N-溝道器件。
所述的半導體器件還包括：一設置於摻雜N+多晶矽間隔和氧化層頂部的勢壘金屬。
其中，N+多晶矽間隔形成於一源極區域的不覆蓋有氧化層的那部分頂部表面上的一臺階上，其中所述臺階被設計為N+多晶矽間隔在一水準表面及一垂直側壁上連接源極區域。
其中，不位於源極區域下的P-本體層的那部分頂部表面下陷到一比位於源極區域下的P-本體層的頂部表面更低的層面。
其中，不位於源極區域下的P-本體層的那部分頂部表面下陷到一比位於源極區域下的P-本體層的頂部表面更低的層面。
其中，所述的N+多晶矽間隔延伸到源極區域的頂部。
其中，所述的氧化層為回流氧化層。
所述的半導體器件還包括：毗鄰勢壘金屬並位於P-本體層上的鎢填充。
其中，所述的頂部源極包括N+源極。
其中，所述的頂部源極包括N-源極。
本發明還提供了一種製造半導體器件的方法，其步驟包括：a)提供一N-型外延層；b)形成一位於N外延層頂部上的溝槽掩模；c)蝕刻N外延層貫穿溝槽掩模達到預設的深度以形成溝槽；d)在溝槽底部及側壁上形成一柵極氧化層；e)用導體材料填充溝槽的剩餘空間以形成柵極；f)去除溝槽掩模；g)在N外延層的頂部注入及擴散摻雜物形成一P-本體層；h)在P-本體層的頂部注入及擴散摻雜物形成一源極區域；i)在柵極和源極區域的頂部形成氧化層；j)蝕刻部分氧化層以暴露出所選定的源極區域的一部分；k)蝕刻所選定的不被氧化層覆蓋的那部分源極區域至P-本體層；l)在源極區域和氧化層的剩餘部分的側壁上沉積N+摻雜多晶矽；以及m)回蝕刻N+摻雜多晶矽以形成一沿源極區域和氧化層剩餘部分的側壁設置的N+摻雜多晶矽間隔。
其中：所述的導電材料是N+摻雜多晶矽。
其中：步驟c)、d)和e)的實施使得柵極的導電材料下陷到N外延層的表面以下。
所述的方法還包括：在步驟m)後，對暴露部分的P-本體層進行P+摻雜，以形成接近多晶矽間隔的本體連接區域。
所述的方法在步驟m)後還包括：在P-本體層、N+摻雜多晶矽間隔和氧化層上沉積勢壘金屬；沉積及圖案化位於勢壘金屬頂部的金屬；以及在已圖案化的金屬頂部，沉積及圖案化一鈍化層。
所述的方法在步驟e)後還包括：回蝕刻填充於溝槽中 的導體金屬至一低於N-外延層頂部表面的層面。
其中所述的步驟h)包括：在P-本體層的頂部區域中注入並擴散摻雜物以形成一N+多晶矽源極區域。
其中所述的步驟h)包括：在P-本體層的頂部區域中注入並擴散摻雜物以形成一N-多晶矽源極區域。
所述的方法在步驟k)後還包括：蝕刻不覆蓋氧化層的P-本體層的那部分頂部表面到源極區域底部表面以下的層面。
本發明的優點在於：其可以達到不使用掩模而自動校準源極/本體連接的目的，同時具有高強度結構和低源極本體區域接觸電阻。還進一步產生低熱量以實現淺結點，相容條狀和閉合單元的幾何結構，相容標準製造工藝，具有標準金屬化框架以形成低接觸電阻率，同時相容超小單元間距(cell-pitch)，並具有低製造成本。
儘管下文的敍述中包含了許多對於特別細節的具體敍述，任何本領域的普通技術人員都可以意識到對於下文中細節的多種變更及修改均包含在本發明的範圍之內。相應的，下文中敍述的本發明的具體實施方式介紹了申請專利範圍的全部內容，並不對申請專利範圍作出限制。
第1A圖是本發明的一種實施方式所提供的溝槽MOSFET 100的剖視圖。溝槽MOSFET 100包括一形成於N-外延(epi)層116上的P-本體層112，一形成於位於P-本體層112和N-外延層116中的溝槽中的N+多晶矽溝槽化柵極110，一設置於P-本體層112上、且位於溝槽化柵 極110旁的頂部N+源極區域114，以及一由設置於溝槽化柵極110底部下方和P-本體層112下的襯底117形成的漏極區域。溝槽MOSFET 100還包括設置在溝槽化柵極110與頂部N+源極區域114之間、溝槽化柵極110與P-本體層112之間以及溝槽化柵極110與N-外延層116之間的柵極氧化物111。一回流氧化物108設置於N+源極區域114和溝槽化柵極110的頂部。摻雜N+多晶矽間隔106沿源極區域114的一個側壁及回流氧化物108的一個側壁設置。溝槽MOSFET 100還可以包括設置於P-本體層112頂部、摻雜N+多晶矽間隔106頂部和回流氧化物108頂部的勢壘金屬104，以及用於填充連接結構的回流源極金屬102。
N+摻雜多晶矽間隔106增加了頂部N+源極區域114的側壁的N+源極連接區域，並且，其將形成於P-本體層112中的重P-型注入連接區域115與頂部N+源極區域114分隔開來，因此該重P-型注入連接區域115遠離在本體層112中形成的位於柵極溝槽側壁上的溝道區域118，以使電晶體的閾值電壓受到的影響最小化。
重注入連接區域115可以通過使用例如與本體層112具有相同導通類型的淺注入的方法形成。注入可以在蝕刻多晶矽間隔106之後及金屬化之前進行。連接區域115幫助減少了本體接觸電阻。分隔重摻雜P+本體連接區域115與源極區域114的好處正真在於將P+本體連接區域115與溝道區域118分隔開，以確保額外的摻雜物不會接近溝槽側壁區域。任何的延伸到溝槽側壁表面的摻雜擴散都可能導致閾值電壓的增加，而這對(電晶體的)性能是不利的。
第1B圖是一種可供選擇的溝槽MOSFET 101的剖視 圖，其具有與溝槽MOSFET 100相似的結構。如第1B圖所示，N+多晶矽間隔107還臺階狀地形成於源極區域114的頂部表面上不被氧化物108覆蓋的那一部分上。N+多晶矽間隔107的特別結構通過將更多的源極區域114與間隔107連接接觸，從而進一步減少了接觸電阻。
第1C圖是一種可供選擇的溝槽MOSFET 103的剖視圖，其具有與溝槽MOSFET 100相似的結構。如第1C圖所示，不位於源極區域114下的這部分P-本體層112的頂部表面下陷到一個比位於源極區域114下方的那部分P-本體層112的頂部表面更低的層面。與前述的實施方式相比，本結構的優勢在於，本體連接區域115可以進一步地陷入矽表面以下，位於源極區域114的下方，這可以進一步減少本體電阻和寄生雙極現象。
第1D圖是一種可供選擇的溝槽MOSFET 109的剖視圖，其是溝槽MOSFET 101與103的組合。如第1D圖所示，溝槽MOSFET 109包括N+多晶矽間隔107，其還臺階狀地形成於源極區域114的頂部表面上不被氧化物108覆蓋的那一部分；並且P-本體層112的不位於源極區域114下的這部分頂部表面下陷到一個比位於源極區域114下方的那部分P-本體層112的頂部表面更低的層面。該結構由於在與N+多晶矽側壁延伸的連接中增加了N+矽的量，因此具有低源極電阻的優點，同時，將本體連接區域115下陷到矽表面以下，且位於源極區域114的下方，進一步減少了任何的寄生雙極現象。
N+摻雜多晶矽間隔107允許在源極區域上進行不同類型的摻雜。第1E圖是一種可供選擇的溝槽MOSFET 111 的剖視圖，其具有與溝槽MOSFET 100相似的結構。如第1E圖所示，溝槽MOSFET 111包括一形成於N-外延(epi)層116上的P-本體層112，一形成於位於P-本體層112和N-外延層116中的溝槽中的N+多晶矽溝槽化柵極110，一設置於P-本體層112上，且位於溝槽化柵極110旁的頂部N-源極區域114，以及一由設置於溝槽化柵極110底部下方和P-本體層112下的襯底117形成的漏極區域。連接頂部低摻雜N-源極區域114側壁的高N+摻雜多晶矽間隔106添加了小電阻，以控制電流增益，使MOSFET器件在並聯時具有更好的一致性。
第2A圖是本發明的另一種實施方式所提供的一個N溝道溝槽MOSFET 200的剖視圖。P溝道的結構與其相似，除了各個摻雜區域的導電類型(在P溝道中，N型變為P型，P型變為N型)。在這一實施方式中，溝槽MOSFET 200包括一形成於N-外延(epi)層216上的P-本體層212，形成於位於P-本體層212和N-外延層216中的N+多晶矽填充溝槽柵極210，設置於P-本體層212上，且位於溝槽化柵極210旁的頂部N+源極區域214，以及由設置於溝槽化柵極210底部下方和P-本體層212下的襯底217形成的漏極區域。溝槽MOSFET 200還包括設置於N+摻雜多晶矽溝槽化柵極210與頂部N+源極區域214、P-本體層212以及N-外延層216之間的柵極氧化物211，設置於N+源極區域214和溝槽化柵極210頂部的垂直蝕刻氧化物208，以及沿源極區域214的一個側壁及垂直蝕刻氧化物208的一個側壁設置的摻雜N+多晶矽間隔206。溝槽MOSFET 200還可以包括設置於摻雜N+多晶矽間隔206和垂直蝕刻氧 化物208頂部的勢壘金屬204，與勢壘金屬204相鄰的鎢填充物218，以及設置於勢壘金屬204和鎢填充物218頂部的源極金屬202。
重P-型注入連接區域215可以形成於P-本體層212中，並貼近間隔206，同時與頂部N+源極區域214分隔開，因此，該重P-型注入連接區域215與在本體層212中的柵極溝槽側壁上形成的溝道區域219分隔開，以通過本體連接注入使電晶體的閾值電壓受到的影響最小化。
第2B圖是一種可供選擇的溝槽MOSFET 201的剖視圖，其具有與溝槽MOSFET 200相似的結構。如第2B圖所示，N+多晶矽間隔207還臺階狀地形成於源極區域214的頂部表面上不被氧化物208覆蓋的那一部分上。N+多晶矽間隔207通過將更多的源極區域214與間隔207連接接觸，從而進一步減少了接觸電阻。
第2C圖是一種可供選擇的溝槽MOSFET 203的剖視圖，其具有與溝槽MOSFET 200相似的結構。如第2C圖所示，不位於源極區域214下的這部分P-本體層212的頂部表面下陷到一個比位於源極區域214下方的那部分P-本體層212的頂部表面更低的層面。
第2D圖是一種可供選擇的溝槽MOSFET 209的剖視圖，其是溝槽MOSFET 201與203的組合。如第2D圖所示，溝槽MOSFET 209包括N+多晶矽間隔207，其還臺階狀地形成於源極區域214的頂部表面上不被氧化物208覆蓋的那一部分；並且P-本體層212的不位於源極區域214下的這部分頂部表面下陷到一個比位於源極區域214下方的那部分P-本體層212的頂部表面更低的層面。
第2E圖是一種可供選擇的溝槽MOSFET 211的剖視圖，其具有與溝槽MOSFET 200相似的結構。如第2E圖所示，溝槽MOSFET 211包括一形成於N-外延(epi)層216上的P-本體層212，形成於位於P-本體層212和N-外延層216中的N+多晶矽填充溝槽化柵極210，設置於P-本體層212上，且位於溝槽化柵極210旁的頂部N-源極區域214，以及由設置於溝槽化柵極210底部下方和P-本體層212下的襯底217形成的漏極區域。連接頂部低摻雜N-源極區域214側壁的高N+摻雜多晶矽間隔206添加了小電阻，以控制電流增益，使MOSFET器件在並聯時具有更好的一致性。這被稱為源極鎮流，並在高功率應用中產生一個更為強勁的電晶體。
第3A圖是本發明的另一種實施方式所提供的溝槽MOSFET 300的剖視圖。溝槽MOSFET 300包括一形成於N-外延(epi)層316上的P-本體層312，形成於位於P-本體層312和N-外延層316中的溝槽中的N+多晶矽柵極310，設置於P-本體層312上、且位於溝槽化柵極310旁的頂部N+源極區域314，以及由設置於溝槽化柵極310底部下方和P-本體層312下的襯底形成的漏極區域。溝槽MOSFET 300還包括設置於溝槽化柵極310與頂部N+源極區域314、P-本體層312以及N-外延層316之間的柵極氧化物311。垂直蝕刻氧化物308設置於N+源極區域314和溝槽化柵極310的頂部，摻雜N+多晶矽間隔306沿源極區域314的一個側壁及垂直蝕刻氧化物308的一個側壁設置。摻雜N+多晶矽間隔306在N+源極區域314的部分頂部處延伸並形成一臺階狀。
重P-型注入連接區域315可以形成於P-本體層312中，並貼近間隔306，同時與頂部N+源極區域314分隔開，因此該重P-型注入連接區域315與在本體層312中的柵極溝槽側壁上形成的溝道區域319分隔開，以使電晶體的閾值電壓受到的影響最小化。
溝槽MOSFET 300還可以包括設置於摻雜N+多晶矽間隔306和垂直蝕刻氧化物308頂部的勢壘金屬304，與勢壘金屬304相鄰的鎢填充物318，設置於勢壘金屬304和鎢填充物318頂部的源極金屬302。
如第3A圖所示的這類結構具有附加的優勢，即N+源極矽區域314與N+摻雜多晶矽間隔306之間的連接接觸可以通過在N+多晶矽區域314中形成一臺階來得到增加，這還進一步減少了源極接觸電阻。通過這個臺階，N+矽源極區域314可以在一個水平面及兩個垂直側壁上被連接接觸。值得注意的是，這樣的位於N+源極314中的“局部臺階”可以通過在連接蝕刻的步驟中控制注入源極區域內的一定量的矽的過量蝕刻而方便地達成。
第3B圖是一種可供選擇的溝槽MOSFET 301的剖視圖，其具有與溝槽MOSFET 300相似的結構。如第3B圖所示，N+多晶矽間隔307還臺階狀地形成於源極區域314的頂部表面上不被氧化物308覆蓋的那一部分上。N+多晶矽間隔307增多了與N+源極區域314的連接。
第3C圖是一種可供選擇的溝槽MOSFET 303的剖視圖，其具有與溝槽MOSFET 300相似的結構。如第3C圖所示，不位於源極區域314下的這部分P-本體層312的頂部表面下陷到一個比位於源極區域314下方的那部分P-本 體層312的頂部表面更低的層面。
第3D圖是一種可供選擇的溝槽MOSFET 309的剖視圖，其是溝槽MOSFET 301與303的組合。如第3D圖所示，溝槽MOSFET 309所包括的N+多晶矽間隔307還臺階狀地形成於源極區域314的頂部表面上不被氧化物208覆蓋的那一部分的頂部表面上。不位於源極區域314下方的這部分P-本體層312的頂部表面下陷到一個比位於源極區域314下方的那部分P-本體層312的頂部表面更低的層面。
對於上述類型的MOSFET器件具有多種不同的製造技術。舉例來說，第4A圖至第4M圖是表示第1A圖至第1B圖中所示的溝槽MOSFET類型的製造方法的剖視圖。如第4A圖所示，一N-型外延半導體層402生長於一襯底上(特別對於N-溝道器件，需高摻雜N+)。然後一溝槽掩模404形成於由光阻蝕劑掩模蝕刻的N-外延層402的表面，例如，通過圖案化光阻蝕劑層，或通過圖案化一使用低溫氧化物(LTO)沉積技術或熱氧化形成的硬掩模。
如第4B圖所示，然後通過反應離子蝕刻(RIE)N-外延矽層穿透溝槽掩模404達到預設深度以形成溝槽406。然後剝去蝕刻後的聚合物並在此時清潔晶片。如第4C圖所示，在標準犧牲氧化和犧牲氧化去除後，通過使用例如熱氧化將薄柵極氧化物408形成於溝槽406的側壁及底部。將例如N+摻雜多晶矽這樣的導體材料沉積到溝槽406中剩餘的空間，並使用標準技術進行回蝕刻直到暴露出區域402頂部上的氧化物表面。然後進一步回蝕刻溝槽406中的導體材料直到其如第4D圖中所示的低於N-外延 層402的頂部表面。
如第4E圖所示，溝槽掩模404被剝離，氧化物412形成於柵極的頂部，並形成氧化物413覆蓋所有的暴露的矽表面。儘管這兩個氧化物形成於一個步驟中，但由於這兩個區域具有不同的摻雜濃度，所以它們是不同的。通過離子注入(例如：硼離子在能量為20至100KeV，劑量為3×1012至1×1014被注入)形成本體區域414，並如第4F圖所示在N-外延層402的頂部擴散(例如：950℃至1100℃)。然後，毯式注入(blanket implant)N+型摻雜物(例如：淺砷注入，劑量為2×1015至5×1015，能量為40至80KeV)，並在P-本體層414的頂部擴散(例如：850℃至1000℃)，由此形成如第4G圖中所示的淺N+源極層416。
如第4H圖所示，在進行密實化及回流後(例如：800℃至900℃)，例如硼磷矽玻璃(BPSG)這樣的氧化物418形成於柵極410和源極區域416之上。
如第4I圖所示，部分的氧化物418和415使用接觸掩模進行絕緣蝕刻，以暴露出所選定的部分源極區域416。所選定的部分源極矽區域沒有被氧化物418所覆蓋，然後將暴露的N+源極區域蝕刻去除，直至蝕刻到如第4J圖所示的P-本體層414。也可以選擇，將不被氧化物418覆蓋的頂部表面部分蝕刻到比源極區域416的底部表面更低的層面，這將會在後續的對於第1C圖至第1D圖所述類型的溝槽MOSFET器件的製造方法的第5B圖中予以敍述。
如第4K圖所示，N+摻雜多晶矽層420沉積於源極區域416剩餘部分的頂部及側壁以及P-本體層414和氧化物418的頂部。如果多晶矽層沉積時未摻雜，則在沉積過程 中，薄多晶矽層(例如：大約300A至2000A)可以進行N-型原位摻雜，或在沉積後進行砷或磷的離子注入(例如：劑量為1×1015至5×1015，能量為20至60KeV)。然後，如第4L圖所示，對於N+摻雜多晶矽層420進行回蝕刻，從而形成僅位於源極區域416和氧化物418側壁上的N+摻雜多晶矽間隔420。此時，進行高劑量低能量的本體接觸離子注入步驟(硼或BF2，劑量為4×1014至2×1015，能量為10Kev至60KeV)，然後進行快速熱處理(850℃至1000℃，10至60秒)，以此減少最終暴露的本體連接區域417的接觸電阻。該區域的摻雜濃度要比N+多晶矽間隔層的低。
如第4M圖所示，通過在P-本體層414、N+摻雜多晶矽間隔420和氧化物418的頂部沉積勢壘金屬422(例如Ti、TiN、Ti/TiN、TiW、TiWN，厚度範圍200A至1500A)以及沉積及圖案化頂部金屬層424(例如：厚鋁或銅鋁合金，厚度0.5至4微米)來完成半導體器件。然後通過一氧化層、氮化層或氮氧化層來鈍化晶片，這在第4M圖中未予表示。
第5A圖至第5E圖是表示第1C圖至第1D圖中所示的可選擇的溝槽MOSFET類型的製造方法的剖視圖。第5A圖與上述的第4I圖是一樣的。由第4A圖至第4I圖所示的製造步驟也可以用來製造如第5A圖這樣的結構。然後，如第5B圖所示，所選定的不覆蓋有氧化物418的那部分源極區域被蝕刻到P-本體層414，同時，沒有被氧化物418覆蓋的P-本體層414的部分頂部表面也被蝕刻到略微低於源極區域416的底部表面的層面。
如第5C圖所示，N+摻雜多晶矽層420沉積於源極區域416剩餘部分的頂部及側壁以及P-本體層414和氧化物418的頂部。如果多晶矽層沉積時未摻雜，則多晶矽層可以進行N+型原位摻雜，或進行砷或磷的離子注入。然後，如第5D圖所示，對於N+摻雜多晶矽層420進行回蝕刻，從而形成僅位於源極區域416和氧化物418側壁上的N+摻雜多晶矽間隔420。另外，在回蝕刻多晶矽之後，重P-摻雜接觸區域417被注入到P-本體層414，該重P-摻雜區域417靠近N+多晶矽間隔420但與源極區域416相間隔。如第5E圖所示，通過在P-本體層414、N+摻雜多晶矽間隔420和氧化物418的頂部沉積勢壘金屬422，隨後沉積及圖案化厚金屬424和一鈍化層(第5E圖中未予表示)來完成半導體器件。
第6A圖第6M圖是表示第1E圖中所示的溝槽MOSFET類型的製造方法的剖視圖。該實施方式的特徵是輕摻雜源極鎮流區域在某些應用中優化了可靠性。如第6A圖所示，一N-型外延半導體層602生長于一高摻雜襯底上。然後一溝槽掩模604，通過例如圖案化光阻蝕劑層或通過圖案化一使用低溫氧化物(LTO)沉積技術或熱氧化形成的硬膜，形成於由光阻蝕劑掩模蝕刻的N-外延層602的表面，然後進行氧化物蝕刻步驟。
如第6B圖所示，然後通過反應離子蝕刻(RIE)N-外延矽層穿透溝槽掩模604達到預設深度以形成溝槽606。然後剝去蝕刻後的聚合物並在此時清潔晶片。如第6C圖所示，在標準犧牲氧化生成和去除後，將薄柵極氧化物608形成於溝槽606的側壁(及底部)。將例如N+多晶 矽這樣的導體材料沉積於溝槽606剩餘的空間中，以形成一標準多晶矽豎立柵極610。然後，如第6C圖所示，對溝槽606中的導體材料進行回蝕刻直到暴露出氧化物604的頂部。然後，如第6D圖所示，進一步回蝕刻N+柵極材料直到其低於N-外延層602的頂部表面。
如第6E圖所示，溝槽掩模604(氧化物)被剝離，氧化物612形成於柵極610的頂部，並形成氧化物613覆蓋暴露的矽。如第6F圖所示，通過例如離子注入及擴散在N-外延層602的頂部形成本體區域614。然後，毯式注入(blanket implant)N-型摻雜(例如磷，劑量為1×1012至5×1014，能量為20至80KeV)，並在P-本體層614的頂部擴散(例如：900℃至1050℃)，由此形成如第6G圖中所示的低摻雜N-源極層616。
如第6H圖所示，例如硼磷矽玻璃(BPSG)這樣的氧化物618形成於柵極610和低摻雜N-源極區域616之上，然後進行密實化及回流。如第6I圖所示，部分的氧化物618使用接觸掩模(圖中未予表示)進行蝕刻，以暴露出低摻雜N-源極區域616的一部分。然後，如第6J圖所示，將所選定的不覆蓋有氧化物618的部分源極矽區域蝕刻到P-本體層614。也可以選擇，將不被氧化物618覆蓋的P-本體層的部分頂部表面蝕刻到比源極區域616底部表面更低的層面。
如第6K圖所示，N+摻雜多晶矽層620沉積在源極區域616剩餘部分的頂部及側壁以及P-本體層614和氧化物618的頂部。如果多晶矽層沉積時未摻雜，則在沉積過程中對多晶矽層可以進行N+型(對於N-溝道)原位摻雜， 或進行N型注入(例如：淺砷或磷)。然後，如第6L圖所示，對於N+摻雜多晶矽層620進行回蝕刻，從而形成僅位於低摻雜N-源極區域616和氧化物618側壁上的N+摻雜多晶矽間隔620。另外，在回蝕刻多晶矽之後，重P-摻雜區域617被注入到P-本體層614中，且靠近N+多晶矽間隔620，但與源極區域616相間隔。如第6M圖所示，通過在P-本體層614、N+摻雜多晶矽間隔620和氧化物618的頂部沉積勢壘金屬622，以及隨後沉積及圖案化厚金屬624和一鈍化層(第6M圖中未予表示)來完成半導體器件。
本發明的實施方式可以用於製造具有低接觸電阻和寄生雙極現象的N-溝道或P-溝道器件。值得注意的是，儘管前述的例子是關於N-溝道器件及其製造的，但本領域的技術人員應當認識到同樣的技術方案可以用於P-溝道器件及其製造。由於半導體材料的相反極性(P-型和N-型)根本上區分了所使用的摻雜物的極性，因此，在上述內容使用於製造P-溝道器件時，半導體層和摻雜物的極性都與上文中所述的相反。
由於上述是對於本發明的優選實施方式的具體敍述，其可以作出多種修改，變更和替代。因此，本發明的範圍不應該被認為由上述的內容定義，而應當由附後的申請專利範圍及其全部的等效範圍來定義。任何特徵，不論優選與否，都可以與其他不論是否優選的特徵相結合。在下文的申請專利範圍中，定冠詞表示一個或多個定冠詞後的內容，除非有明確敍述。
102、202、302‧‧‧源極金屬
104、204、304、422、622‧‧‧勢壘金屬
106、107、206、207、306、307、420、620‧‧‧N+多晶矽間隔
108‧‧‧回流氧化物
110、210、310、410、610‧‧‧溝槽化柵極
111、211、311、 408、608‧‧‧柵極氧化物
112、212、312、414、614‧‧‧P-本體層
114、214、314、416、616‧‧‧源極區域
115、215、315、417、617‧‧‧連接區域
116、216、316、402、602‧‧‧N-外延層
117、217‧‧‧襯底
118、219、319‧‧‧溝道區域
208、308‧‧‧垂直蝕刻氧化物
218、318‧‧‧鎢填充物
404、415、604‧‧‧掩模
406‧‧‧溝槽
412、413、418、612、613、618‧‧‧氧化物
424、624‧‧‧頂部金屬層
第1A圖至第1E圖是本發明的一種實施方式所提供的MOSFET的剖視圖。
第2A圖至第2E圖是本發明的另一種實施方式所提供的MOSFET的剖視圖。
第3A圖至第3D圖是本發明的另一種實施方式所提供的MOSFET的剖視圖。
第4A圖至第4M圖是第1A圖至第1B圖所示的MOSFET類型的製造方法的剖視圖。
第5A圖至第5E圖是第1C圖至第1D圖所示的MOSFET類型的製造方法的剖視圖。
第6A圖至第6M圖是第1E圖所示的MOSFET類型的製造方法的剖視圖。
202‧‧‧源極金屬
204‧‧‧勢壘金屬
206‧‧‧N+多晶矽間隔
208‧‧‧垂直蝕刻氧化物
210‧‧‧溝槽化柵極
211‧‧‧柵極氧化物
212‧‧‧P-本體層
214‧‧‧源極區域
215‧‧‧連接區域
216‧‧‧N-外延層
217‧‧‧襯底
218‧‧‧鎢填充物
219‧‧‧溝道區域

Claims (22)

  1. 一種半導體器件，包括：一形成於N-外延層中的P-本體層；一形成於P-本體層和N-外延層中的溝槽中的柵極；一設置於P-本體層上、且位於柵極旁的頂部源極區域；一設置於柵極和頂部源極區域、柵極和P-本體層以及柵極和N-外延層之間的柵極氧化物；一由設置於柵極底部之下和P-本體層下方的襯底所形成的漏極區域；一設置於源極區域和柵極頂部的氧化層；以及一沿源極區域側壁和氧化層側壁設置的摻雜N+多晶矽間隔；所述的半導體器件還包括：毗鄰勢壘金屬並位於P-本體層上的鎢填充。
  2. 如申請專利範圍1所述的半導體器件，其特徵在於，還包括：位於P-本體層上部的，毗鄰N+多晶矽間隔的一暴露的P+本體連接區域。
  3. 如申請專利範圍2所述的半導體器件，其特徵在於：其中，所述的暴露的P+本體連接區域具有下陷到比N+源極的底部表面更低的頂部表面，並且該頂部表面通過N+多晶矽間隔與N+源極互相分隔。
  4. 如申請專利範圍1所述的半導體器件，其特徵在於：其中，半導體器件為一N-溝道器件。
  5. 如申請專利範圍1所述的半導體器件，其特徵在於，還包括：一設置於摻雜N+多晶矽間隔和氧化層頂部的勢壘金屬。
  6. 如申請專利範圍1所述的半導體器件，其特徵在於：其中，N+多晶矽間隔形成於一源極區域的不覆蓋有氧化層的那部分頂部表面上的一臺階上，其中所述臺階被設計為N+多晶矽間隔在一水準表面及一垂直側壁上連接源極區域。
  7. 如申請專利範圍3所述的半導體器件，其特徵在於：其中，不位於源極區域下的P-本體層的那部分頂部表面下陷到一比位於源極區域下的P-本體層的頂部表面更低的層面。
  8. 如申請專利範圍1所述的半導體器件，其特徵在於：其中，不位於源極區域下的P-本體層的那部分頂部表面下陷到一比位於源極區域下的P-本體層的頂部表面更低的層面。
  9. 如申請專利範圍1所述的半導體器件，其特徵在於：其中，所述的N+多晶矽間隔延伸到源極區域的頂部。
  10. 如申請專利範圍1所述的半導體器件，其特徵在於：其中，所述的氧化層為回流氧化層。P-本體層
  11. 如申請專利範圍1所述的半導體器件，其特徵在於：其中，所述的頂部源極包括N+源極。
  12. 如申請專利範圍1所述的半導體器件，其特徵在於：其中，所述的頂部源極包括N-源極。
  13. 一種製造半導體器件的方法，其步驟包括：a)提供一N-型外延層；b)形成一位於N-型外延層頂部上的溝槽掩模；c)蝕刻N-型外延層貫穿溝槽掩模達到預設的深度 以形成溝槽；d)在溝槽底部及側壁上形成一柵極氧化層；e)用導體材料填充溝槽的剩餘空間以形成柵極；f)去除溝槽掩模；g)在N-型外延層的頂部注入及擴散摻雜物形成一P-本體層；h)在P-本體層的頂部注入及擴散摻雜物形成一源極區域；i)在柵極和源極區域的頂部形成氧化層；j)蝕刻部分氧化層以暴露出所選定的源極區域的一部分；k)蝕刻所選定的不被氧化層覆蓋的那部分源極區域至P-本體層；l)在源極區域和氧化層的剩餘部分的側壁上沉積N+摻雜多晶矽；以及m)回蝕刻N+摻雜多晶矽以形成一沿源極區域和氧化層剩餘部分的側壁設置的N+摻雜多晶矽間隔；其中：步驟c)、d)和e)的實施使得柵極的導體材料下陷到N-型外延層的表面以下。
  14. 如申請專利範圍13所述的方法，其特徵在於，其中：所述的導體材料是N+摻雜多晶矽。
  15. 如申請專利範圍13所述的方法，其特徵在於，還包括：在步驟m)後，對暴露部分的P-本體層進行P+摻雜，以形成接近多晶矽間隔的本體連接區域。
  16. 如申請專利範圍13所述的方法，其特徵在於，在步 驟m)後還包括：在P-本體層、N+摻雜多晶矽間隔和氧化層上沉積勢壘金屬；沉積及圖案化位於勢壘金屬頂部的金屬；以及在已圖案化的金屬頂部，沉積及圖案化一鈍化層。
  17. 如申請專利範圍13所述的方法，其特徵在於，在步驟e)後還包括：回蝕刻填充於溝槽中的導體金屬至一低於N-型外延層頂部表面的層面。
  18. 如申請專利範圍13所述的方法，其特徵在於，其中所述的步驟h)包括：在P-本體層的頂部區域中注入並擴散摻雜物以形成一N+多晶矽源極區域。
  19. 如申請專利範圍13所述的方法，其特徵在於，其中所述的步驟h)包括：在P-本體層的頂部區域中注入並擴散摻雜物以形成一N-多晶矽源極區域。
  20. 如申請專利範圍13所述的方法，其特徵在於，在步驟k)後還包括：蝕刻不覆蓋氧化層的P-本體層的那部分頂部表面到源極區域底部表面以下的層面。
  21. 一種半導體器件，包括：一形成於外延層上的本體層，其中本體層和外延層是相反極性的半導體；一形成於本體層和外延層中的溝槽中的柵極；一設置於本體層上、且位於柵極旁的頂部源極區域；一設置於柵極和頂部源極區域、柵極和本體層以及柵極和外延層之間的柵極氧化物；一通過設置於柵極底部以下和本體層以下的襯底所形 成的漏極區域；一設置於源極區域和柵極頂部的氧化物；以及一沿源極區域側壁和氧化物側壁設置的摻雜N+多晶矽間隔；所述的半導體器件還包括：毗鄰勢壘金屬並位於P-本體層上的鎢填充。
  22. 一種製造半導體器件的方法，其步驟包括：a)提供一具有第一種半導體極性類型的外延層；b)形成一位於外延層頂部上的溝槽掩模；c)蝕刻外延層貫穿溝槽掩模達到預設的深度以形成溝槽；d)在溝槽底部及側壁上形成一柵極氧化層；e)用導體材料填充溝槽的剩餘空間以形成柵極；f)去除溝槽掩模；g)在外延層的頂部注入及擴散與外延層具有相反極性的摻雜物，以形成一具有與外延層相反極性的本體層；h)在本體層的頂部區域注入及擴散摻雜物形成一源極區域；i)在柵極和源極區域的頂部形成氧化層；j)蝕刻部分的氧化層以暴露出所選定的源極區域的一部分；k)蝕刻所選定的不被氧化物覆蓋的那部分源極區域至本體層；l)在源極區域和氧化層的剩餘部分的側壁上沉積摻雜多晶矽；以及m)回蝕刻摻雜多晶矽以形成一沿源極區域和氧化層 剩餘部分的側壁設置的摻雜多晶矽間隔；其中：步驟c)、d)和e)的實施使得柵極的導體材料下陷到N外延層的表面以下。
TW098110398A 2008-03-31 2009-03-30 用於使用多晶矽的溝槽dmos器件的源極和本體連接結構 TWI441334B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US12/060,096 US20090242973A1 (en) 2008-03-31 2008-03-31 Source and body contact structure for trench-dmos devices using polysilicon

Publications (2)

Publication Number Publication Date
TW200941731A TW200941731A (en) 2009-10-01
TWI441334B true TWI441334B (zh) 2014-06-11

Family

ID=41115781

Family Applications (1)

Application Number Title Priority Date Filing Date
TW098110398A TWI441334B (zh) 2008-03-31 2009-03-30 用於使用多晶矽的溝槽dmos器件的源極和本體連接結構

Country Status (3)

Country Link
US (4) US20090242973A1 (zh)
CN (1) CN101552293A (zh)
TW (1) TWI441334B (zh)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090242973A1 (en) 2008-03-31 2009-10-01 Alpha & Omega Semiconductor, Ltd. Source and body contact structure for trench-dmos devices using polysilicon
JP5331443B2 (ja) * 2008-10-29 2013-10-30 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
US8138605B2 (en) * 2009-10-26 2012-03-20 Alpha & Omega Semiconductor, Inc. Multiple layer barrier metal for device component formed in contact trench
CN102263132A (zh) 2010-05-26 2011-11-30 中国科学院微电子研究所 半导体结构及其制造方法
US8580667B2 (en) 2010-12-14 2013-11-12 Alpha And Omega Semiconductor Incorporated Self aligned trench MOSFET with integrated diode
US8431470B2 (en) 2011-04-04 2013-04-30 Alpha And Omega Semiconductor Incorporated Approach to integrate Schottky in MOSFET
US8502302B2 (en) 2011-05-02 2013-08-06 Alpha And Omega Semiconductor Incorporated Integrating Schottky diode into power MOSFET
US8507978B2 (en) 2011-06-16 2013-08-13 Alpha And Omega Semiconductor Incorporated Split-gate structure in trench-based silicon carbide power device
US9224852B2 (en) 2011-08-25 2015-12-29 Alpha And Omega Semiconductor Incorporated Corner layout for high voltage semiconductor devices
US8680613B2 (en) 2012-07-30 2014-03-25 Alpha And Omega Semiconductor Incorporated Termination design for high voltage device
US8785279B2 (en) 2012-07-30 2014-07-22 Alpha And Omega Semiconductor Incorporated High voltage field balance metal oxide field effect transistor (FBM)
JP6170812B2 (ja) 2013-03-19 2017-07-26 株式会社東芝 半導体装置の製造方法
US9419116B2 (en) 2014-01-22 2016-08-16 Alexei Ankoudinov Diodes and methods of manufacturing diodes
US9252293B2 (en) 2014-01-22 2016-02-02 Alexei Ankoudinov Trench field effect diodes and methods of manufacturing those diodes
DE102014109208A1 (de) 2014-07-01 2016-01-07 Infineon Technologies Austria Ag Ladungskompensationsvorrichtung und ihre herstellung
CN106298946A (zh) * 2016-10-09 2017-01-04 无锡新洁能股份有限公司 一种降低低压Trench DMOS导通电阻的制造方法
US10325908B2 (en) 2017-04-26 2019-06-18 Alpha And Omega Semiconductor Incorporated Compact source ballast trench MOSFET and method of manufacturing
US10211333B2 (en) 2017-04-26 2019-02-19 Alpha And Omega Semiconductor (Cayman) Ltd. Scalable SGT structure with improved FOM
US10714580B2 (en) 2018-02-07 2020-07-14 Alpha And Omega Semiconductor (Cayman) Ltd. Source ballasting for p-channel trench MOSFET
CN110957227A (zh) * 2019-12-27 2020-04-03 深圳市威兆半导体有限公司 一种mosfet器件的制造方法及mosfet器件
CN111463266B (zh) * 2020-04-13 2022-12-13 河北工业大学 一种具有倾斜侧壁场板的倒梯形栅mosfet器件结构
US11776994B2 (en) 2021-02-16 2023-10-03 Alpha And Omega Semiconductor International Lp SiC MOSFET with reduced channel length and high Vth
TWI817719B (zh) * 2022-09-15 2023-10-01 世界先進積體電路股份有限公司 半導體結構及其形成方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5378665A (en) * 1992-10-30 1995-01-03 General Atomics Crystalline yttrium aluminate and process for making
GB9306895D0 (en) * 1993-04-01 1993-05-26 Philips Electronics Uk Ltd A method of manufacturing a semiconductor device comprising an insulated gate field effect device
US5567634A (en) * 1995-05-01 1996-10-22 National Semiconductor Corporation Method of fabricating self-aligned contact trench DMOS transistors
US5684319A (en) * 1995-08-24 1997-11-04 National Semiconductor Corporation Self-aligned source and body contact structure for high performance DMOS transistors and method of fabricating same
US5930630A (en) * 1997-07-23 1999-07-27 Megamos Corporation Method for device ruggedness improvement and on-resistance reduction for power MOSFET achieved by novel source contact structure
JP3097657B2 (ja) * 1998-05-13 2000-10-10 日本電気株式会社 半導体記憶装置とその製造方法
GB9815021D0 (en) * 1998-07-11 1998-09-09 Koninkl Philips Electronics Nv Semiconductor power device manufacture
US6413822B2 (en) * 1999-04-22 2002-07-02 Advanced Analogic Technologies, Inc. Super-self-aligned fabrication process of trench-gate DMOS with overlying device layer
US6312993B1 (en) * 2000-02-29 2001-11-06 General Semiconductor, Inc. High speed trench DMOS
US6822288B2 (en) 2001-11-20 2004-11-23 General Semiconductor, Inc. Trench MOSFET device with polycrystalline silicon source contact structure
US6958275B2 (en) 2003-03-11 2005-10-25 Integrated Discrete Devices, Llc MOSFET power transistors and methods
US7667264B2 (en) * 2004-09-27 2010-02-23 Alpha And Omega Semiconductor Limited Shallow source MOSFET
TWI400757B (zh) * 2005-06-29 2013-07-01 Fairchild Semiconductor 形成遮蔽閘極場效應電晶體之方法
US7385248B2 (en) * 2005-08-09 2008-06-10 Fairchild Semiconductor Corporation Shielded gate field effect transistor with improved inter-poly dielectric
US8878292B2 (en) * 2008-03-02 2014-11-04 Alpha And Omega Semiconductor Incorporated Self-aligned slotted accumulation-mode field effect transistor (AccuFET) structure and method
US20090242973A1 (en) 2008-03-31 2009-10-01 Alpha & Omega Semiconductor, Ltd. Source and body contact structure for trench-dmos devices using polysilicon

Also Published As

Publication number Publication date
US20140225188A1 (en) 2014-08-14
US8703563B2 (en) 2014-04-22
US9214544B2 (en) 2015-12-15
US9466710B2 (en) 2016-10-11
CN101552293A (zh) 2009-10-07
US20160079414A1 (en) 2016-03-17
TW200941731A (en) 2009-10-01
US20090242973A1 (en) 2009-10-01
US20120286356A1 (en) 2012-11-15

Similar Documents

Publication Publication Date Title
TWI441334B (zh) 用於使用多晶矽的溝槽dmos器件的源極和本體連接結構
US10763351B2 (en) Vertical trench DMOSFET having integrated implants forming enhancement diodes in parallel with the body diode
TWI381527B (zh) 超自對準構槽型雙擴散金屬氧化物半導體電晶體結構及其製造方法
US7285822B2 (en) Power MOS device
TWI225285B (en) Low voltage high density trench-gated power device with uniformly doped channel and its edge termination technique
US9620585B1 (en) Termination for a stacked-gate super-junction MOSFET
US9564516B2 (en) Method of making integrated MOSFET-schottky diode device with reduced source and body kelvin contact impedance and breakdown voltage
US20100264488A1 (en) Low Qgd trench MOSFET integrated with schottky rectifier
US20030060013A1 (en) Method of manufacturing trench field effect transistors with trenched heavy body
US8471331B2 (en) Method of making an insulated gate semiconductor device with source-substrate connection and structure
US7732862B2 (en) Power semiconductor device having improved performance and method
TW200524085A (en) Closed cell trench metal-oxide-semiconductor field effect transistor
JP3915180B2 (ja) トレンチ型ｍｏｓ半導体装置およびその製造方法
TWI517411B (zh) 半導體裝置、功率金屬氧化物半導體場效電晶體裝置及其製作方法
JP2007087985A (ja) 絶縁ゲート型半導体装置およびその製造方法
US7517759B2 (en) Method of fabricating metal oxide semiconductor device
JP2003101019A (ja) 半導体装置及びその製造方法
CN111933700B (zh) 功率半导体器件及其制造方法
US10128330B1 (en) Semiconductor device with a buried junction layer having an interspersed pattern of doped and counter-doped materials
JP2001223357A (ja) トレンチとされた高重基体を備えるトレンチ型電界効果トランジスタ