TWI436213B - 基於等量記憶體區之非揮發性多階記憶體操作 - Google Patents

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Description

基於等量記憶體區之非揮發性多階記憶體操作
本發明大體而言係關於半導體記憶體器件、方法及系統，且更特定言之係關於基於等量記憶體區(stripe)之非揮發性多階記憶體操作。
通常將記憶體器件提供作為電腦或其他電子器件中之內部電路、半導體電路、積體電路。存在許多不同類型之記憶體，包括揮發性記憶體及非揮發性記憶體。揮發性記憶體可需要電力以保持其資訊且其中包括隨機存取記憶體(RAM)、動態隨機存取記憶體(DRAM)及同步動態隨機存取記憶體(SDRAM)。非揮發性記憶體可在未供以電力時藉由保持所儲存之資訊來提供持久資訊且其中可包括NAND快閃記憶體、NOR快閃記憶體、唯讀記憶體(ROM)、電可抹可程式化ROM(EEPROM)、可抹可程式化ROM(EPROM)、相變隨機存取記憶體(PCRAM)、電阻性隨機存取記憶體(RRAM)及磁性隨機存取記憶體(MRAM)，諸如自旋扭矩轉移隨機存取記憶體(STT RAM)。
可將記憶體器件組合在一起以形成固態驅動器(SSD)。在各種其他類型之非揮發性記憶體及揮發性記憶體中，固態驅動器可包括非揮發性記憶體(例如，NAND快閃記憶體及NOR快閃記憶體)，及/或可包括揮發性記憶體(例如，DRAM及SRAM)。可將快閃記憶體器件(包括使用將資訊儲存於氮化物層中之電荷收集件中的半導體-氧化物-氮化物-氧化物-半導體及金屬-氧化物-氮化物-氧化物-半導體電容器結構的浮閘快閃器件及電荷收集快閃(CTF)器件)用作用於廣泛範圍之電子應用的非揮發性記憶體。快閃記憶體器件通常使用允許高記憶體密度、高可靠性及低電力消耗之單電晶體記憶體胞。
可使用SSD以代替硬磁碟驅動器作為電腦之主要儲存器件，因為固態驅動器就效能、大小、重量、耐用性、操作溫度範圍及電力消耗而言可具有勝於硬碟機的優點。舉例而言，SSD在與磁碟驅動器比較時可歸因於其缺乏活動部分而具有優良之效能，此可避免搜尋時間、潛時及與磁碟驅動器相關聯之其他機電延遲。SSD製造商可使用非揮發性快閃記憶體來生產快閃SSD，該等快閃SSD可不使用內部電池電源，因此允許驅動器更具多功能性且更緊湊。
SSD可包括數個記憶體器件(例如，數個記憶體晶片)(如本文中所使用，「數個某物」可指代此等物中之一或多者，例如，數個記憶體器件可指代一或多個記憶體器件)。如一般熟習此項技術者將瞭解，一記憶體晶片可包括數個晶粒及/或邏輯單元(LUN)。每一晶粒可包括位於其上之數個記憶體陣列及周邊電路。該等記憶體陣列可包括被組織為數個實體頁之數個記憶體胞，且該等實體頁可被組織為數個區塊。
獨立冗餘磁碟陣列(RAID)為用於在多個記憶體器件間劃分及/或複製資訊之電腦資訊儲存機制的涵蓋性術語。RAID陣列中之多個記憶體器件可向使用者及電腦之作業系統呈現為單記憶體器件(例如，磁碟)。歷史上，藉由多個硬磁碟驅動器(HDD)來操作一RAID。
本發明包括用於非揮發性多階基於等量記憶體區之記憶體操作的方法及器件。一方法實施例包括寫入數個下等量記憶體區，其包括將資訊之數個下頁程式化於數個下等量記憶體區中之每一者中。可寫入一上等量記憶體區，其包括將資訊之數個上頁程式化於該上等量記憶體區中。數個上頁中之每一者可對應於數個下頁中之一各別者。可將對應於數個上頁的數個下頁中之各別者中之每一者程式化於數個下等量記憶體區中之一不同下等量記憶體區中。
在本發明之以下詳細描述中，參看隨附圖式，該等隨附圖式形成本發明之一部分且在其中以說明之方式展示可如何實踐本發明之一或多個實施例。足夠詳細地描述了此等實施例以使得一般熟習此項技術者能夠實踐本發明之實施例，且將理解，可利用其他實施例且可在不背離本發明之範疇的情況下做出過程、電及/或結構改變。如本文中所使用，尤其關於圖式中之參考數字的指定符「N」、「M」、「P」、「R」及「S」指示本發明之一或多個實施例可包括如此指定的數個特定特徵。
本文中之諸圖遵循一編號慣例，其中第一數位對應於圖號且剩餘數位識別圖式中之元件或組件。可藉由使用類似之數位來識別不同圖之間的類似元件或組件。舉例而言，108可參考圖1中之元件「08」，且一類似元件在圖2中可參考為208。如將瞭解，可添加、交換及/或消除在本文中之各種實施例中所示之元件以便提供本發明之數個額外實施例。另外，如將瞭解，諸圖中所提供之元件的比例及相對規模意欲說明本發明之實施例，且不應以限制性意義來理解。
圖1為根據本發明之一或多個實施例的計算系統100之功能性方塊圖，該計算系統100包括至少一記憶體系統104。在圖1中所說明之實施例中，記憶體系統104(例如，固態驅動器(SSD))可包括一主機介面106、一記憶體控制器108(例如，記憶體控制電路及/或記憶體控制韌體)及一或多個記憶體器件110-1、...、110-N(例如，包括非揮發性多階記憶體胞之固態記憶體器件)。記憶體器件110-1、...、110-N可提供用於記憶體系統之儲存容量(例如，藉由經格式化至記憶體器件之檔案系統)。在一或多個實施例中，記憶體控制器108可為一耦接至包括實體主機介面106及記憶體器件110-1、...、110-N之印刷電路板的特殊應用積體電路(ASIC)。
如圖1中所說明，記憶體控制器108可藉由複數個通道而耦接至主機介面106及記憶體器件110-1、...、110-N。如將由熟習此項技術者所瞭解，除其他記憶體操作外，記憶體控制器108亦可經組態以執行本文中所描述之操作。主機介面106可用以在記憶體系統104與另一器件(諸如主機系統102)之間傳達資訊。主機系統102可包括一記憶體存取器件(例如，處理器)。一般熟習此項技術者將瞭解，「處理器」可意欲為一或多個處理器，諸如並行處理系統、數個共處理器等。主機系統之實例包括膝上型電腦、個人電腦、數位相機、數位記錄及播放器件、行動電話、PDA、記憶卡讀取器、介面集線器及其類似者。對於一或多個實施例而言，主機介面106可呈標準化介面之形式。舉例而言，當記憶體系統104用於計算系統100中之資訊儲存時，在其他連接器及介面中，實體主機介面106可為串列進階技術附接(SATA)、高速周邊組件互連(PCIe)或通用串列匯流排(USB)。然而，一般而言，主機介面106可提供一用於在記憶體系統104與具有用於主機介面106之相容接收器的主機系統102之間傳遞控制、位址、資訊及其他信號的介面。
記憶體控制器108可包括可耦接至主機介面106及/或併有主機介面106的主機介面電路。主機介面電路可經由數個層(例如，實體層、鏈結層及/或傳輸層)而與主機系統102建立介面。一般熟習此項技術者將瞭解，可藉由一介面標準(諸如串列進階技術附接(SATA)、高速周邊組件互連(PCIe)、通用串列匯流排(USB)等)來定義特定主機介面之數個層。如本文中所使用，傳輸層可指示作為SATA標準之一部分的至少一傳輸層及/或作為PCIe標準之一部分的異動層。一般熟習此項技術者將瞭解，根據SATA標準之傳輸層可與根據PCIe標準之異動層類似。實施例並不限於特定標準。
一般而言，主機介面電路可將自主機系統(例如，自PCIe匯流排)接收之命令封包轉換為命令指令以用於將主機-記憶體轉譯回應轉換為供傳輸至請求主機的主機系統命令。舉例而言，主機介面電路可由基於PCIe之異動層封包來建構SATA命令封包。主機介面電路可經組態以自主機系統102接收與複數個位址相關聯的資訊。
記憶體控制器108可包括主機-記憶體轉譯電路，該主機-記憶體轉譯電路經組態以將主機位址轉譯為記憶體位址(例如，與接收到之命令(諸如讀取及/或寫入命令)相關聯的位址)。主機-記憶體轉譯電路可(例如)將主機扇區讀取及寫入操作轉換為被導引至記憶體器件110-1、...、110-N之特定部分的命令。可將每一主機操作轉譯為單扇區或多扇區記憶體器件110-1、...、110-N操作。舉例而言，可將主機讀取及寫入命令轉譯為記憶體器件110-1、...、110-N讀取及寫入命令。儘管本文中描述記憶體控制器108，但可經由記憶體控制韌體來實施本發明之一或多個實施例。因此，如本文中所使用，將「記憶體控制器」定義為包括記憶體控制電路及/或記憶體控制韌體。
主機-記憶體轉譯電路可包括第一及/或第二階錯誤偵測電路。儘管被稱為錯誤偵測電路，但錯誤偵測電路亦可執行錯誤校正。如將由一般熟習此項技術者所理解，第一階錯誤偵測電路可經組態以應用錯誤校正(諸如BCH錯誤校正)，以偵測及/或校正與儲存於記憶體器件110-1、...、110-N中之資訊相關聯的錯誤。舉例而言，第一階錯誤偵測電路可提供對一1080位元碼字的29個錯誤校正位元。第二階錯誤偵測電路可(諸如)藉由判定存在臨限量以上之可校正錯誤來偵測不可藉由第一階錯誤偵測校正的錯誤(例如，不可校正之錯誤校正碼(UECC)錯誤)。如本文中更詳細地描述，本發明之一或多個實施例藉由使用同位資訊來重新建立一或多個下等量記憶體區而提供對在寫入上等量記憶體區期間遇到的UECC錯誤之校正。第二階錯誤偵測電路可包括RAID互斥或(XOR)電路。RAID XOR電路可基於自主機介面電路接收到之資訊來計算同位資訊。對於被寫入至數個記憶體器件110-1、...、110-N的每一位元而言，可藉由RAID XOR電路來計算一同位位元且可將其寫入至記憶體器件110-1、...、110-N中之一特定者。
根據本發明之一或多個實施例，可在RAID操作中使寫入資訊記憶體區等量化而跨越至數個固態記憶體器件之複數個通道。如一般熟習此項技術者將瞭解，記憶體區等量化包括分割資訊使得其跨越複數個通道而儲存(例如)於一個以上之器件上。將儲存經分割資訊之一個以上之器件的部分共同稱為等量記憶體區。相反，鏡像法可包括將資訊之複製複本儲存於一個以上之器件上。
記憶體控制器108可保持LBA表及/或區塊表。LBA表可將頁之實體頁位址儲存於一或多個記憶體器件110-1、...、110-N中且包括對應之邏輯位址。可藉由一相關聯之命令(例如，相關聯之SATA命令)中所含有之LBA來對LBA表編索引。LBA表可用以查找對應於可儲存對應資訊之邏輯區塊位址的實體頁位址。區塊表可將用於可抹除區塊之資訊儲存於一或多個記憶體器件110-1、...、110-N中。儲存於區塊表中之資訊可包括有效頁資訊、抹除計數及其他狀態資訊。可藉由實體區塊位址來對自區塊表存取之資訊編索引。
在其他操作中，記憶體控制器108可與記憶體器件110-1、...、110-N通信以讀取、寫入及抹除資訊。儘管將記憶體器件110-1、...、110-N說明為耦接至共同記憶體控制器108，但本發明之一或多個實施例可包括一用於每一記憶體通道之離散非揮發性記憶體控制器。記憶體器件110-1、...、110-N可包括記憶體胞(例如，非揮發性記憶體胞)之一或多個陣列。該等陣列可為(例如)具有NAND架構之快閃陣列。在NAND架構中，一「列」之記憶體胞之控制閘極可與一存取線(例如，字線)耦接，而記憶體胞可以「串」形式源極至汲極串聯耦接於選擇閘極源極電晶體與選擇閘極汲極電晶體之間。該串可藉由選擇閘極汲極電晶體而連接至一資料線(例如，位元線)。使用術語「列」及「串」既不暗示記憶體胞之線性配置亦不暗示記憶體胞之正交配置。如將由一般熟習此項技術者所瞭解，記憶體胞與位元線及源極線的連接方式取決於陣列是NAND架構、NOR架構或是某一其他記憶體陣列架構。
記憶體器件110-1、...、110-N可包括可被集群之數個記憶體胞。如本文中所使用，一群組可包括一或多個記憶體胞(諸如頁、區塊、平面、晶粒、整個陣列或其他記憶體胞群組)。舉例而言，一些記憶體陣列可包括記憶體胞之數個頁，其構成一記憶體胞區塊。數個區塊可包括於記憶體胞之平面中。記憶體胞之數個平面可包括於晶粒上。作為一實例，一128 GB記憶體器件可包括每頁4314個資訊位元組(例如，寫入資訊之4096個位元組外加附加項資訊之218個位元組)，每區塊128個頁，每平面2048個區塊及每器件16個平面。
圖1之實施例可包括未予以說明以便不混淆本發明之實施例的額外電路。舉例而言，記憶體系統104可包括位址電路以鎖存經由I/O電路而提供於I/O連接上的位址信號。可接收位址信號並藉由列解碼器及行解碼器來解碼以存取記憶體器件110-1、...、110-N。熟習此項技術者將瞭解，位址輸入連接之數目可取決於記憶體器件110-1、...、110-N之密度及架構。
圖2說明根據本發明之一或多個實施例的記憶體器件210之一部分的圖式。儘管圖2中未展示，但一般熟習此項技術者將瞭解，記憶體器件210可連同與其操作相關聯之各種周邊電路而位於半導體晶粒上。記憶體器件210可包括記憶體胞之一或多個陣列。
如圖2中所示，記憶體器件210可包括記憶體胞之數個實體區塊260-1(區塊1)、260-2(區塊2)、...、260-M(區塊M)。在圖2中所示之實例中，指示符「M」用以指示記憶體器件210可包括數個實體區塊。作為一實例，記憶體器件210中之實體區塊的數目可為128個區塊、4,096個區塊或32,768個區塊，然而，實施例並不限於記憶體器件中之特定數目個實體區塊或多個實體區塊。在圖2中所說明之實施例中，記憶體器件210可為(例如)NAND快閃記憶體器件210，使得(例如)每一實體區塊260-1、260-2、...、260-M中之記憶體胞可作為一記憶體胞而被一同抹除，例如，可以實質上同時之方式抹除每一實體區塊中之記憶體胞。舉例而言，可在單一抹除操作中一同抹除每一實體區塊中之記憶體胞。
儘管圖2中並未如此具體指定，但可將數個區塊用作暫用區塊。如本文中所描述，程式化一多階記憶體胞可包括：一或多個下頁程式化操作，(例如)以將記憶體胞程式化至中間狀態；及一上頁程式化操作，(例如)以將記憶體胞程式化至最終狀態。暫用區塊可用於將對應於資訊之下頁的資訊儲存於下等量記憶體區中及將對應於資訊之上頁的資訊儲存於上等量記憶體區中。亦即，對於資訊之特定區塊而言，可使用兩個暫用區塊(一個暫用區塊儲存對應於特定區塊之下頁的資訊及一個暫用區塊儲存對應於特定區塊之上頁的資訊)。然而，實施例並不限於僅儲存對應於下頁或上頁之資訊的暫用區塊，因為暫用區塊可儲存對應於一些下頁及一些上頁的資訊。暫用區塊與特定區塊之二比一比率可起因於暫用區塊之僅下頁被程式化的概念，如本文中更詳細地描述。可更新區塊表，以使得與一暫用區塊(例如，儲存對應於特定區塊之下頁的資訊的第一暫用區塊)相關聯之一或多個位址可鏈結至第二暫用區塊(例如，儲存對應於特定區塊之上頁的資訊)。該區塊表可用以指示在已將對應之資訊程式化至一特定區塊之後可抹除暫用區塊。參看圖4至圖5C來更詳細地描述暫用區塊及相關聯之操作。
指示符「R」用以指示一區塊(例如，260-1、260-2、...、260-M)可包括數個列。在一些實施例中，每一實體區塊中之列(例如，字線)的數目可為32，但實施例並不限於每實體區塊一特定數目之列270-1、270-2、...、270-R。如一般熟習此項技術者將瞭解，每一列270-1、270-2、...、270-R可包括一或多個實體頁(例如，偶數頁及奇數頁)。實體頁指代一寫入及/或讀取記憶體胞(例如，被一同寫入及/或讀取或作為記憶體胞之功能群組的數個記憶體胞)。相應地，可藉由獨立之寫入及/或讀取操作來寫入及/或讀取偶數頁及奇數頁。
對於包括多階記憶體胞(MLC)之實施例而言，可將一實體頁在邏輯上劃分為一上頁及一或多個下頁。舉例而言，一儲存資訊之兩個位元的記憶體胞可將一個位元貢獻給資訊之上頁及將一個位元貢獻給資訊之下頁。因此，可將記憶體胞程式化至「01」之資料狀態，其中「0」對應於下頁且「1」對應於上頁。程式化此記憶體胞可包括下頁程式化及上頁程式化。下頁程式化可包括將記憶體胞程式化至中間狀態且上頁程式化可包括將記憶體胞程式化至最終狀態。結合圖4來更詳細地描述相同內容。邏輯上頁及邏輯下頁可為同一實體頁之一部分。為便於說明，圖2中之每一列270-1、270-2、...、270-R僅包括一個實體及邏輯頁，然而，實施例並未如此受限。
在本發明之一或多個實施例中且如圖2中所示，一頁可將資訊儲存於數個扇區280-1、280-2、...、280-S中。指示符「S」用以指示一頁可包括數個扇區。資訊可包括系統及/或使用者資料。每一扇區280-1、280-2、...、280-S可儲存系統及/或使用者資料且可包括附加項資訊(諸如錯誤校正碼(ECC)資訊及邏輯區塊位址(LBA)資訊)。如一般熟習此項技術者將瞭解，邏輯區塊定址係可由主機用於識別資訊之扇區的機制，例如，每一扇區可對應於一唯一LBA。在一或多個實施例中，扇區為儲存容量之最小可定址部分。作為一實例，資訊之扇區可為資訊之數個位元組(例如，256個位元組、512個位元組或1，024個位元組)。舉例而言，SSD在一頁中可具有4、8或16個扇區，其中一扇區可為512個位元組，且一SSD可具有每實體區塊128、256或512個頁，因此實體區塊大小為131072個位元組、262144個位元組及524288個位元組。實施例並不限於此等實例。
應注意，實體區塊260-1、260-2、...、260-M、列270-1、270-2、...、270-R、扇區280-1、280-2、...、280-S及頁之其他組態亦係可能的。舉例而言，實體區塊260-1、260-2、...、260-M之列270-1、270-2、...、270-R可各自儲存對應於單一扇區之資訊，該單一扇區可包括(例如)資訊之512個以上或512個以下之位元組。
圖3說明根據本發明之一或多個實施例的在等量記憶體區之基礎上操作之儲存容量340的方塊圖。可藉由一檔案系統來提供儲存容量340，該檔案系統被格式化至一記憶體系統(例如，圖1中之記憶體系統104)中之數個固態記憶體器件(例如，圖1中之固態記憶體器件110-1、...、110-N)。如本文中所描述，每一固態記憶體器件可與一記憶體通道342-1、...、342-(N-1)、342-N相關聯。然而，實施例並不限於每記憶體器件(例如，記憶體晶片)一個通道，因為一些實施例可每器件包括多個通道。一個記憶體晶片可藉由一個以上之通道而耦接至一記憶體控制器(例如，在一記憶體晶片包括記憶體胞之一個以上之實體平面的狀況下)。可跨越由數個固態記憶體器件提供之儲存容量340而將資訊寫入於數個等量記憶體區344-1、344-2、...、344-P中。
記憶體系統可自主機系統接收寫入資訊。記憶體系統(例如，與圖1中之記憶體控制器108相關聯的RAID XOR電路)可計算用於寫入資訊之同位資訊。在一或多個實施例中，可使寫入資訊及同位資訊記憶體區等量化而跨越儲存容量340，使得可跨越數個可用通道之子集(例如，通道342-1、...、342-(N-1))而寫入寫入資訊，且可跨越數個可用通道之第二子集(例如，通道342-N)而寫入同位資訊。舉例而言，一記憶體系統可包括八個通道，其中七個通道用於寫入寫入資訊且一個通道用於寫入同位資訊。如本文中所描述，可跨越不同等量記憶體區之不同通道而寫入同位資訊。實施例並不限於將N個通道中之N-1個通道用於寫入資訊及將單一通道用於同位資訊。根據本發明之一或多個實施例，RAID結構及/或等量記憶體區大小可為可程式化選項。
RAID結構可表示經設計以跨越多個記憶體器件來劃分及/或複製資訊的RAID儲存機制之實施。舉例而言，可使資訊記憶體區等量化及/或成鏡像而跨越兩個或兩個以上之器件。記憶體區等量化可包括將寫入資訊劃分為片段及將至少一片段儲存於數個記憶體器件中之每一者中。成鏡像可包括將寫入資訊之複本冗餘地儲存於至少兩個記憶體器件中。記憶體區等量化與成鏡像兩者可包括使用錯誤偵測。可將同位資訊儲存於與寫入資訊相同之記憶體器件中及/或與儲存寫入資訊之器件分離的器件中。根據本發明之一或多個實施例，待由記憶體系統實施之特定RAID結構可為一可程式化選項。
如本文中所使用，等量記憶體區大小可指代使資訊記憶體區等量化而跨越其的通道之數目。根據本發明之一或多個實施例，記憶體系統之等量記憶體區大小可為一可程式化選項使得可將可用於記憶體系統之任何數目個通道用於等量記憶體區。舉例而言，包括32個通道及數個對應之記憶體器件的一記憶體系統可具有自2至32個通道之任何等量記憶體區大小。一些實施例可包括將一非揮發性記憶體在邏輯上分割為至少兩個部分，每一部分包括與非揮發性記憶體相關聯之數個通道之子集。此等實施例可包括針對該至少兩個部分中之每一者在等量記憶體區的基礎上獨立地操作非揮發性記憶體系統。舉例而言，可將寫入資訊及同位資訊之數個頁寫入於每一等量記憶體區中，其中第一等量記憶體區係跨越記憶體系統之數個通道中之僅一個子集而被寫入且第二等量記憶體區係跨越記憶體系統之數個通道中之僅一不同子集而被寫入。此外，等量記憶體區大小可在記憶體系統之操作期間改變。可使用區塊表以持續追蹤記憶體系統之哪些部分對應於哪些等量記憶體區。
儲存同位資訊可允許回應於與寫入一上等量記憶體區相關聯之UECC錯誤來重新建立與下等量記憶體區相關聯之資訊，該上等量記憶體區包括與該下等量記憶體區共同的記憶體胞之至少一實體頁。下文關於圖5A至圖5C給出更多特定實例。記憶體通道、記憶體器件、記憶體之區塊、記憶體之頁或記憶體器件之另一部分可經歷不可校正之錯誤或其他錯誤。舉例而言，可跨越通道342-1、...、342-(N-1)將寫入資訊之下頁寫入於第一等量記憶體區344-1中。可跨越通道342-N將同位資訊寫入於第一等量記憶體區344-1中。若第一通道342-1經歷不可校正之錯誤或其他錯誤(例如，回應於跨越通道342-1寫入上頁作為寫入上等量記憶體區之一部分)，則與直至342-(N-1)之通道相關聯的寫入資訊及與通道342-N相關聯之同位資訊可用以重新建立跨越第一通道342-1而被寫入之資訊之下頁。類似於產生同位資訊之狀況，記憶體系統(例如，RAID XOR電路)可使用同位資訊連同寫入資訊以計算與記憶體系統之一部分(其經歷不可校正之錯誤或其他錯誤)相關聯之資訊的替代資訊。
與圖1中之記憶體控制器108相關聯的ECC電路可計算用於寫入資訊之片段的第一階錯誤校正資訊及/或第二階校正資訊(例如，儲存於記憶體器件中之同位資訊)。圖3包括以下各者之說明：經儲存而與通道342-1、...、342-(N-1)相關聯的寫入資訊346及第一階錯誤校正資訊348；及經儲存而與通道342-N相關聯的同位資訊350及第一階錯誤校正資訊348。當寫入一等量記憶體區時，可一同寫入寫入資訊與錯誤校正資訊兩者。若在資訊(不管是寫入資訊或是同位資訊)中偵測到錯誤，則可使用第一階錯誤校正資訊以試圖在實施第二階錯誤校正(例如，與上文所描述之同位資訊相關聯的校正)之前及/或在不實施該第二階錯誤校正的情況下校正該錯誤。記憶體系統可儲存足夠之第一階錯誤校正資訊以使得能夠校正臨限數目個錯誤位元。若偵測到包括比可藉由第一階錯誤校正資訊校正之位元錯誤多的位元錯誤的錯誤(例如，在寫入操作期間的UECC錯誤)，則可實施第二階錯誤校正(例如，使用上文所描述之同位資訊)，例如，可使用同位資訊及寫入資訊之剩餘物來重新建立與錯誤相關聯的資訊。
圖4說明根據本發明之一或多個實施例的針對抹除狀態422及數個下頁424、上頁426及暫用頁428資料狀態之與實例2位元記憶體胞相關聯的臨限電壓分佈420之圖式。實施例並不限於程式化有資訊之兩個位元的多階記憶體胞。本發明之一或多個實施例可包括一程式化有資訊之兩個以上位元及/或一小部分位元的特定記憶體胞。
自抹除狀態422開始，可將一或多個程式化脈衝施加至一特定記憶體胞以將該記憶體胞程式化至一表示來自下頁424之資訊的中間狀態(例如，1或0)。隨後，可將一或多個程式化脈衝施加至該特定記憶體胞以將該記憶體胞自中間狀態(例如，1或0)程式化至一表示來自上頁426之資料的最終狀態(例如，11、10、01或00)。如圖4中所說明，對於2位元記憶體胞而言，對應於中間狀態之來自下頁424的資訊可表示對應於最終狀態之來自上頁426的資訊之第一位元，例如，可將記憶體胞自1程式化至11或10，或可將記憶體胞自0程式化至01或00。然而，實施例並不限於2位元記憶體胞或圖4中所說明之特定資訊值。
在一或多個實施例中，資訊之暫用頁428可對應於寫入資訊之下頁424或上頁426。如圖4中所說明，此暫用頁可類似於下頁424，例如，作為暫用頁428程式化操作之一部分，可將2位元記憶體胞程式化至兩種狀態中之一者。
對於一特定程式化操作而言，將下頁424及對應之上頁426程式化至相同實體記憶體胞(例如，記憶體胞之同一實體頁)。然而，當特定程式化操作包括數個暫用頁428之程式化時，將該等暫用頁程式化至不同於程式化有下頁及上頁之實體記憶體胞的實體記憶體胞(例如，記憶體胞之不同實體頁)。在一或多個實施例中，記憶體胞之暫用頁可位於記憶體胞之暫用區塊(例如，不同於包括彼等程式化有特定下頁及特定上頁之記憶體胞區塊的記憶體胞區塊的記憶體胞之實體區塊)中。
暫用頁428可用以指示將如何程式化下頁424或及上頁426。暫用頁428中之資訊可對應於下頁424或上頁426。可組合兩個暫用頁428(例如，對應於下頁424之暫用頁428及對應於上頁426之暫用頁428)(記憶體胞之獨立的實體頁)以寫入下頁424及上頁426(其中下頁424及上頁426被寫入於記憶體胞之同一實體頁中，該實體頁不同於用於兩個暫用頁428的記憶體胞之實體頁)。
對於下頁424程式化而言，程式化有資訊「1」作為暫用頁428之一部分的記憶體胞可指示下頁之第一位元為「1」及/或應將對應之記憶體胞自抹除狀態422程式化至下頁424中之兩個中間狀態中之下者。對於上頁426程式化而言，程式化有資訊「1」作為暫用頁424之一部分的記憶體胞可指示上頁之第二位元為「1」及/或應將來自下頁424之對應記憶體胞自中間狀態程式化至與中間狀態相關聯的兩個最終狀態中之下者。舉例而言，若來自下頁424之對應記憶體胞被程式化至中間狀態「1」，如圖4中所說明，且對應於上頁之暫用頁包括資訊「1」，則應將來自下頁之對應記憶體胞程式化至上頁426中之最終狀態「11」。同樣，若來自下頁424之對應記憶體胞被程式化至中間狀態「0」，如圖4中所說明，且對應於上頁之暫用頁包括資訊「1」，則應將來自下頁424之對應記憶體胞程式化至上頁426中之最終狀態「01」。
對於下頁424程式化而言，程式化有資訊「0」作為暫用頁424之一部分的記憶體胞可指示下頁之第一位元為「0」及/或應將對應之記憶體胞自抹除狀態422程式化至下頁424中之兩個中間狀態中之上者。對於上頁426程式化而言，程式化有資訊「0」作為暫用頁424之一部分的記憶體胞可指示上頁之第二位元為「0」及/或應將來自下頁424之對應記憶體胞自中間狀態程式化至與中間狀態相關聯的兩個最終狀態中之上者。舉例而言，若來自下頁424之對應記憶體胞被程式化至中間狀態「1」，如圖4中所說明，且對應於上頁426之暫用頁包括資訊「0」，則應將來自下頁之對應記憶體胞程式化至上頁426中之最終狀態「10」。同樣，若來自下頁424之對應記憶體胞被程式化至中間狀態「0」，如圖4中所說明，且對應於上頁426之暫用頁包括資訊「0」，則應將來自下頁424之對應記憶體胞程式化至上頁426中之最終狀態「00」。
如將瞭解，可自本文中之描述來推斷用於藉由數個位元(除兩個位元以外)來程式化多階記憶體胞的方法。舉例而言，4位元記憶體胞可在被程式化至最終狀態之前藉由兩個或兩個以上之下頁程式化操作而被程式化，且此等實施例可包括使用兩個以上之暫用頁以指示應如何程式化下頁、應如何程式化隨後之下頁及/或應如何程式化上頁(例如，應如何將記憶體胞程式化至一或多個中間狀態及/或最終狀態)。本文中關於2位元記憶體胞所描述之一或多個實例實施例出於解釋之目的而為說明性的，且並不將本發明限於2位元記憶體胞之操作。此外，「1」及「0」及術語「上」及「下」之使用在本文中用以說明一或多個實例實施例且其並不將本發明限於特定記法或資訊配置。
圖5A說明根據本發明之一或多個實施例的表，其跨越具有數個下等量記憶體區544A-L及上等量記憶體區544A-U之數個通道542A使下頁程式化與上頁程式化相關。根據本發明之一或多個實施例，寫入數個下等量記憶體區544A-L可包括將資訊之數個下頁程式化於數個下等量記憶體區544A-L中之每一者中。可跨越數個通道542A將數個下頁中之每一者實質上同時程式化於一特定下等量記憶體區中。在一些實施例中，儘管一特定下等量記憶體區可包括兩個以上之頁，但數個下等量記憶體區544A-L中之每一者可僅包括資訊(例如，寫入資訊)之一個下頁及同位資訊之僅一個頁。在圖5A中，例如，「下等量記憶體區1」包括跨越「通道1」而被寫入之下頁「LP 1」512A及跨越「通道8」而被寫入之「同位1」550A。在一些實施例中，可針對系統資料而保留數個下等量記憶體區544A-L之數個頁(除使用者資料之下頁及同位資訊之頁(圖5A中展示為空白頁)之外)。可針對下等量記憶體區中之剩餘頁而計算同位資訊(例如，同位資訊之頁550A)且可將其程式化至下等量記憶體區中之頁中之一者。實施例並不限於特定數目個等量記憶體區及/或通道。
在一或多個實施例中，寫入上等量記憶體區544A-U可包括將資訊之數個上頁程式化於上等量記憶體區544A-U中。可跨越數個通道542A來實質上同時程式化上等量記憶體區544A-U中之數個上頁中之每一者。上等量記憶體區中之數個上頁中之每一者對應於數個下頁中之一各別者。在圖5A中，例如，「上等量記憶體區」544A-U包括對應於「下等量記憶體區1」中之下頁「LP 1」512A的上頁「UP 1」514A。亦即，寫入上等量記憶體區544A-U包括將記憶體胞自下頁512A程式化至上頁514A。
如圖5A中所說明，可將對應於數個上頁(例如，「UP 1」、「UP 2」、「UP 3」、「UP 4」、「UP 5」、「UP 6」及「UP 7」)中之一各別者的數個下頁(例如，「LP 1」、「LP 2」、「LP 3」、「LP 4」、「LP 5」、「LP 6」及「LP 7」)中之每一者寫入於數個下等量記憶體區544A-L中之一不同下等量記憶體區中(例如，每一者作為一獨立記憶體區等量化操作之部分)。相應地，即使與上等量記憶體區544A-U之所有頁相關聯的記憶體胞經歷UECC錯誤(例如，若資訊被破壞)，在寫入上等量記憶體區544A-U期間，仍可使用同位資訊來重新建立對應之下頁中之每一者。舉例而言，若與特定下頁512A相關聯之記憶體胞在寫入對應之上頁514A期間經歷UECC錯誤，則可使用等量記憶體區(例如，「下等量記憶體區1」)中之資訊之剩餘物(包括特定下頁及來自該等量記憶體區之同位資訊550A)來重新建立下頁512A。此錯誤之一實例為非同步電力循環(例如，至一或多個記憶體器件之電力的無意中斷)。儘管圖5A說明「下等量記憶體區1」中之資訊(例如，寫入資訊)之僅一個頁512A，但實施例並未如此受限，如下文關於圖5B至圖5C更詳細地描述。
圖5A中聯合下等量記憶體區544A-L中之每一者所說明的下頁中之每一者(例如，頁512A)邏輯上表示記憶體器件中之記憶體胞的獨立實體頁。圖5A中聯合上等量記憶體區544A-U所說明的上頁中之每一者(例如，頁514A)邏輯上表示記憶體胞之與對應之下頁相同的實體頁。舉例而言，上頁「UP 1」514A邏輯上表示記憶體胞之與下頁「LP 1」512A相同的實體頁。
圖5B說明根據本發明之一或多個實施例的表，其跨越具有數個下等量記憶體區544B-L及上等量記憶體區544B-U之數個通道542B使下頁程式化與上頁程式化相關。根據本發明之一或多個實施例，寫入複數個下等量記憶體區544B-L可包括將資訊之複數個下頁程式化於複數個下等量記憶體區544B-L中之每一者中。將資訊之複數個下頁程式化於複數個下等量記憶體區544B-L中之每一者中可包括藉由使用者資料來程式化同位資訊之一個頁及程式化複數個下頁中之剩餘者。同位資訊之每一頁包括其所對應之等量記憶體區的指定。因此，舉例而言，將同位資訊550B之頁指定為指示其對應於下等量記憶體區L的「L1」。舉例而言，在圖5B中，「下等量記憶體區1」包括跨越「通道8」而被寫入之「同位L1」550B及跨越「通道1」而被寫入之下頁「LP 1,1」512B、跨越「通道2」而被寫入之「LP 1,2」、跨越「通道3」而被寫入之「LP 1,3」、跨越「通道4」而被寫入之「LP 1,4」、跨越「通道5」而被寫入之「LP 1,5」、跨越「通道6」而被寫入之「LP 1,6」及跨越「通道7」而被寫入之「LP 1,7」。可跨越一不同通道542B而寫入一特定下等量記憶體區中之下頁中之每一者。在一些實施例中，可跨越數個通道而實質上同時寫入一特定下等量記憶體區中之下頁中之每一者。
在一或多個實施例中，寫入複數個上等量記憶體區544B-U可包括將資訊之複數個上頁程式化於每一上等量記憶體區中。在複數個上等量記憶體區中之一特定者中的複數個上頁中之每一者對應於在複數個下等量記憶體區中之一不同者中的一各別下頁。如圖5B中所說明，每一下頁「LP」包括該下頁所對應之下等量記憶體區之指定及該下頁所對應之上等量記憶體區之指定。因此，舉例而言，下頁「LP 1,1」512B包括指示其對應於下等量記憶體區1及上等量記憶體區1的指定「1,1」。如亦在圖5B中所說明，每一上頁「UP」包括該上頁所對應之上等量記憶體區之指定及該上頁所對應之下等量記憶體區之指定。舉例而言，上頁「UP 1,1」514B包括指示其對應於上等量記憶體區1及下等量記憶體區1的指定「1,1」。亦即，程式化上頁「UP 1,1」514B包括程式化與下頁「LP 1,1」512B相關聯之相同記憶體胞。作為另一實例，程式化上頁「UP 1,2」包括程式化與下頁「LP 2,1」相關聯之記憶體胞。
相應地，寫入每一上等量記憶體區544B-U包括程式化複數個頁，該等頁中之每一者對應於一不同下等量記憶體區544B-L。舉例而言，寫入「上等量記憶體區1」包括程式化對應於來自「下等量記憶體區1」之下頁「LP 1,1」512B的上頁「UP 1,1」514B、程式化對應於「下等量記憶體區2」中之「LP 2,1」的「UP 1,2」、程式化對應於「下等量記憶體區3」中之「LP 3,1」的「UP 1,3」、程式化對應於「下等量記憶體區4」中之「LP 4,1」的「UP 1,4」、程式化對應於「下等量記憶體區5」中之「LP 5,1」的「UP 1,5」、程式化對應於「下等量記憶體區6」中之「LP 6,1」的「UP 1,6」及程式化對應於「下等量記憶體區7」中之「LP 7,1」的「UP 1,7」。藉由每一上等量記憶體區544B-U程式化之同位資訊可獨立於藉由下等量記憶體區544B-L中之每一者而被寫入的同位資訊，因為其可針對寫入於對應之上等量記憶體區544B-U中的資訊來加以計算。可跨越一不同通道542B而寫入一特定上等量記憶體區中的上頁中之每一者。在一些實施例中，可跨越數個通道而實質上同時寫入一特定上等量記憶體區中的上頁中之每一者。
可以圖5B中所示之次序(以下等量記憶體區1開始且一直繼續至上等量記憶體區7)來寫入複數個下等量記憶體區544B-L及上等量記憶體區544B-U。由於可將對應於複數個上等量記憶體區544B-U之資訊寫入於單一下等量記憶體區544B-L中，所以一或多個實施例可包括在寫入複數個下等量記憶體區544B-L之前緩衝及/或快取與複數個上頁相關聯之資訊。同樣，由於可將對應於複數個下等量記憶體區544B-L之資訊寫入於單一上等量記憶體區544B-U中，所以一或多個實施例可包括在寫入複數個下等量記憶體區544B-L中之第一者之前緩衝與複數個下頁相關聯之資訊。相應地，記憶體系統可包括一用以在寫入上等量記憶體區及/或下等量記憶體區之前儲存資訊的緩衝器。此緩衝器可包括揮發性記憶體及/或非揮發性記憶體。為便於說明，圖5B看似說明邏輯上被集群在一起的複數個下等量記憶體區544B-L及邏輯上被集群在一起的複數個上等量記憶體區544B-U，然而，實施例並未如此受限。舉例而言，複數個下頁544B-L及複數個上頁544B-U可貫穿一特定區塊而加以混合且不必以圖5B中所指示之次序而寫入，例如，一特定等量記憶體區可包括數個下頁及數個上頁。
圖5C說明根據本發明之一或多個實施例的表，其跨越具有數個下暫用等量記憶體區544C-LS、上暫用等量記憶體區544C-US、下等量記憶體區544C-L及上等量記憶體區544C-U之數個通道542C使下頁程式化與上頁程式化相關。出於易讀性及遵從字型大小要求，圖5C包括標記為「圖5C-I」及「圖5C-II」之兩張圖。一或多個實施例可包括將複數個下暫用頁(例如，下暫用頁「LSP 1,1」516C-L)程式化至複數個第一區塊。可將複數個上暫用頁(例如，上暫用頁「USP 1,1」516C-U)程式化至第二區塊(亦即，不同於第一區塊之區塊)。可將複數個下頁(例如，下頁「LP 1,1」512C)及複數個上頁(例如，上頁「UP 1,1」514C)皆程式化至第三區塊(亦即，不同於第一區塊及第二區塊之區塊)。如本文中所描述，對於第三區塊而言，可在程式化複數個上頁之前程式化複數個下頁。儘管將暫用等量記憶體區544C-LS及544C-US說明為僅包括分別對應於下頁及上頁之資訊，但實施例並未如此受限。亦即，一特定暫用等量記憶體區可包括對應於一或多個下頁及一或多個上頁之資訊。
可在寫入於下等量記憶體區544C-L中之前讀取下暫用等量記憶體區544C-LS且可在寫入於上等量記憶體區544C-U中之前讀取上暫用等量記憶體區544C-US。下暫用等量記憶體區544C-LS之各別頁中的資訊可對應於下等量記憶體區544C-L之各別頁中的資訊，且上暫用等量記憶體區544C-US之各別頁中的資訊可對應於上等量記憶體區544C-U之各別頁中的資訊。在一或多個實施例中，可在寫入下等量記憶體區544C-L及/或上等量記憶體區544C-U之後抹除與下暫用等量記憶體區544C-LS及上暫用等量記憶體區544C-US相關聯之第一區塊及第二區塊。
此外，一般而言，當將資訊寫入於暫用等量記憶體區中時，記憶體系統可不「曉得」一特定暫用等量記憶體區中之資訊是對應於對應之下等量記憶體區544C-L或上等量記憶體區544C-U之下位元或是上位元。記憶體系統可僅「曉得」被寫入於暫用等量記憶體區中之資訊為稍後待組合及寫入於一特定下等量記憶體區544C-L及/或上等量記憶體區544C-U中的資訊，而不管是下位元或是上位元。
複數個暫用頁中之每一者對應於寫入於複數個下等量記憶體區544C-L及/或複數個上等量記憶體區544C-U中的複數個下頁中之一不同者及/或複數個上頁中之一不同者。舉例而言，下暫用頁「LSP 1,1」516C-L對應於下頁「LP 1,1」512C且上暫用頁「USP 1,1」516C-U對應於上頁「UP 1,1」514C。如本文中所描述，暫用頁可用以指示將如何程式化對應之下頁或對應之上頁中之一者。舉例而言，下暫用頁「LSP 2,4」可指示將如何程式化下頁「LP 2,4」且上暫用頁「USP 2,4」可指示將如何程式化上頁「UP 4,2」(例如，藉由對與下頁「LP 2,4」相關聯之記憶體胞執行上頁程式化)。
如上文關於圖5B所描述，每一下頁「LP」包括該下頁所對應之下等量記憶體區之指定及該下頁所對應之上等量記憶體區之指定。因此，舉例而言，下頁「LP 2,4」包括指示其對應於下等量記憶體區2及上等量記憶體區4之指定「2,4」。如亦在圖5C中所說明，每一上頁「UP」包括該上頁所對應之上等量記憶體區之指定及該上頁所對應之下等量記憶體區之指定。舉例而言，上頁「UP 4,2」包括指示其對應於上等量記憶體區4及下等量記憶體區2之指定「4,2」。每一下暫用頁「LSP」包括一匹配用於對應之下頁之指定的指定。因此，舉例而言，下暫用頁「LSP 2,4」包括指示其對應於具有相同指定「2,4」之下頁「LP 2,4」的指定「2,4」。每一上暫用頁「USP」包括一匹配用於對應之上頁之指定的指定。因此，舉例而言，上暫用頁「USP 2,4」包括指示其對應於具有相同指定「2,4」之上頁「UP 2,4」的指定「2,4」。換言之，USP 2,4包括待程式化於UP 2,4中之資訊。
在一或多個實施例中，程式化複數個下頁中之一特定者可包括根據對應之下暫用頁將與複數個下頁中之該特定者相關聯的非揮發性多階記憶體胞程式化至一中間狀態(例如，下頁程式化)。舉例而言，程式化與下頁「LP 1,1」512C相關聯之記憶體胞可包括根據對應之下暫用頁「LSP 1,1」516C-L來程式化記憶體胞。程式化複數個上頁中之對應者可包括將與複數個下頁中之特定者相關聯的相同非揮發性多階記憶體胞程式化至一最終狀態。舉例而言，程式化下頁「LP 1,1」512C可包括將與下頁「LP 1,1」512C相關聯之記憶體胞程式化至中間狀態，且程式化上頁「UP 1,1」514C可包括將相同記憶體胞程式化至最終狀態。將相同記憶體胞程式化至最終狀態可包括根據對應之上暫用頁來程式化相同之記憶體胞。舉例而言，程式化與下頁「LP 1,1」512C至上頁「UP 1,1」514C相關聯的記憶體胞可包括根據對應之暫用頁「USP 1,1」516C-U來進一步程式化記憶體胞。相應地，一些實施例可包括在程式化對應之下頁或上頁之前讀取對應之下暫用頁或上暫用頁。一旦對應於特定暫用區塊中之下暫用頁及/或上暫用頁的上頁已經程式化，即可將暫用區塊抹除並將其用作新暫用區塊、用作一用於程式化下頁及/或上頁之區塊或用於其他記憶體操作。
可以圖5C中所示之次序(以暫用等量記憶體區1開始一直至暫用等量記憶體區14且繼續至下等量記憶體區1一直至下等量記憶體區7及繼續至上等量記憶體區1一直至上等量記憶體區7)或以另一次序來寫入複數個下暫用等量記憶體區544C-LS、上暫用等量記憶體區544C-US、下等量記憶體區544C-L及上等量記憶體區544C-U。然而，由於複數個上等量記憶體區544C-U中之每一者包括對應於複數個下等量記憶體區544C-L及複數個上暫用等量記憶體區544C-US中之每一者中的至少一下頁之上頁，所以可在寫入複數個下等量記憶體區544C-L及複數個上暫用等量記憶體區544C-US之後寫入複數個上等量記憶體區544C-U。
結論
本發明包括用於非揮發性多階基於等量記憶體區之記憶體操作的方法及器件。一方法實施例包括寫入數個下等量記憶體區，其包括將資訊之數個下頁程式化於數個下等量記憶體區中之每一者中。可寫入一上等量記憶體區，其包括將資訊之數個上頁程式化於該上等量記憶體區中。數個上頁中之每一者可對應於數個下頁中之一各別者。可將對應於數個上頁的數個下頁中之各別者中之每一者程式化於數個下等量記憶體區中之一不同下等量記憶體區中。
將理解，當將一元件稱為「在另一元件上」、「連接至另一元件」或「與另一元件耦接」時，其可直接位於另一元件上、連接至另一元件或與另一元件耦接或可存在介入元件。相反，當將一元件稱為「直接在另一元件上」、「直接連接至另一元件」或「直接與另一元件耦接」時，不存在介入元件或層。如本文中所使用，術語「及/或」包括相關聯之列出項中之一或多者的任何及所有組合。
如本文中所使用，術語「及/或」包括相關聯之列出項中之一或多者的任何及所有組合。如本文中所使用，除非另外指出，否則術語「或」意謂邏輯性包括或。亦即，「A或B」可包括(僅A)、(僅B)或(A與B兩者)。換言之，「A或B」可意謂「A及/或B」或「A及B中之一或多者」。
應理解，雖然本文中可使用術語第一、第二、第三等來描述各種元件，但此等元件不應受此等術語限制。此等術語僅用以將一元件與另一元件區分。因此，在不背離本發明之教示的情況下，可將第一元件稱為第二元件。
儘管本文中已說明並描述了特定實施例，但一般熟習此項技術者將瞭解，可用經計算以達成相同結果的配置來代替所展示之特定實施例。本發明意欲涵蓋本發明之一或多個實施例之修改或變化。應理解，已以說明之方式而非以約束之方式來作出以上描述。當回顧以上描述時，以上實施例之組合及本文中未具體描述之其他實施例將為熟習此項技術者所顯而易見。本發明之該一或多個實施例的範疇包括使用以上結構及方法之其他應用。因此，應參考所附申請專利範圍連同此申請專利範圍擁有的全範圍之等效物來判定本發明之一或多個實施例的範疇。
在上述[實施方式]中，出於使揭示內容流暢之目的而將一些特徵一起集群於單一實施例中。本發明之此方法不應被解釋為反映本發明之所揭示實施例必須使用比每一請求項中明確敍述之特徵多的特徵的意圖。實情為，如以下申請專利範圍所反映，本發明之標的物在於少於單一所揭示實施例之所有特徵。因此，以下申請專利範圍藉此併入至[實施方式]中，其中每一請求項獨立地作為一獨立實施例。
100．．．計算系統
102．．．主機系統
104．．．記憶體系統
106．．．主機介面
108．．．記憶體控制器
110-1．．．記憶體器件
110-N．．．記憶體器件
210．．．記憶體器件
260-1．．．實體區塊
260-M．．．實體區塊
270-1．．．列
270-R．．．列
280-1．．．扇區
280-S．．．扇區
340．．．儲存容量
342-1．．．記憶體通道
342-N．．．記憶體通道
342-(N-1)．．．記憶體通道
344-1．．．第一等量記憶體區
344-2．．．等量記憶體區
344-P．．．等量記憶體區
346．．．寫入資訊
348．．．第一階錯誤校正資訊
350．．．同位資訊
420．．．臨限電壓分佈
422．．．抹除狀態
424．．．下頁
426．．．下頁
428．．．暫用頁
512A．．．下頁LP 1
512B．．．下頁LP 1,1
512C．．．下頁LP 1,1
514A．．．上頁UP 1
514B．．．上頁UP 1,1
514C．．．上頁UP 1,1
516C-U．．．上暫用頁USP 1,1
542A．．．通道
542B．．．通道
542C．．．通道
544A-L．．．下等量記憶體區
544A-U．．．上等量記憶體區
544B-L．．．下等量記憶體區
544B-U．．．上等量記憶體區
544C-L．．．下等量記憶體區
544C-LS．．．下暫用等量記憶體區
544C-U．．．上等量記憶體區
544C-US．．．上暫用等量記憶體區
550A．．．同位資訊
550B．．．同位資訊
圖1為根據本發明之一或多個實施例的包括至少一記憶體系統之計算系統的功能性方塊圖。
圖2說明根據本發明之一或多個實施例的記憶體器件之一部分的圖式。
圖3說明根據本發明之一或多個實施例的在等量記憶體區之基礎上操作之儲存容量的方塊圖。
圖4說明根據本發明之一或多個實施例的針對抹除狀態及數個下頁、上頁及暫用頁資料狀態之與實例2位元記憶體胞相關聯的臨限電壓分佈之圖式。
圖5A說明根據本發明之一或多個實施例的表，其跨越具有數個下等量記憶體區及上等量記憶體區之數個通道使下頁程式化與上頁程式化相關。
圖5B說明根據本發明之一或多個實施例的表，其跨越具有數個下等量記憶體區及上等量記憶體區之數個通道使下頁程式化與上頁程式化相關。
圖5C說明根據本發明之一或多個實施例的表，其跨越具有數個下暫用等量記憶體區、上暫用等量記憶體區、下等量記憶體區及上等量記憶體區之數個通道使下頁程式化與上頁程式化相關。
512A．．．下頁LP 1
514A．．．上頁UP 1
542A．．．通道
544A-L．．．下等量記憶體區
544A-U．．．上等量記憶體區
550A．．．同位資訊

Claims (41)

  1. 一種用於基於等量記憶體區之非揮發性多階記憶體操作的方法，其包含：寫入數個下等量記憶體區，其包括將資訊之數個下頁程式化於該數個下等量記憶體區中之每一者中；寫入一上等量記憶體區，其包括將該資訊之數個上頁程式化於該上等量記憶體區中，其中該數個上頁中之每一者對應於該數個下頁中之一各別者；及其中對應於該數個上頁的該數個下頁中之該等各別者中之每一者被程式化於該數個下等量記憶體區中之一不同下等量記憶體區中。
  2. 如請求項1之方法，其中將該數個下頁程式化於一特定下等量記憶體區中包括：針對該特定下等量記憶體區中之該數個下頁中之一剩餘物而將第二階錯誤偵測資訊程式化於該數個下頁中之一特定者中。
  3. 如請求項2之方法，其中將該數個下頁程式化於該特定下等量記憶體區中包括：將寫入資訊程式化於該特定下等量記憶體區中的該數個下頁中之該剩餘物中之至少一者中。
  4. 如請求項2之方法，其中該方法包括在該上等量記憶體區之寫入期間回應於一錯誤而重新建立該特定下等量記憶體區之該數個下頁中之該剩餘物。
  5. 如請求項4之方法，其中該錯誤包含非同步電力循環。
  6. 如請求項1之方法，其中寫入該上等量記憶體區包括：實質上同時程式化該數個上頁中之每一者。
  7. 如請求項6之方法，其中寫入該數個下等量記憶體區中之一特定者包括：將該數個下頁實質上同時程式化於該數個下等量記憶體區中之該特定者中。
  8. 如請求項1之方法，其中寫入該數個下等量記憶體區包括：按每下等量記憶體區程式化寫入資訊之僅一個下頁及同位資訊之僅一個頁；及其中每下等量記憶體區之頁之數目大於二。
  9. 如請求項8之方法，其中該方法包括針對系統資料而保留除寫入資訊之該僅一個下頁及同位資訊之該僅一個頁之外的該數個下等量記憶體區之該數個頁。
  10. 如請求項1之方法，其中寫入該數個下等量記憶體區中之一特定者包括：跨越一不同通道來程式化寫入資訊之該各別數個下頁及同位資訊之該至少一頁中的每一者。
  11. 如請求項1至10中任一項之方法，其中該方法包括：將該非揮發性多階記憶體在邏輯上分割為至少兩個部分，每一部分包括與該非揮發性多階記憶體相關聯的數個通道之一子集；及針對該至少兩個部分中之每一者在一等量記憶體區的基礎上獨立地操作該非揮發性多階記憶體。
  12. 一種程式化記憶體之方法，該方法包含：使第一寫入資訊記憶體區等量化而跨越一第一等量記憶體區中之記憶體胞之複數個實體頁；及使第二寫入資訊記憶體區等量化而跨越一第二等量記憶體區中之記憶體胞之複數個實體頁，其中該第二等量記憶體區至多包括該第一等量記憶體區中所使用之記憶體胞之該複數個實體頁中的一者。
  13. 如請求項12之方法，其中該第一等量記憶體區中之記憶體胞之該複數個實體頁及該第二等量記憶體區中之記憶體胞之該複數個實體頁各自在邏輯上劃分為一上頁及數個下頁。
  14. 如請求項13之方法，其中下頁之數目為一。
  15. 如請求項12之方法，其中該方法包括：使該第一寫入資訊記憶體區等量化而跨越記憶體胞之複數個下邏輯頁；及使該第二寫入資訊記憶體區等量化而跨越記憶體胞之複數個上邏輯頁。
  16. 如請求項12至15中任一項之方法，其中該方法包括使第一寫入資訊記憶體區等量化而跨越複數個等量記憶體區中之記憶體胞之複數個實體頁，其中使第一寫入資訊記憶體區等量化進一步包括將第二階錯誤偵測資訊程式化於每一等量記憶體區中之記憶體胞之一額外實體頁中，且其中記憶體胞之該等額外實體頁中之每一者與一不同通道相關聯。
  17. 一種程式化記憶體之方法，該方法包含：跨越記憶體胞之複數個實體頁將下頁資訊程式化於一單一下等量記憶體區中，其中寫入於該單一下等量記憶體區中之該下頁資訊對應於待寫入之複數個上等量記憶體區；及寫入該複數個上等量記憶體區，其中寫入該複數個上等量記憶體區包括跨越記憶體胞之該複數個實體頁來程式化上頁資訊。
  18. 如請求項17之方法，其中程式化該下頁資訊包含：將該複數個實體頁之該等記憶體胞中之每一者程式化至一各別中間狀態；及其中程式化該上頁資訊包含將該複數個實體頁之該等記憶體胞中之每一者程式化至一各別最終狀態。
  19. 一種程式化記憶體之方法，該方法包含：寫入複數個下等量記憶體區，其中寫入該複數個下等量記憶體區包括跨越記憶體胞之複數個實體頁來程式化下頁資訊；及跨越一單一上等量記憶體區中之記憶體胞之該複數個實體頁之一子集程式化上頁資訊，其中寫入於該單一上等量記憶體區中之該上頁資訊對應於該複數個下等量記憶體區。
  20. 一種用於基於等量記憶體區之非揮發性多階記憶體操作的方法，其包含：寫入複數個下等量記憶體區，其包括將資訊之複數個下頁程式化於該複數個下等量記憶體區中之每一者中；及寫入複數個上等量記憶體區，其包括將該資訊之複數個上頁程式化於每一上等量記憶體區中，其中該複數個上等量記憶體區中之一特定者中的該複數個上頁中之每一者對應於該複數個下等量記憶體區中之一不同者中的一各別下頁。
  21. 如請求項20之方法，其中將資訊之該複數個下頁程式化於該複數個下等量記憶體區中之每一者中包括：程式化同位資訊之一個頁及藉由寫入資訊來程式化該複數個下頁之一剩餘物。
  22. 如請求項20之方法，其中該方法包括將該複數個下頁程式化至複數個第一區塊。
  23. 如請求項22之方法，其中該方法包括將複數個暫用等量記憶體區寫入至複數個第二區塊，其包括跨越該複數個暫用等量記憶體區中之每一者來程式化複數個暫用頁，其中該複數個暫用頁中之每一者對應於該複數個下頁中之一不同各別者。
  24. 如請求項23之方法，其中：程式化該複數個下頁中之一特定者包括將與該複數個下頁中之該特定者相關聯的非揮發性多階記憶體胞程式化至一中間狀態；及程式化該複數個上頁中之一對應者包括將與該複數個下頁中之該特定者相關聯的該等非揮發性多階記憶體胞程式化至一最終狀態。
  25. 如請求項24之方法，其中程式化該複數個上頁中之該對應者包括根據一對應之暫用頁將與該複數個下頁中之該特定者相關聯的該等非揮發性多階記憶體胞程式化至該最終狀態。
  26. 如請求項25之方法，其中該方法包括：在程式化該複數個上頁中之該對應者之前讀取該對應之暫用頁；及在程式化該複數個上頁中之該對應者之後抹除對應於該對應之暫用頁的該複數個第二區塊中之一特定者。
  27. 如請求項20至26中任一項之方法，其中該方法包括在寫入該複數個下等量記憶體區之前緩衝與該複數個上頁相關聯之資訊。
  28. 一種記憶體系統，其包含：包括非揮發性多階記憶體胞之數個記憶體器件；一記憶體控制器，其藉由複數個通道而耦接至該數個記憶體器件，其中該記憶體控制器經組態以：寫入數個下等量記憶體區，該數個下等量記憶體區中之每一者包括資訊之數個下頁；及寫入包括該資訊之數個上頁的一上等量記憶體區，其中該數個上頁中之每一者對應於該數個下頁中之一各別者，其中對應於該數個上頁中之各別者的該數個下頁中之每一者被程式化至該數個下等量記憶體區中之一不同下等量記憶體區。
  29. 如請求項28之記憶體系統，其中該記憶體控制器經組態以跨越該數個通道中之一不同者將該數個下頁中之每一者程式化於該數個下等量記憶體區中之一特定者中。
  30. 如請求項28之記憶體系統，其中該記憶體控制器經組態以跨越該數個通道中之一不同者將該數個上頁中之每一者程式化於該上等量記憶體區中。
  31. 如請求項28之記憶體系統，其中該記憶體控制器經組態以將對應於該數個上頁的該數個下頁中之每一者程式化至該數個下等量記憶體區中之一不同下等量記憶體區而作為一獨立記憶體區等量化操作之部分。
  32. 如請求項28之記憶體系統，其中該記憶體控制器耦接至一主機介面，且其中該記憶體控制器經組態以自該主機介面接收資訊及使該資訊記憶體區等量化而跨越至該數個記憶體器件之該複數個通道。
  33. 如請求項28至32中任一項之記憶體系統，其中一等量記憶體區大小包含數個該複數個通道，該數個下等量記憶體區及該上等量記憶體區跨越該複數個通道而被寫入，且其中該記憶體控制器經組態以將該等量記憶體區大小控制為一可程式化選項。
  34. 一種記憶體系統，其包含：包括非揮發性多階記憶體胞之數個記憶體器件；一記憶體控制器，其藉由複數個通道而耦接至該數個記憶體器件，其中該記憶體控制器經組態以：寫入複數個下等量記憶體區，其包括將資訊之複數個下頁程式化於該複數個下等量記憶體區中之每一者中；及寫入複數個上等量記憶體區，其包括將該資訊之複數個上頁程式化於每一上等量記憶體區中，其中該複數個上等量記憶體區中之一特定者中的該複數個上頁中之每一者對應於該複數個下等量記憶體區中之一不同者中的一特定下頁。
  35. 如請求項34之記憶體系統，其中該記憶體系統經組態以在寫入該複數個下等量記憶體區中之一第一者之前緩衝與該複數個下等量記憶體區中之每一者相關聯的該複數個下頁。
  36. 如請求項34至35中任一項之記憶體系統，其中該記憶體系統經組態以在寫入該複數個下等量記憶體區之前緩衝或快取與該複數個上頁相關聯之資訊。
  37. 如請求項34之記憶體系統，其中該記憶體控制器經組態以：將複數個暫用等量記憶體區寫入於複數個第一區塊中，該複數個暫用等量記憶體區中之每一者對應於該複數個下等量記憶體區中之一者或該複數個上等量記憶體區中之一者；在寫入該複數個暫用等量記憶體區之後將該複數個下等量記憶體區寫入於複數個第二區塊中；及在寫入該複數個下等量記憶體區及該複數個暫用等量記憶體區之後將該複數個上等量記憶體區寫入於該複數個第一區塊中。
  38. 如請求項37之記憶體系統，其中該複數個暫用等量記憶體區中之每一者包括複數個暫用頁，且其中一特定暫用等量記憶體區中之該複數個暫用頁對應於以下各者中之一者：一特定下等量記憶體區中之該複數個下頁；及一特定上等量記憶體區中之該複數個上頁。
  39. 如請求項37之記憶體系統，其中該複數個暫用等量記憶體區中之每一者包括資訊之複數個暫用頁，且其中該複數個暫用頁中之一特定者指示以下各者中之一者：將如何程式化一特定下頁；及將如何程式化一特定上頁。
  40. 如請求項37之記憶體系統，其中該記憶體控制器經組態以在寫入該複數個下等量記憶體區中之一對應者或該複數個上等量記憶體區中之一對應者之前讀取該複數個暫用等量記憶體區中之一特定者。
  41. 如請求項40之記憶體系統，其中該記憶體控制器經組態以在寫入該複數個上等量記憶體區之後抹除該複數個第一區塊。
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