TWI433287B - 用於電子組裝件的互連佈局及其方法 - Google Patents

用於電子組裝件的互連佈局及其方法 Download PDF

Info

Publication number
TWI433287B
TWI433287B TW099128940A TW99128940A TWI433287B TW I433287 B TWI433287 B TW I433287B TW 099128940 A TW099128940 A TW 099128940A TW 99128940 A TW99128940 A TW 99128940A TW I433287 B TWI433287 B TW I433287B
Authority
TW
Taiwan
Prior art keywords
substrate
interconnect structures
protrusions
layout
electronic component
Prior art date
Application number
TW099128940A
Other languages
English (en)
Other versions
TW201130097A (en
Inventor
Huahung Kao
Shiann-Ming Liou
Original Assignee
Marvell World Trade Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Marvell World Trade Ltd filed Critical Marvell World Trade Ltd
Publication of TW201130097A publication Critical patent/TW201130097A/zh
Application granted granted Critical
Publication of TWI433287B publication Critical patent/TWI433287B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01032—Germanium [Ge]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01038—Strontium [Sr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Wire Bonding (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Combinations Of Printed Boards (AREA)
  • Structure Of Printed Boards (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Description

用於電子組裝件的互連佈局及其方法
本公開的實施方式涉及積體電路領域，尤其涉及用於電子組裝件的互連佈局。
在此提供的背景描述是為了一般提出公開的前後關係的目的。目前指定的發明人的工作，在此背景部分中被描述的程度上，以及在提交申請的時候，不可以用其他方式限定為先前技術的說明書的方面，既不明顯地也不隱含地被承認為相對於本公開的先前技術。
一般地，互連結構係用於電連接如帶有晶片基板的半導體晶片的電子元件，或將半導體封裝與封裝基板電連接。傳統地，互連結構的佈局基於安裝在基板上的部件的佈局設計。就是說，在上面提供的例子中，根據分別安裝在晶片基板或封裝基板上的半導體晶片或半導體封裝的各種設計約束或規則，定義基板的佈局。換句話說，在如晶片基板或封裝基板的基板上的佈局一般被設計成匹配以前針對半導體晶片或半導體封裝所設計的佈局。這種方法經常導致價格高的基板設計以匹配被安裝在基板上的部件的設計。
本公開提供包括電子元件和接收所述電子元件的基板的裝置。所述電子元件係使用複數個互連結構電耦合至所述基板。所述互連結構係至少部分地基於所述基板的佈局被安置在所述電子元件上。
本公開還提供一種方法，包括對要在電子元件上形成的複數個互連結構確定第一佈局，其中所述確定該第一佈局係至少部分地基於基板的第二佈局，所述基板接收所述電子元件。所述方法還包括根據該所確定的第一佈局在所述電子元件上形成所述複數個互連結構。
本公開的實施方式描述用於電子組裝件的互連佈局。在下述詳細的描述中，對於附圖作出參考，附圖形成描述的一部分，其中從頭到尾相同的元件符號標明相同的部分。被理解的是，其他實施方式可以被利用並且結構的或邏輯的改變可以被作出而沒有脫離本公開的範圍。因此，不能以限定的意義來理解下述詳細的描述，並且實施方式的範圍被附加的申請專利範圍和它們的等效物限定。
描述可以使用基於透視的描述，如向上的/向下的、後面的/前面的、上面的/下面的、在上方/在下方、在下層的、以及頂部/底部。這種描述僅僅被用於使論述容易並且不是用來將在此描述的實施方式的應用限制到任何特定的方向。
為了本公開的目的，短語“A/B”表示A或B。為了本公開的目的，短語“A和/或B”表示“(A)、(B)、或(A和B)”。為了本公開的目的，短語“A、B、和C的至少一個”表示“(A)、(B)、(C)、(A和B)、(A和C)、(B和C)、或(A、B和C)”。為了本公開的目的，短語“(A)B”表示“(B)或(AB)”就是說，A是可選擇的元素。
各種操作被描述為多個依次分立的操作，在某種意義上其對於理解主張的主題是十分有幫助的。然而，描述的順序不應被解釋為意指這些操作是必須依賴的順序。特別是，可以不按照提出的順序執行這些操作。描述的操作可以以與所描述的實施方式不同的順序被執行。在另外的實施方式中，可以執行各種附加的操作和/或可以省略描述的操作。
描述使用短語“在一實施方式中”、“在多個實施方式中”或類似語言，其每個可以指的是一個或多個相同的或不同的實施方式。此外，術語“包括(comprising)”、“包括(including)”、“具有”等等，作為關於本公開的實施方式使用的，是同義的。
第1圖示意性地說明包括安裝在晶片基板102上的半導體晶片110以形成半導體封裝150的電子組裝件100。半導體封裝150安裝在封裝基板120上。一般地，在此描述的技術和配置可以用於使用多個互連結構電耦合到基板的任何電子元件。例如，電子組裝件100代表兩個實施方式，其中如在此所描述的對於互連結構(舉例來說，突起112或焊球118)的佈局可以被應用。
在第一實施方式中，互連結構如突起112用於將半導體晶片110以倒裝晶片配置電耦合至晶片基板102，其中根據在此描述的技術安置互連結構(舉例來說，突起112)。在第一實施方式中，半導體晶片110是安裝在基板(舉例來說，晶片基板102)上的電子元件。
在第二實施方式中，以球柵陣列(BGA)配置，互連結構如焊球118被用於將半導體封裝150電耦合到封裝基板120，如印刷電路板，其中根據在此描述的技術安置互連結構(舉例來說，焊球118)。在第二實施方式中，半導體封裝150是安裝在基板(舉例來說，封裝基板120)上的電子元件。如在此描述的互連佈局可以應用到其他類型的互連結構並且應用到安裝到其他類型的基板上的其他電子元件，其將得益於在本公開中所描述的方法。
根據各種實施方式，互連結構(舉例來說，突起112或焊球118)充分地或至少部分地基於基板(舉例來說，晶片基板102或封裝基板120)的佈局被安置在電子元件(舉例來說，半導體晶片110或半導體封裝150)上。例如，用於互連結構的佈局可以基於用於各種接收結構(舉例來說，突起連接盤(bump land)106或焊球連接盤122)或其他結構的設計規則和/或關聯的基板的尺度，如將在此所描述的。例如，互連結構可以被安置在電子元件上，以匹配基板有成本效益的設計以在基板設計中實現成本節約。
半導體晶片110一般包括廣泛多種的積體電路裝置的任何一種(未示出)，如電晶體或儲存單元，其形成在被稱作“作用”面(舉例來說，半導體晶片110的S1)，其相對於“非作用”面(舉例來說，半導體晶片110的S2)的半導體基板的表面上。例如，半導體晶片110可以作為處理器或記憶體或它們的組合。例如，半導體晶片110可以包括多種半導體材料如矽或鍺。
在第1圖中所描述的倒裝晶片配置中，突起112形成在半導體晶片110的作用表面(舉例來說，S1)上。僅標記突起112的一個代表性結構以避免由於太多的標記使圖形不明顯。突起112包括電傳導材料以形成在半導體晶片110的部件和基板102之間的電連接。例如，突起112可以包括可焊材料或如銅的金屬，並且可以根據例如包括受控塌陷晶片連接(controlled collapse chip connect，C4)流程的廣泛多種流程來形成。例如，突起112還可以包括廣泛多種形狀，如球形、圓柱型、或無定形形狀。
晶片基板102可以包括廣泛多種適當的基板材料和基板類型，例如包 括陶瓷製品、層壓板(舉例來說，有時被該些本領域技術人員稱作“有機的”)、半導體、玻璃、或柔性電路基板的任何一種。得益於這裡描述的原理的其他類型的基板也可以被使用。
例如，多個接收結構如突起連接盤106係安置在晶片基板102的頂部表面上。接收結構係配置以接收半導體晶片110的互連結構(舉例來說，突起112)。突起連接盤106一般為類襯墊結構(pad-like structure)以接收形成在半導體晶片110上的突起112。例如，使用電傳導材料如鋁(A1)、銅(Cu)、鎳(Ni)、鎢(W)、或金(Au)或它們的組合形成突起連接盤106。其他材料可用在其他的實施方式中形成突起連接盤106。
多個通孔結構104係形成在晶片基板102中。例如，可以通過從晶片基板102移除材料形成多個通孔結構104以提供在晶片基板102頂部表面和晶片基板102底部表面之間的管道開口，如所圖解。材料可以被移除，例如通過蝕刻、鑽孔、衝壓、或雷射技術。管道開口一般用電傳導材料填滿或堵住。在一實施方式中，多個通孔結構104係用鋁(Al)、銅(Cu)、鎳(Ni)、鎢(W)、或金(Au)或它們的組合堵住。標的物不被限制在這點上並且在其他實施方式中多個通孔結構104可以包括其他類型的通孔結構或其他電傳導材料。例如，在一些實施方式中，多個通孔結構(未示出)可以是不同於所圖解的貫穿導通孔(through-hole-via，THV)的一種類型的通孔。就是說，多個通孔結構可以包括有別於圖解之在晶片基板102內其他配置或方向中電佈線的通孔結構。
跡線(未在第1圖中示出)或其他具有類似功能性的結構一般係形成在晶片基板102的表面上以提供在突起連接盤106和多個通孔結構104的相應通孔結構之間和/或在多個通孔結構104和具有在其上形成焊球118的電傳導結構(舉例來說，焊球襯墊，未示出)之間的電路徑。例如，跡線一般包括電傳導材料如鋁(Al)、銅(Cu)、鎳(Ni)、鎢(W)、或金(Au)或它們的組合。在其他實施方式中其他材料可以用於形成跡線。
沉積底層填料114材料以充分地填充在突起112之間以及在半導體晶片110和晶片基板102之間的區域，如所圖解。底層填料114可以包括多種電絕緣材料如環氧材料。底層填料114係提供在半導體晶片110和晶片基板102之間的附加的結構黏附，並作為保護和隔離突起112使不受可能 導致腐蝕的潮濕或氧氣的作用。
形成模塑複合物116以封裝半導體晶片110，如所圖解。模塑複合物116保護半導體晶片110使不受潮濕和氧化，並且通過密封和固定半導體晶片110到晶片基板102提供更堅固、更加耐用的半導體封裝150。模塑複合物116一般包括聚合物如環氧樹脂，但是用於模塑複合物116的材料不被限制在這點上。在其他實施方式中其他適當的電絕緣材料可以被用於形成模塑複合物116。
半導體封裝150係使用任何適當類型的互連結構如焊球118電耦合至封裝基板120。封裝基板120包括多個接收結構(舉例來說，焊球連接盤122)以接收互連結構(舉例來說，焊球118)。在一實施方式中，封裝基板120是印刷電路板。例如，印刷電路板可以是用於電子系統的主機板。用於耦合半導體封裝150到封裝基板120的互連結構(舉例來說，焊球118)和接收結構(舉例來說，焊球連接盤122)可以與已經描述之各別的半導體晶片110和晶片基板102的互連結構(舉例來說，突起112)和接收結構(舉例來說，突起連接盤106)有關的實施方式一致。
根據各種實施方式，第2圖示意性地說明具有互連結構佈局202的半導體晶片200的仰視圖。互連結構佈局202包括互連結構204如突起的圖案或排列，僅標記其中的四個以避免由於太多的標記使圖形不明顯。關於半導體晶片200所描述的實施方式一般適用於使用安置在電子元件上的互連結構安裝在基板上的其他電子元件。例如，關於互連結構佈局200所描述的原理可以類似地應用於形成在被安裝在封裝基板(舉例來說，第1圖的120)上的半導體封裝(舉例來說，第1圖的150)上的互連結構。
多個互連結構204包括多個內部互連結構(舉例來說，配置在區域206內的互連結構204)和多個外部互連結構(舉例來說，配置在區域206的外部且在半導體晶片200的週邊邊緣208內的互連結構204)。多個外部互連結構一般係被配置鄰近半導體晶片200的週邊(舉例來說，週邊邊緣208)並且多個內部互連結構一般係被配置鄰近半導體晶片200的中心，如所圖解。在一實施方式中，多個內部互連結構係配置以提供電源和/或接地給半導體晶片200，並且多個外部互連結構係配置以提供輸入/輸出(I/O)信號至和/或自半導體晶片200。進一步與第7圖結合描述用於在區域250內的 互連結構204的技術和配置。
當半導體晶片200耦合至相應的基板(舉例來說，第1圖的晶片基板102)時，多個外部互連結構的互連結構204可以使用例如相應的跡線(舉例來說，第4圖的404)在相應基板的表面上被電佈線出來。多個內部互連結構可以使用形成在基板中的通孔結構(舉例來說，第1圖的104)被電佈線。鄰近內部互連結構的外部互連結構，如直接接壤區域206的那些，可以同樣地使用通孔結構佈線和/或被分配以提供電源和/或接地。
根據各種實施方式，互連結構佈局202包括互連結構204，其至少部分地基於在其上安裝有半導體晶片200之基板(舉例來說，第一圖的晶片基板102)上的結構佈局用的設計規則被安置在半導體晶片200上。例如，互連結構204被安置在半導體晶片200上以使在鄰近的互連結構204之間限定距離的間距基於在基板佈局中多種設計特性的尺度。例如，在基板佈局中的設計特性可以包括與遮罩配準(SR)、遮罩寬度(SMW)、互連連接盤尺寸(P)、跡線寬度(W)、跡線間隔(S)、以及通孔連接盤尺寸(VL)關聯的尺度，如將於第3圖至第6圖進一步描述。在基板佈局中設計特性的尺度的限制或約束可以被那些本領域技術人員稱作“設計規則”。這些尺度的限制或約束可以根據流程技術和/或能力變化，以產生較少特性。
在所描述的實施方式中，互連結構佈局202是混合間距佈局用於具有大約6500微米×6500微米的尺寸並具有總數575的互連結構204的半導體晶片200，基於基板設計規則安置互連結構204，其中SR=35微米、SMW=50微米、P=80微米、W=35微米、S=35微米、以及VL=230微米。主題不被限制在這點上，並且其他設計尺度、晶片尺寸、和/或全部互連結構的數量可以根據在此描述的原理被用在其他實施方式中。
如所描述，在水平或第一方向的相鄰的內部互連結構204之間的間距p1一般比在垂直或第二方向的相鄰的內部互連結構204之間的間距p2大，第二方向實質上垂直於第一方向。使用上述示例性的基板設計規則值，相應的間距p1大約是403微米並且相應的間距p2大約是200微米。在第一方向的第一對相鄰的外部互連結構204之間的間距p3不同於在第一方向的第二對相鄰的外部互連結構204之間的間距p4。其他間距尺度可以被用在其他實施方式中。第3圖提供與在區域210內的互連結構佈局202關聯的 各種尺度和配置的描述。
根據各種實施方式，第3圖示意性地說明在第2圖中所描述的用於互連結構佈局202的各種尺度。特別是，第3圖代表第2圖的區域210的分解圖300。分解圖300描述互連結構204的排列，在第3圖中僅標記其中的四個以避免由於太多的標記使圖形不明顯。
如所描述，互連結構204一般形成交錯的多列互連結構，列實質上與電子元件(舉例來說，第2圖的半導體晶片200)的週邊邊緣208平行。例如，從週邊邊緣208起的第一列上的互連結構204相互分開間距E，如所圖解。
根據各種實施方式，基於基板設計規則確定間距E。例如，間距E可以被計算以當半導體晶片200被安裝在基板上時適應在基板上的跡線的數量，跡線在第一排上的互連結構204之間被佈線。在一實施方式中，間距E被計算以適應如第4圖所描述的四條跡線。
參考第4圖，一些示例性的基板400的佈局特性被示意性地說明。例如，基板400包括互連連接盤402，以接收形成在要被安裝在基板400上的電子元件(舉例來說第二圖的半導體晶片200)上的互連結構(舉例來說，第2圖的204)。基板400還包括跡線404。儘管在圖解的實施方式中四條跡線404被佈線在互連連接盤402之間，在其他實施方式中可以在互連連接盤402之間佈線更多或較少的跡線。遮罩406如焊接遮罩形成在基板400的表面上以保護跡線404。開口408形成在遮罩406中以允許在互連連接盤402和互連結構(舉例來說，第2圖的204)之間的接合。
第4圖進一步描述用於基板400的設計規則中的各種尺度。例如，P是配置在基板400上的互連連接盤402的尺寸，SR是與遮罩406和/或開口408關聯的配準值，T是跡線寬度，以及S是跡線間隔寬度，如所圖解。E是在互連連接盤402之間的間距，其相當於在第3圖的互連結構204之間的間距E。
再次返回到第3圖，根據下述關係限定間距E以適應在配置在第一列的互連結構204之間佈線的N條跡線(舉例來說，第4圖的404)，其中P是配置在基板(舉例來說，第4圖的400)上的互連連接盤(舉例來說，第4圖的402)的尺寸，SR是與配置在基板上的遮罩(舉例來說，第4圖的 406)和/或開口(舉例來說，第4圖的408)關聯的配準值，T是跡線(舉例來說，第4圖的404)寬度，以及S是跡線間隔寬度：EP+SR*4+T*N+S*(N-1)，如果2*SRS
或[1]
EP+T*N+S*(N+1)，如果2*SR<S
從週邊邊緣208起第二列上的互連結構204與在第一列上的互連結構204分開間距e'或e3，如所圖解。間距e'大於或等於間距e，e將更加詳細地描述在與關係式[6]關聯的描述中。使用在之前限定的變數，根據下述關係來限定間距e3以適應在互連結構之間佈線的四條跡線：e3P+SR*4+T*3+S*2，如果2*SRS
或[2]
e3P+T*3+S*4，如果2*SR<S
從週邊邊緣208起第三列上的互連結構204與在第二列上的互連結構204分開間距e1a並且與在第一列上的互連結構204分開間距e1b，如所圖解。因為關係式[3]可以用於限定和/或計算e1a或e1b，所以術語e1a和e1b一般可以稱作e1。在其中在互連結構204之間佈線一條跡線的實施方式中，使用在之前限定的變數，根據下述來限定間距e1(e1a或間距e1b)：e1P+SR*4+T，如果2*SRS
或[3]
e1P+T+S*2，如果2*SR<S
距離h1代表在實質上垂直於週邊邊緣208的方向在互連結構204的第一列和第二列之間的距離。根據下述來限定距離h1，其中E、e3、e1b及e'在之前被限定並且h2在下面的關係[5]中被限定：
就是說，h1被限定為大於或等於在關係式[4]的右側的三個項中的每一個。
距離h2代表在實質上垂直於週邊邊緣208的方向在互連結構204的第 二列和第三列之間的距離。根據下述來限定距離h2，其中E和e1在之前被限定：
從週邊邊緣208起第四列上的互連結構204與在第三列上的互連結構204分開間距e，如所圖解。從週邊邊緣208起第五列上的互連結構與在第四列上的互連結構分開相同的間距e，如所圖解。在其中在互連結構204之間沒有佈線跡線的實施方式中，間距e代表在電子元件(舉例來說，第2圖的半導體晶片200)上任一對互連結構204之間的最小間距。
參考第5圖，一些示例性的基板500的佈局特性被示意性地說明。例如，基板500包括互連連接盤502，以接收在被安裝在基板500上的電子元件(舉例來說第2圖的半導體晶片200)上形成的互連結構(舉例來說，第2圖的204)。遮罩506如焊接遮罩係形成在基板500的表面上。開口508係形成在遮罩506中以允許在互連連接盤502和互連結構(舉例來說，第2圖的204)之間的接合。
第5圖進一步描述用於基板500的設計規則中的各種尺度。例如，P是配置在基板400上的互連連接盤502的尺寸，SR是與遮罩506和/或開口508關聯的配準值，SMW是在開口508之間的遮罩寬度，如所圖解。間距e是在互連連接盤502之間的距離，其相當於在第3圖的互連結構204之間的間距e。
再次返回到第3圖，使用在之前限定的變數，根據下述來限定間距e：
E被2除(E/2)代表在實質上與週邊邊緣208平行的方向在第三列的互連結構和第二列的互連結構之間的距離的分量，如所圖解。E被4除(E/4)代表在實質上與週邊邊緣208平行的方向在第四列的互連結構和第三列的互連結構之間的距離的分量，如所圖解。E可以使用關係[1]來確定。
距離h3代表在實質上垂直於週邊邊緣208的方向在互連結構204的第三列和第四列之間的距離。根據下述來限定距離h3，其中e和E在之前被 限定：
距離h4代表在實質上垂直於週邊邊緣208的方向在互連結構204的第四列和第五列之間的距離。根據下述來限定距離h4，其中e和E在之前被限定：
根據各種實施方式，參考第6圖，又一些其他示例性的基板600的佈局特性被示意性地說明。例如，基板600包括互連連接盤602，以接收形成在安裝在基板600上的電子元件(舉例來說第2圖的半導體晶片200)上的互連結構(舉例來說，第2圖的204)。遮罩606如焊接遮罩係形成在基板600的表面上。開口608係形成在遮罩606中以允許在互連連接盤602和互連結構(舉例來說，第2圖的204)之間的接合。跡線604用於電連接一個或多個互連連接盤602至形成在基板600中的一個或多個通孔結構610。
第6圖進一步描述用於基板600的設計規則中的各種尺度。例如，P是配置在基板600上的互連連接盤602的尺寸，SR是與遮罩606和/或開口608關聯的配準值，VL是與一個或多個通孔結構610關聯的尺寸，如形成在基板600上的通孔連接盤的尺寸，如所圖解。
再次返回到第3圖，距離h5代表在實質上垂直於週邊邊緣208的方向在互連結構204的第五列和第六列之間的距離。使用在之前限定的變數，根據下述來限定距離h5：
關係式[1]-[9]限定用於互連結構佈局(舉例來說，第2圖的202)的各種最小尺度並且可以被用於計算與互連結構佈局關聯的間距或其他距離。然而，如在關係式[1]-[9]中所表明，多種尺度(舉例來說，間距、距離)可以比在多種實施方式中的關係的右邊的值大。
根據各種實施方式，第7圖示意性地說明用於在半導體晶片(舉例來 說，第2圖的200)上的電源連接和/或接地連接的示例性的互連結構佈局700。例如，互連結構佈局700可以應用於在描述多個內部互連結構的第2圖的示例性的區域250中的互連結構204。
一個或多個電源和/或接地條720，如跡線，被用於電耦合平行的列，如所圖解，或行的互連結構204。鄰近的列或行以交替的方式被分配正電壓和負/接地電壓。例如，列730可被分配正電壓如Vcc或Vdd，而列732可被分配負/接地電壓如Vee或Vss。每個隨後的列可以相同的方式交替電壓。
根據各種實施方式，第8圖示意性地說明用於在基板(舉例來說，第1圖的晶片基板102)上的電源連接和/或接地連接的通孔結構804的示例性的排列800。排列800包括通過跡線803耦合到互連連接盤802的通孔結構804。例如，未被鄰近的通孔結構804在兩邊上包圍的通孔結構804的通孔結構與兩個互連連接盤802電耦合，並且被鄰近的通孔結構804在兩邊上包圍的通孔結構與四個互連連接盤802電耦合，如所圖解。
一個或多個電源和/或接地條805被用於電耦合共同處於平行的列或行的通孔結構804，如所圖解。為了清晰，第8圖中僅標記了互連連接盤802、跡線803、通孔結構804以及電源和/或接地條805的一個代表性的結構。
在所描述的實施方式中，通孔結構804通過處於平行的行的電源/接地條805來電耦合。鄰近的通孔結構804的行以交替的方式被分配各自的正電壓和負/接地電壓。例如，行830可以被分配正電壓，並且行832可以被分配負/接地電壓。每個隨後的行可以相同的方式交替電壓。
根據各種實施方式，第9圖示意性地說明用於在基板(舉例說明，第1圖的晶片基板102)上的電源連接和/或接地連接的通孔結構904的另一示例性的排列900。排列900包括通過跡線903耦合到互連連接盤902的通孔結構904。例如，未被鄰近的通孔結構904在兩邊上包圍的通孔結構904的一通孔結構與互連連接盤902的一個互連連接盤電耦合，並且被鄰近的通孔結構904在兩邊上包圍的一通孔結構與兩個互連連接盤902電耦合，如所圖解。
一個或多個電源和/或接地條905被用於電耦合共同處於平行的列或行的通孔結構904，如所圖解。為了清晰，第9圖中僅標記了互連連接盤902、跡線903、通孔結構904以及電源和/或接地條905的一個代表性的結構。
在描述的實施方式中，通孔結構904通過處於平行的行的電源/接地條905被電耦合。鄰近的通孔結構904的行以交替的方式被分配各自的正電壓和負/接地電壓。例如，行930可以被分配正電壓，並且行932可以被分配負/接地電壓。每個隨後的行可以相同的方式交替電壓。
根據各種實施方式，第10圖示意性地說明用於在半導體晶片(舉例來說，第7圖的互連結構佈局700)和晶片基板(舉例來說，第8圖或第9圖各別的排列800或900)之間的電源連接和/或接地連接的類柵格(grid-like)配置1000。描述的實施方式代表在半導體晶片(舉例來說，第1圖的110)上形成列(舉例來說，第7圖的列730)的電源/接地條720和在基板(舉例來說，第1圖的102)上形成行(舉例來說，第9圖的行930)的電源/接地條905的重疊。在類柵格配置1000中，在半導體晶片上的電源/接地條720具有實質上垂直於在基板上的電源/接地條905的長度的長度。
根據各種實施方式，第11圖是提供具有如在此描述的互連結構佈局的電子組裝件的方法1100的程序流程圖。在1102，方法1100包括確定要形成在電子元件(舉例來說，半導體晶片110或半導體封裝150)上的互連結構(舉例來說，突起112或焊球118)的佈局。在一實施方式中，互連結構的佈局基於上面安裝有電子元件的基板(舉例來說，晶片基板102或封裝基板120)的佈局來確定。例如，互連結構的佈局可以基於如在此所描述與基板上的各種特性和尺寸相關的設計規則來確定。
根據各種實施方式，互連結構包括配置在鄰近電子元件的週邊邊緣(舉例來說，第2圖的208)的多個外部互連結構(舉例來說，第2圖的區域206外部的互連結構204)和配置在鄰近電子元件的中心的多個內部互連結構(舉例來說，第2圖的區域206內部的互連結構204)。在其中多個外部互連結構具有至少兩個彼此相鄰的互連結構(舉例來說，第2圖的204)並且在基板(舉例來說，第5圖的500)上不具有在所述至少兩個互連結構之間佈線的跡線的例子中，在1102所述的確定佈局包括計算最小間距e，其根據在此描述的關係式[6]限定在至少兩個互連結構之間的最小距離。
在其中多個外部互連結構具有至少兩個彼此相鄰的互連結構(舉例來說，第2圖的204)並且在基板上確切地具有一條在所述至少兩個互連結構之間佈線的跡線的例子中，在1102所述的確定佈局包括計算間距e1，根據 在此描述的關係式[3]限定在至少兩個互連結構之間的距離。在其中多個外部互連結構具有至少兩個彼此相鄰的互連結構(舉例來說，第2圖的204)並且在基板(舉例來說，第4圖的基板400)上確切地具有四條在所述至少兩個互連結構之間佈線的跡線(舉例來說，第4圖的跡線404)的例子中，在1102所述的確定佈局包括計算間距E，其根據在此描述的關係式[1]限定在該至少兩個互連結構之間的距離。
在多個內部互連結構包括互連結構陣列的例子中，在1102的所述確定佈局包括在第一方向在內部互連結構的互連結構之間限定第一統一間距。第一統一間距限定在第一方向在互連結構之間的固定的相同的間距。確定佈局還包括在第二方向在內部互連結構的互連結構之間限定第二統一間距，第二方向實質上與第一方向垂直。根據各種實施方式，第一統一間距與第二統一間距是不同的。在一實施方式中，限定第一統一間距和限定第二統一間距係基於適應配置在基板(舉例來說，第6圖的600)上的通孔結構(舉例來說，第6圖的610)的尺寸。例如，通孔結構被放置以實質上在四個內部互連結構之間居中。
在1104，方法1100還包括根據確定的佈局在電子元件上形成多個互連結構。可以根據多種技術形成互連結構。例如，互連結構可以包括由任何適當的突起形成流程如受控塌陷晶片連接(C4)流程形成的突起或由任何適當的焊球形成/安置流程形成的焊球。其他技術或類型的互連結構可以被用在其他實施方式中。
在1106，方法1100還包括安裝電子元件到基板上。安裝電子元件包括在多個互連結構的一個或多個與配置在基板上的多個接收結構(舉例來說，連接盤)中對應的一個或多個之間形成接合。安裝電子元件還可以包括使用黏合劑(舉例來說，第1圖的底層填料114)，如環氧化物或其他材料，物理地耦合電子元件至基板上，以促使電子元件黏附到基板。
第12圖示意性地說明配置以使用具有如在此描述的互連結構(舉例來說，第2圖的202)的佈局的半導體封裝(舉例來說，150)或其他電子組裝件(舉例來說，100)的電子系統1200。電子系統1200是用來表示電子元件(或有線的或無線的)的範圍，其包括例如桌上型電腦裝置、膝上型電腦裝置、個人電腦(PC)、伺服器、印表機、電話、包括啟用胞元的PDA 的個人數位助理(PDA)、機上盒、電視、口袋型PC、平板PC、DVD播放器、錄放影機，但不限於這些例子，並且可以包括其他電子元件。可選的電子系統可以包括更多的、較少的和/或不同的元件。
電子系統1200包括匯流排1205或其他通信裝置或介面以傳達資訊，以及耦合至匯流排1205的處理器1210以處理資訊。匯流排1205可以是單系統匯流排或橋接在一起的相同或不同類型的許多匯流排。處理器1210表示一個或多個處理器和/或協同處理器。在一實施方式中，處理器1210包括具有如在此描述的互連結構(舉例來說，第2圖的202)的佈局的半導體封裝(舉例來說，150)或其他電子組裝件(舉例來說，100)。
電子系統1200還包括儲存媒體1215，其代表多種類型的記憶體，包括記憶體1220、靜態記憶體1230以及資料儲存裝置1240。儲存媒體1215耦合至匯流排1205以儲存由處理器1210處理和/或執行的資訊和/或指令。儲存媒體1215可以比所描述的包括更多的或較少的類型的記憶體。在一實施方式中，儲存媒體1215包括具有如在此描述的互連結構(舉例來說，第2圖的202)的佈局的半導體封裝(舉例來說，150)或其他電子組裝件(舉例來說，100)。
電子系統1200包括耦合至匯流排1205的隨機存取記憶體(RAM)或其他儲存裝置1220(可以稱作“記憶體”)。記憶體1220用於在通過處理器1210的指令執行期間儲存臨時變數或其他中間資訊。記憶體1220包括，例如，快閃記憶體裝置。
電子系統1200還可以包括耦合至匯流排1205的唯讀記憶體(ROM)和/或其他靜態儲存裝置1230，以儲存靜態資訊和用於處理器1210的指令。資料儲存裝置1240可耦合至匯流排1205以儲存資訊和指令。資料儲存裝置1240可以包括例如磁片或光碟以及與電子系統1200耦合的相應的驅動器。
電子系統1200通過匯流排1205耦合至顯示裝置1250，如陰極射線管(CRT)或液晶顯示器(LCD)，以向使用者顯示資訊。包括字母數位和其他按鍵的字母數位輸入裝置1260可以耦合至匯流排1205以傳達資訊和命令選擇至處理器1210。游標控制1270是另一類型的輸入裝置，並且包括，例如，滑鼠、軌跡球或游標方向鍵以傳達資訊和命令選擇至處理器1210， 並且控制在顯示器1250上的游標移動。
電子系統1200還包括一個或多個網路介面1280以提供接入網路，如局域網路，但不限制在這點上。例如，網路介面1280可以包括具有可以代表一個或多個天線的天線1285的無線網路介面。例如，網路介面1280還可以包括有線網路介面以通過網路電纜1287與遠端設備通信，例如，網路電纜1287可以是乙太網路電纜、同軸電纜、光纖電纜、串行電纜或並列電纜。
儘管在此描述且說明了一些實施方式，但是目的在於實現相同目的的廣泛多種可選的和/或等同的實施方式或實現可以代替所說明和描述的實施方式，而不背離本公開的範圍。本申請是用來覆蓋在此討論的實施方式的任何修改或變化。因此，顯然地意圖是，在此描述的實施方式僅被申請專利範圍和它的等效物限制。
100‧‧‧電子組裝件
102‧‧‧晶片基板
104‧‧‧通孔結構
106‧‧‧突起連接盤
110‧‧‧半導體晶片
112‧‧‧突起
114‧‧‧底層填料
116‧‧‧模塑複合物
118‧‧‧焊球
120‧‧‧封裝基板
122‧‧‧焊球連接盤
150‧‧‧半導體封裝
200‧‧‧半導體晶片
202‧‧‧互連結構佈局
204‧‧‧互連結構
206、210、250‧‧‧區域
208‧‧‧週邊邊緣
300‧‧‧分解圖
400、500、600‧‧‧基板
402、502、602、802、902‧‧‧互連連接盤
404、604、803、903‧‧‧跡線
406、506、606‧‧‧遮罩
408、508、608‧‧‧開口
610、804、904‧‧‧通孔結構
700‧‧‧互連結構佈局
720、805、905‧‧‧電源和/或接地條
730、732‧‧‧列
800、900‧‧‧排列
830、832、930、932‧‧‧行
1000‧‧‧類柵格配置
1100‧‧‧方法
1200‧‧‧電子系統
1205‧‧‧匯流排
1210‧‧‧處理器
1215‧‧‧儲存媒體
1220‧‧‧記憶體
1230‧‧‧靜態記憶體
1240‧‧‧資料儲存裝置
1250‧‧‧顯示裝置
1260‧‧‧字母數位輸入裝置
1270‧‧‧游標控制
1280‧‧‧網路介面
1285‧‧‧天線
1287‧‧‧網路電纜
本公開的實施方式通過與附圖結合的下述詳細的描述將容易地被理解。為了使該描述容易，相同的元件符號標明相同的結構元件。在此說明的實施方式作為例子而不作為在附圖的圖形中的限制。
第1圖示意性地說明包括安裝在晶片基板上的半導體晶片以形成半導體封裝的電子組裝件；第2圖示意性地說明示例性的具有互連結構佈局的半導體晶片的仰視圖；第3圖示意性地說明在第2圖中所描述的互連結構佈局的各種尺度；第4圖示意性地說明基板的一些示例性的佈局特性；第5圖示意性地說明基板的另一些示例性的佈局特性；第6圖示意性地說明基板的又一些示例性的佈局特性；第7圖示意性地說明用於在半導體晶片上的電源連接和/或接地連接的示例性的互連結構佈局；第8圖示意性地說明用於在基板上的電源連接和/或接地連接的通孔結構的示例性的排列；第9圖示意性地說明用於在基板上的電源連接和/或接地連接的通孔 結構的另一示例性的排列；第10圖示意性地說明用於在半導體晶片和晶片基板之間的電源連接和/或接地連接的類柵格配置；第11圖是提供具有互連結構佈局的電子組裝件的方法的程序流程圖；以及第12圖示意性地說明配置以使用具有互連結構佈局的半導體封裝或其他電子組裝件的電子系統。
200‧‧‧半導體晶片
202‧‧‧互連結構佈局
204‧‧‧互連結構
206‧‧‧區域
208‧‧‧週邊邊緣
210、250‧‧‧區域

Claims (18)

  1. 一種電子組裝件之互連佈局，包括：一電子元件；以及一基板，用於接收該電子元件，該電子元件使用複數個互連結構電耦合至該基板，該互連結構至少部分地基於該基板的佈局而被安置在該電子元件上，其中該複數個互連結構包括：複數個外部互連結構，其被配置鄰近於該電子元件的週邊，並且該複數個外部互連結構包括：彼此相鄰的至少一第一對突起，其具有在該第一對突起之間在該基板上佈線的至少一條跡線，及彼此相鄰的至少一第二對突起，其不具有在該第二對突起之間在該基板上佈線的跡線；以及複數個內部互連結構，其被配置鄰近於該電子元件的中心。
  2. 如申請專利範圍第1項所述的互連佈局，其中：該複數個外部互連結構係配置以提供輸入/輸出I/O信號至該電子元件和/或自該電子元件提供輸入/輸出該I/O信號；以及該複數個內部互連結構係配置以提供電源和/或接地至該電子元件。
  3. 如申請專利範圍第1項所述的互連佈局，其中該等互連結構至少部分地基於該基板上的接收結構的佈局的尺度安置在該電子元件上，該基板的該接收結構接收該電子元件的該等互連結構。
  4. 如申請專利範圍第1項所述的互連佈局，其中該第二對突起具有限定為一最小間距的一間距。
  5. 如申請專利範圍第4項所述的互連佈局，其中該最小間距e係根據以下計算，其中P是配置在該基板上的一互連連接盤的尺寸，SR是配置在該基板上的一遮罩的配準值，以及SMW是在該至少不同的兩個突起之間的該遮罩的寬度：e=P+SR*2+SMW。
  6. 如申請專利範圍第1項所述的互連佈局，其中：該第一對突起確切地具有在該第一對突起之間在該基板上佈線的一條跡線；以及 該第一對突起被分開一間距e1，該間距e1根據以下來計算，其中P是配置在該基板上的一互連連接盤的尺寸，SR是配置在該基板上的一遮罩的配準值，T是跡線寬度，以及S是跡線間隔寬度：e1=P+SR*4+T，如果2*SRS或e1=P+S*2+T，如果2*SR<S。
  7. 如申請專利範圍第1項所述的互連佈局，其中：該第一對突起確切地具有在該第一對突起之間在該基板上佈線的四條跡線；以及該第一對突起被分開一間距E，該間距E根據以下來計算，其中P是配置在該基板上的一互連連接盤的尺寸，SR是配置在該基板上的一遮罩的配準值，T是跡線寬度，以及S是跡線間隔寬度：E=P+SR*4+T*4+S*3，如果2*SRS或E=P+T*4+S*5，如果2*SR<S。
  8. 如申請專利範圍第1項所述的互連佈局，其中：該複數個內部互連結構包括具有(i)在第一方向上的一第一統一間距和(ii)在第二方向上的一第二統一間距的一互連結構陣列，該第二方向實質上垂直於該第一方向；以及該第一統一間距不同於該第二統一間距。
  9. 如申請專利範圍第1項所述的互連佈局，其中：該複數個內部互連結構的群組係使用第一電源/接地條電耦合在一起，該第一電源/接地條具有朝向第一方向的長度；以及該基板還包括形成在該基板上的複數個通孔結構，該複數個通孔結構係使用第二電源/接地條電耦合在一起，該第二電源/接地條具有朝向實質上垂直於該第一方向的第二方向的長度。
  10. 如申請專利範圍第1項所述的互連佈局，其中：該電子元件是一半導體晶片；該基板是一晶片基板；該半導體晶片和該晶片基板係以一倒裝晶片配置耦合；以及 該等互連結構包括突起。
  11. 如申請專利範圍第1項所述的互連佈局，其中該電子元件是一半導體封裝並且該基板是一印刷電路板，該半導體封裝和該印刷電路板係以一球柵陣列(BGA)配置來配置；以及其中該等互連結構包括焊球。
  12. 一種電子組裝件之互連布局的方法，包括：對要形成在一電子元件上的複數個互連結構確定一第一佈局，其中該確定該第一佈局的步驟係至少部分地基於一基板的一第二佈局，該基板接收該電子元件；以及根據該所確定的該第一佈局在該電子元件上形成該複數個互連結構。
  13. 如申請專利範圍第12項所述的方法，還包括：安裝該電子元件至該基板上，其中該安裝包括至少在該複數個互連結構的一個或多個與配置在該基板上的複數個接收結構中對應的一個或多個之間形成一接合。
  14. 如申請專利範圍第12項所述的方法，其中該複數個互連結構包括被配置鄰近於該電子元件的一週邊的複數個外部互連結構，該複數個外部互連結構包括彼此相鄰的至少兩個突起並且在該至少兩個突起之間在該基板上不具有佈線的跡線；以及其中該確定一第一佈局的步驟包括根據以下來計算在該至少兩個突起之間的一最小間距e，其中P是配置在該基板上的一互連連接盤的尺寸，SR是配置在該基板上的一遮罩的配準值，以及SMW是在該至少兩個突起之間的該遮罩的寬度：e=P+SR*2+SMW。
  15. 如申請專利範圍第12項所述的方法，其中該複數個互連結構包括被配置鄰近於該電子元件的一週邊的複數個外部互連結構，該複數個外部互連結構包括彼此相鄰的至少兩個突起並且確切地具有在該至少兩個突起之間在該基板上佈線的一條跡線；以及其中該確定一第一佈局的步驟包括根據以下來計算在該至少兩個突起之間的一間距e1，其中P是配置在該基板上的一互連連接盤的尺寸，SR是配置在該基板上的一遮罩的配準值，T是在該基板上佈線的該一條跡線的跡 線寬度，以及S是跡線間隔寬度：e1=P+SR*4+T，如果2*SRS或e1=P+S*2+T，如果2*SR<S。
  16. 如申請專利範圍第12項所述的方法，其中該複數個互連結構包括被配置鄰近於該電子元件的一週邊的複數個外部互連結構，該複數個外部互連結構包括彼此相鄰的至少兩個突起並且確切地具有在該至少兩個突起之間在該基板上佈線的四條跡線；以及其中該確定一第一佈局的步驟包括根據以下來計算在該至少兩個突起之間的一間距E，其中P是配置在該基板上的一互連連接盤的尺寸，SR是配置在該基板上的一遮罩的配準值，T是在該基板上佈線的四條跡線之一的跡線寬度，以及S是跡線間隔寬度：E=P+SR*4+T*4+S*3，如果2*SRS或E=P+T*4+S*5，如果2*SR<S。
  17. 如申請專利範圍第12項所述的方法，其中該複數個互連結構包括被配置鄰近於該電子元件的中心的複數個內部互連結構，該複數個內部互連結構包括一互連結構陣列；以及其中該確定一第一佈局的步驟包括：限定在該內部互連結構之間在第一方向上的一第一統一間距，以及限定在該內部互連結構之間在第二方向上的一第二統一間距，該第二方向實質上垂直於該第一方向，並且該第一統一間距不同於該第二統一間距。
  18. 如申請專利範圍第17項所述的方法，其中該限定該第一統一間距和限定該第二統一間距的步驟係至少部分地基於適應配置在該基板上的一通孔結構的尺寸，該通孔結構係被放置以實質上在該電子元件的四個該內部互連結構之間居中。
TW099128940A 2009-08-28 2010-08-27 用於電子組裝件的互連佈局及其方法 TWI433287B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US23805709P 2009-08-28 2009-08-28
US12/855,598 US9355951B2 (en) 2009-08-28 2010-08-12 Interconnect layouts for electronic assemblies

Publications (2)

Publication Number Publication Date
TW201130097A TW201130097A (en) 2011-09-01
TWI433287B true TWI433287B (zh) 2014-04-01

Family

ID=43623623

Family Applications (1)

Application Number Title Priority Date Filing Date
TW099128940A TWI433287B (zh) 2009-08-28 2010-08-27 用於電子組裝件的互連佈局及其方法

Country Status (3)

Country Link
US (1) US9355951B2 (zh)
CN (1) CN102005435B (zh)
TW (1) TWI433287B (zh)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8901747B2 (en) 2010-07-29 2014-12-02 Mosys, Inc. Semiconductor chip layout
KR101739742B1 (ko) * 2010-11-11 2017-05-25 삼성전자 주식회사 반도체 패키지 및 이를 포함하는 반도체 시스템
EP2503594A1 (en) * 2011-03-21 2012-09-26 Dialog Semiconductor GmbH Signal routing optimized IC package ball/pad layout
CN105977223B (zh) * 2012-03-01 2018-11-27 日月光半导体制造股份有限公司 不规则形状的封装结构及其制造方法
CN102651325B (zh) * 2012-04-27 2014-07-09 江阴长电先进封装有限公司 一种二维排布方式的无芯转接板封装方法
TWI559829B (zh) * 2014-10-22 2016-11-21 矽品精密工業股份有限公司 封裝結構及其製法
US10269696B2 (en) * 2015-12-10 2019-04-23 Intel Corporation Flex circuit for accessing pins of a chip carrier
US10091873B1 (en) * 2017-06-22 2018-10-02 Innovium, Inc. Printed circuit board and integrated circuit package
CN207134353U (zh) * 2017-08-31 2018-03-23 深圳市江波龙电子有限公司 移动终端及其芯片封装结构
DE102017218273B4 (de) * 2017-10-12 2022-05-12 Vitesco Technologies GmbH Halbleiterbaugruppe
US10879195B2 (en) * 2018-02-15 2020-12-29 Micron Technology, Inc. Method for substrate moisture NCF voiding elimination
US11508683B2 (en) * 2019-06-17 2022-11-22 Western Digital Technologies, Inc. Semiconductor device with die bumps aligned with substrate balls

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6198635B1 (en) * 1999-05-18 2001-03-06 Vsli Technology, Inc. Interconnect layout pattern for integrated circuit packages and the like
US6556454B1 (en) * 2000-10-31 2003-04-29 Agilent Technologies, Inc. High density contact arrangement
TWI358776B (en) * 2003-11-08 2012-02-21 Chippac Inc Flip chip interconnection pad layout
US7709747B2 (en) * 2004-11-29 2010-05-04 Fci Matched-impedance surface-mount technology footprints

Also Published As

Publication number Publication date
US9355951B2 (en) 2016-05-31
US20110049710A1 (en) 2011-03-03
TW201130097A (en) 2011-09-01
CN102005435A (zh) 2011-04-06
CN102005435B (zh) 2014-11-05

Similar Documents

Publication Publication Date Title
TWI433287B (zh) 用於電子組裝件的互連佈局及其方法
TWI470764B (zh) 抗扭斜多晶粒封裝
TWI479630B (zh) 具中心接觸件之增強堆疊微電子總成以及其之系統、模組及配置
US8471376B1 (en) Integrated circuit packaging configurations
US9613920B2 (en) Microelectronic package utilizing multiple bumpless build-up structures and through-silicon vias
TWI614865B (zh) 用以與上ｉｃ封裝體耦合以形成封裝體疊加（ｐｏｐ）總成的下ｉｃ封裝體結構，以及包含如是下ｉｃ封裝體結構的封裝體疊加（ｐｏｐ）總成
TWI503947B (zh) 在微電子封裝、模組和系統中堆疊兩個或更多個晶粒的複合晶粒
US9679873B2 (en) Low profile integrated circuit (IC) package comprising a plurality of dies
US20140264791A1 (en) Direct external interconnect for embedded interconnect bridge package
US9842832B2 (en) High density interconnection of microelectronic devices
TWI458028B (zh) 嵌入式晶片封裝結構及其製程
US11437307B2 (en) Device comprising first solder interconnects aligned in a first direction and second solder interconnects aligned in a second direction
US8987830B2 (en) Attaching passive components to a semiconductor package
US10622292B2 (en) High density interconnects in an embedded trace substrate (ETS) comprising a core layer
KR20150038842A (ko) 구동 칩, 이를 구비한 표시 장치 및 구동 칩 제조 방법
US20170287873A1 (en) Electronic assembly components with corner adhesive for warpage reduction during thermal processing
US11676922B2 (en) Integrated device comprising interconnect structures having an inner interconnect, a dielectric layer and a conductive layer
US7525199B1 (en) Packaging for proximity communication positioned integrated circuits
US20120228763A1 (en) Semiconductor device and manufacturing method thereof
US11594518B2 (en) Semiconductor package
KR20160093183A (ko) 칩 온 필름 패키지를 위한 필름의 제조 방법

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees