TWI429793B - 具有高熱傳導性之半導體晶圓 - Google Patents

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Description

具有高熱傳導性之半導體晶圓
本發明一般關於一種半導體晶圓與一種用於製造其的程序。更加明確地說，本發明關於一種半導體晶圓，其具有經改良的熱傳導特性，進而會在用作一高速處理器裝置之一基板時提供優勢。
於半導體產業內，整體比例縮放趨勢係藉由提升處理器裝置上之電晶體密度與操作頻率來提升矽功率密度。然而，由設計與程序修改所獲得之功率減少並不足以抵銷伴隨該提升之功率密度而產生的較高操作溫度。依次地，該半導體之電子效能與可靠性於較高操作溫度時係顯著降低，並使該半導體之處理器減速及壽命縮減。如此，使橫跨該結構之半導體接面溫度降低便漸形重要，尤其是避免於以較高功率密度運作之區域中的局部熱點。
目前，大多數高效能處理器裝置係製造於一成長於一重度摻雜(約1019 載子/cm3 )矽基板晶圓之上的薄(約2至4μm)、輕度摻雜(約1×1015 至1×1016 載子/cm3 )磊晶矽層上，其中硼係一較佳的摻雜物。此類型之晶圓一般稱為一P/P++磊晶晶圓或P/P+磊晶晶圓。諸如此類之磊晶矽層一般係藉由一化學汽相沉積程序來成長，其中在一氣態矽化合物通過該晶圓表面之上時加熱一基板以影響熱解或分解。
於該裝置層下之重度摻雜矽基板係意欲提供保護以免於 遭受許多常見的裝置故障機制，如栓鎖故障、與擴散洩漏電流有關之故障、或與某些輻射事件相關之故障。例如，栓鎖故障指會在一寄生接面處產生一絕對短路的一電子收集現象，不過其(尤其)可運用策略性摻維設計來加以避免。因此，於一重度摻雜矽基板上配置一輕度摻雜裝置層會提供所需的栓鎖與低擴散電流特性。
與該輕度摻雜裝置層相比，使用一重度摻雜矽基板之一項缺點在於其本身的熱傳導性差；輕度摻雜矽之熱傳導性係報告成比重度摻雜矽大約20%，並可能甚至更高。參見(例如)P.Komarov等人，Transient Thermo-Reflectance Measurements of the Thermal Conductivity and Interface Resistance of Metallized Natural and Isotopically-Pure Silicon，34 Microelectronics Journal No.12，於1115至1118(2003)。熱傳導性的差異十分顯著，因為於該薄裝置層中所產生之大部分的熱係藉由透過該矽基板的消散而轉移至周圍環境，而較小的熱傳導性傾向於降低效能與可靠性。
為能改善熱從該裝置層之移除，以前曾致力於改善熱在使用期間透過該封裝而從該矽基板之背部轉移至環境的特性。儘管該封裝材料之設計與散熱器已降低此界面處的熱阻以便維持較低的晶粒溫度，然而此等努力並未解決該裝置層中之熱點處的局部化加熱問題。
背側自動摻雜(即，摻雜物原子從該基板之背部或側部遷移進入該裝置層)係在一重度摻雜基板與一輕度摻雜裝 置層整合時一般會遭遇的另一問題。一種用以限制此效應的傳統方法係於該高度摻雜基板上形成一背側氧化物密封件。然而，在雙面拋光晶圓的情況下，無法將該氧化物密封件整合至該磊晶矽結構中。
具有一輕度摻雜磊晶層之重度摻雜結構在用於其中需要背側照明技術之CMOS影像感應器應用時亦出現挑戰性。目前，市面上存在的影像感應器係從該裝置側來照明。就典型的裝置側照明應用而言，一CMOS影像感應器矽晶圓包含一摻雜P+或P++濃度的基板與一摻雜P濃度的磊晶層。對裝置側照明的已知運用無法符合於此類應用中的比例縮放趨勢與目標，其包括縮小像素大小及經由先進的金屬互連提升電路功能性。咸信背側照明能夠實現此等目標，同時並增進該裝置的填充因數與量子效率。此等術語係用以測量實際上能夠照明該等影像感應器之光能量之淨數量的不同方式。傳統裝置側照明裝置中，填充因數(其指該影像感應器能夠曝露於光下的百分率或分率)係因金屬化層與薄膜(以及先進裝置佈局)的日益複雜而降低。隨著填充因數的降低，可測量所投射之光能夠產生主動電子載子之效率如何的量子效率亦降低。
使用背側照明技術時對影像感應器效能可能會有此等所需增進，因為諸如裝置圖案、金屬化層、互連、與薄膜的裝置側特徵不會阻礙該照明程序。結果便是近乎100%的填充因數、增進的抗反射塗層撓性、與提升的量子效率。此外，背側照明使先進裝置構造與互連能夠整合。然而， 背側照明必須在該裝置側光二極體之數微米內執行以將可見光有效轉換成電氣信號。此需要從原物的背側移除組成與均勻材料(如所形成的矽結構)，以產生一平滑的背側表面，其需要使該矽結構薄化從數百微米至僅數微米(例如，小於約15μm)。此外，必須能夠鈍化該背側表面以免光子產生載子於該表面重新結合，同時並以該影像感應器裝置內的一電場將此等光子產生載子導向至一收集光二極體。運用傳統機械或化學構件薄化該矽結構無法立即確定此等特徵。機械薄化構件在此類小尺寸的情況下可能不適合，而控制化學移除速率在該影像感應器之實體特徵的耐受性內則十分困難。
於本發明的各種方面之間為一具有利熱轉移特性並可提供對常見的半導體故障機制之抵抗性的矽半導體晶圓。
因此，簡言之，本發明係針對一種包含一矽裝置層、一基板、與一置放於該裝置層與該基板之間之矽保護層的半導體晶圓。該基板具有一中央軸線、通常垂直於該中央軸線之一前表面與一背表面、一周圍邊緣、與一從該中央軸線延伸至該周圍邊緣的半徑。該保護層具有一至少約0.5μm之厚度且係摻雜的，而該保護層之摻雜物的濃度係介於約6.0×1017 載子/cm3 與約1.0×1020 載子/cm3 之間。該基板與該裝置層亦摻雜成該等基板與裝置層之摻雜物濃度為小於約1×1017 載子/cm3 。
本發明進一步針對一種用以製備此半導體晶圓的程序。
於下文中將部分明白且部分指出其他目的與特徵。
現參考圖1，於本發明的各種方面之間為一種具有增進之熱傳導性的半導體晶圓1。半導體晶圓1具有一前表面F、一背表面B、與一虛中央軸線A，其中該等術語"前"與"後"於此內文中僅用以區分該晶圓之二主要、通常平坦的表面。半導體晶圓1亦包含矽裝置層3、矽保護層5、與基板7。
為避免各種一般已知裝置故障機制，基板7之熱傳導性較佳地係(在溫度不超過125℃時)大於保護層5之熱傳導性至少5%。更佳地，基板7之熱傳導性係(在溫度不超過125℃時)大於保護層5之熱傳導性至少10%。例如，於部分具體實施例中，基板7之熱傳導性會在溫度不超過125℃時大於保護層5之熱傳導性至少15%、至少20%、或甚至至少25%。
現參考圖2，半導體晶圓1具有一虛半徑R，其從軸線A延伸至半導體晶圓1之邊緣E。因為本發明之半導體晶圓係於裝置製程中用作一起始材料，所以通常較佳地係裝置層3與矽保護層5實質上橫跨該晶圓之直徑而延伸。此即，通常較佳地係裝置層3與矽保護層5會合併並且係對稱地置放於軸線A的周圍以及從該軸線延伸半徑R長度之至少90%至半導體晶圓邊緣E。更佳地，裝置層3與矽保護層5會合併並且係對稱地置放於軸線A的周圍以及從該軸線延伸半徑R長度之至少99%至半導體晶圓邊緣E。
現參考圖3，所說明係本發明之一示範性半導體晶圓的一載子濃度分佈。如同所示，該半導體晶圓之裝置層(從深度為0至2μm的晶圓區域)具有約1×1016 原子/cm3 的摻雜物濃度，該矽保護層(從深度為3至5μm的晶圓區域)具有約1×1019 原子/cm3 的摻雜物濃度，而該基板(於深度大於6μm的晶圓區域)具有約1×1015 原子/cm3 的摻雜物濃度。根據本發明，在選擇該基板的半導體材料時，可使用P型或N型摻雜物來摻雜該裝置層32、該保護層33、與該基板34中的每一者。
I.基板
一般而言，該基板包含一種其上可形成額外之層且通常具有至少約120W/mAK之熱傳導性的材料。該基板可包含一單一層之材料，或其可包含多層。然而，該基板通常係從一根據諸如丘克拉斯基(Czochralski；"Cz")或浮動區域方法之已知技術中的一種所成長之單晶矽錠分割下來。據此，為求說明之目的，於本文中將參考一單晶矽晶圓。因此，於一項應用中，本發明之晶圓的起始材料係一種矽基板，其已從一根據Cz晶體成長方法所產生之單晶矽錠分割下來，而通常具有150mm、200mm、300mm或更大的標稱直徑。該基板可加以拋光，或替代地加以碾磨與蝕刻而不拋光。此等方法(以及標準矽分割技術)係揭示於(例如)FUMIO SHIMURA，SEMICONDUCTOR SILICON CRYSTALTECHNOLOGY(1989)與SILICON CHEMICAL ETCHING(Josef Grabmaier ed.，1982)。較佳地，該等基板係經拋光，然後 以熟悉本技術人士熟知的標準方法加以清理。參見(例如)HANDBOOK OF SEMICONDUCTOR SILICON TECHNOLOGY(William C.O'Mara等人eds.，1990)。
一般而言，當該等指定係本技術傳統上所使用以及本文中所說明的時，該單晶矽基板係輕度摻雜的，使得其係P-或N-矽。此即，就P型摻雜應用而言，該矽基板通常具有小於約1×1016 載子/cm3 ，例如小於約5×1015 載子/cm3 。此外，該基板通常含有至少約5×1014 載子/cm3 以最小化於較低摻雜位準時觀察到的不需要現象，例如與氧有關的熱施體產生。例如，該P摻雜單晶矽基板通常具有約5×1014 載子/cm3 與約1×1016 載子/cm3 之間。就N型摻雜應用而言，該矽基板通常具有小於約5×1015 載子/cm3 ，例如小於約1×1015 載子/cm3 。
就另一方面而言，當該等術語係本技術傳統上所使用以及本文中所說明的時，該矽基板會具有大於P++或N++矽之熱傳導性之至少約5%的熱傳導性。一般而言，摻雜矽之熱傳導性係與摻雜位準及大氣溫度成反比關係；即，摻雜矽之熱傳導性會隨著摻雜物之濃度與大氣溫度的上升而降低。目前為止所收集的資料建議在室溫下，P++或N++矽會表現小於約114W/mAK的熱傳導性。因此，該矽基板之熱傳導性係大於約120W/mAK。更典型地，該矽基板之熱傳導性係大於約130W/mAK，例如大於約135W/mAK。於部分應用中，該矽基板之熱傳導性係大於約140W/mAK，或甚至大於約150W/mAK。
該單晶矽基板含有至少一摻雜物以賦予該基板各種需要的性質。例如，該基板可包含P型摻雜物(即，來自週期表之第3族的元素，例如硼、鋁、鎵與銦)或N型摻雜物(即，來自週期表之第5族的元素，例如磷、砷與銻)。若所需為P型摻雜，則該摻雜物較佳地為硼。若所需為N型摻雜，則該摻雜物較佳地為磷。
II.保護層
該保護層通常包含能提供保護之高度摻雜矽以避免常見的裝置故障機制，例如栓鎖與低擴散電流故障。取決於應用，上所指明之適當P型或N型摻雜物中的任一者可用以形成該保護層。一般而言，該保護層通常包含大於約1×1018 載子/cm3 。例如，就P型摻雜應用而言，該高度摻雜矽保護層包含介於約1×1018 載子/cm3 與約1×1020 載子/cm3 之間。常見的範圍包括於該摻雜濃度特徵為P++時介於約8.5×1018 載子/cm3 與約2.0×1019 載子/cm3 之間，以及於該摻雜濃度特徵為P+時介於約3.2×1018 載子/cm3 與約8.5×1018 載子/cm3 之間。於一較佳具體實施例中，該保護層之摻雜物濃度係介於約1.0×1019 載子/cm3 與約1.25×1019 載子/cm3 之間。就N型摻雜應用而言，該高度摻雜矽保護層包含介於約6.0×1017 載子/cm3 與約5×1019 載子/cm3 之間。常見的範圍包括於該摻雜濃度特徵為N++時介於約1.2×1019 載子/cm3 與約3.5×1019 載子/cm3 之間，以及於該摻雜濃度特徵為N+時介於約6.0×1017 載子/cm3 與約4.5×1018 載子/cm3 之間。
就另一方面而言，該保護層之特徵為熱傳導性低於該基 板之熱傳導性。此即，該保護層之特徵在室溫下為熱傳導性小於約114W/mAK。例如，該保護層之特徵為室溫下熱傳導性小於約110W/mAK，或甚至小於約100W/mAK。
鑑於上文指明之基板之熱傳導性，該基板具有大於約120W/mAK的熱傳導性，而該保護層具有小於約114W/mAK的熱傳導性。例如，於一項應用中，該基板之熱傳導性係大於約130W/mAK，而該保護層之熱傳導性係小於約114W/mAK。於另一應用中，該基板之熱傳導性係大於約135W/mAK，而該保護層之熱傳導性係小於約110W/mAK。
該保護層之抵抗性係可估計該載子濃度的替代性方式。該保護層之抵抗性通常係介於約2.5m□Acm與約25m□Acm之間，其中常見的範圍係介於約5m□Acm與約10m□Acm之間以及介於約10m□Acm與約20m□Acm之間。於一較佳具體實施例中，該保護層之抵抗性係約8m□Acm。
一般而言，該保護層係夠厚以提供所需的保護，卻又盡可能地薄以使從該裝置層至該高熱傳導性基板的熱轉移提升。典型地，該保護層係至少約1μm厚，例如介於約1μm與約10μm厚之間。更典型地，該保護層會介於約1μm與約5μm厚之間；且就部分應用而言，該保護層會介於約1μm與約3μm厚之間。
可運用任何用以於一矽基板上形成一重度摻雜矽保護層之已知技術來形成該保護層。例如，可藉由運用磊晶沉積、離子植入、與氣相摻雜加上高溫擴散來形成該保護 層。此等技術中的每一者係為熟悉本技術人士所熟知並於熟悉本技術人士可輕易獲得的文獻參考中進一步加以詳述，例如STANLEY WOLF與R.N.TAUBER，SILICON PROCESSING FOR THE VLSI ERA-PROCESS TECHNOLOGY(1st ed.1986)以及STEPHEN A.CAMPBELL，THE SCIENCE AND ENGINEERING OF MICROELECTRONIC FABRICATION(2nd ed.2001)。
一磊晶層可藉由本技術一般所習知之方法，例如美國專利案第5,789,309號中所說明之磊晶成長程序於上述基板之一表面上加以沉積或成長。一般而言，成長該磊晶層係藉由化學汽相沉積來達成，因為此為用以於半導體材料上成長磊晶層之方法中最富彈性且最具成本效益的一者。藉磊晶沉積形成該保護層的一項優點在於磊晶成長期間可結合一直接的摻雜物饋送使用現有的磊晶成長反應器。例如，在以硼摻雜矽時，一高濃度之乙硼烷來源氣體可與用以摻雜該磊晶成長保護層的載子氣體混合。
於另一具體實施例中，運用離子植入技術以強迫摻雜物原子進入該單晶矽基板。於又另一具體實施例中，運用氣相摻雜技術以強迫該等摻雜物原子進入該單晶矽基板。在使用一離子植入或一氣相摻雜技術時，該技術係於一升高的溫度下實施或之後緊跟一高溫退火以使該等摻雜物原子擴散至該基板中，進而形成該保護層。
無論用以形成該高度摻雜矽保護層的特殊技術為何，由該高度摻雜保護層至該輕度摻雜基板間之轉移所產生的摻 雜物分佈亦會產生一可引導過多的電荷載子遠離此界面而進入該基板的電場。藉由產生一電場而使電荷載子遠離該保護層，並因此遠離該裝置層，該保護層亦有效地降低輻射引發事件或故障的影響。
III.裝置層
一般而言，該裝置層具足夠之厚度，其足以包含至少一電子裝置位準。該裝置層可包含多於一電子裝置位準；因此，該厚度會因一特定應用所需之位準的數量而有所不同。該裝置層通常係小於約25μm厚。例如，該裝置層一般會介於約1μm與約25μm厚之間。就部分應用而言，該裝置層會介於約1μm與約20μm厚之間。於其他應用中，該裝置層會介於約1μm與約10μm厚之間。於又其他應用中，如(例如)於高速微處理器裝置中，該裝置層會介於約1μm與約5μm厚之間。或者，就如(例如)功率裝置的部分應用而言，該裝置層會介於約5μm與約20μm之間。
欲產生該裝置層，該半導體晶圓可經過任何適當的磊晶沉積技術，如同上述一般。所實施之該成長歷經一段足以於一磊晶成長反應器中形成一所需厚度之裝置層的時間。該裝置層可在成長該磊晶層之後或與其之成長同時進行摻雜。於成長期間，可在摻雜該裝置層時運用一直接摻雜物饋送；例如，可在以硼摻雜矽時，運用一乙硼烷來源氣體。該摻雜物位準係與傳統矽裝置層相符，因此一般稱為P、P-、N、或N-。此即，該裝置層一般包含介於約7.5×1014 載子/cm3 與約2.5×1016 載子/cm3 之間。例如，該裝 置層一般包含介於約1×1015 載子/cm3 與約1×1016 載子/cm3 之間。取決於該應用，可運用上所指明之適當P型(例如，硼)或N型摻雜物(例如，磷)中的任一者。摻雜P型摻雜物之裝置層的典型應用包括(例如)高速微處理器裝置，如(例如)記憶體與邏輯應用。摻雜N型摻雜物之裝置層的典型應用包括(例如)功率裝置。
IV.產生的晶圓特徵與應用
A.避免背側自動摻雜
於一項具體實施例中，利用本發明以形成一P/P+/P-半導體結構；即，本發明可用以形成一具有一高度摻雜P+保護層與一中度摻雜P裝置層的輕度摻雜P-基板。此一半導體結構可用於其中在利用具有雙面拋光之結構時，能避免使如(例如)其中一氧化物密封件係不需要之重度摻雜基板與一輕度摻雜裝置層背側自動摻雜的應用。藉由根據本發明形成一P/P+/P-半導體結構，實現從該裝置層至該保護層之P至P+轉移的功能等效物，並因該基板之較低摻雜位準，而具有能夠避免摻雜物原子從該結構之背側遷移至該裝置層的額外益處。於此應用中，該基板具有一低於約1×1016 載子/cm3 的摻雜物位準，該保護P+層具有一介於約3.2×1018 載子/cm3 與約8.5×1018 載子/cm3 之間的摻雜物位準，而該裝置層具有一介於約1×1014 載子/cm3 與約4×1016 載子/cm3 之間的摻雜物位準。該保護層亦可為一具有介於約8.5×1018 載子/cm3 與約2.0×1019 載子/cm3 之間的P++層。此外，該保護P+層通常係介於約1μm與約10μm厚，而該 裝置層通常係介於約2μm與約5μm厚。
B.背側照明應用
此外，根據本發明所形成之一P/P++/P-半導體結構在製造薄矽結構以用於如(例如)改良式CMOS影像感應器裝置的背側照明應用時係十分有用。圖3顯示於此應用中之一典型P/P++/P-半導體結構的一典型載子濃度分佈。在形成一P/P++/P-半導體結構之後，該P-結構之背表面係曝露於一鹼性蝕刻劑歷經一段足以實質上移除全部基板材料並產生一具有高度均勻厚度之均勻薄化P/P++矽結構的時間週期。此即，於本發明之此應用中，該高度摻雜P++(或甚至P+++)保護層會作用成一鹼性蝕刻劑的蝕刻停止。典型的蝕刻劑包含適當濃度之如(例如)四甲基氫氧化銨(TMAH)、氫氧化鉀(KOH)、與氫氧化鈉(NaOH)的化合物。於一較佳應用中，TMAH係以約25wt%用於該鹼性蝕刻劑中，該約25wt%係一較佳的TMAH濃度。該高度摻雜保護層會在運用鹼性蝕刻劑時作用成一蝕刻停止，因為該P-基板係以一比該P++保護層快約10x至約20x的蝕刻速率來進行蝕刻。例如，圖10以圖示方式顯示該鹼性蝕刻劑如何可用以移除材料直到至少於約10μm處所顯示的垂直虛線，並可能會移除材料直到於約6μm處所顯示的垂直虛線。此應用所執行之蝕刻可視需要發生於一電化學單元中，其會提升該蝕刻速率並在蝕刻之後促進一選擇性電化學鈍化步驟。
機械構件(例如，研磨或拋光)視需要係在將該P-基板之剩餘背表面曝露於該鹼性化學蝕刻劑之前用以移除該P-基 板之背表面的一實質部分。於此情況下，在運用鹼性蝕刻劑之前，機械構件係用以移除該P-基板厚度的約75%以上，例如該基板厚度的約80%、90%以上、或甚至95%以上。例如，再次參考圖10，機械構件可用以移除材料直到至少於約10μm處所顯示的垂直虛線，而鹼性蝕刻劑接著可用以移除額外材料直到於約6μm處所顯示的垂直虛線。另外，因該基板之移除而曝露的P++表面視需要係曝露於一酸性蝕刻劑以進一步薄化該P/P++矽結構且進一步使該P++表面平滑。例如，於一項應用中，該酸性蝕刻劑包含一種氫氟酸、硝酸、與醋酸的溶液(HNA)。再次參考圖10，該酸性蝕刻劑可用以從於約6μm處所顯示的垂直虛線移除材料直到於約3μm處所顯示的垂直虛線。
於此應用中，該基板具有一低於約1×1016 載子/cm3 的摻雜物位準，該保護層具有一大於約1.0×1019 載子/cm3 的摻雜物位準，例如介於約1.0×1016 載子/cm3 與約1.0×1020 載子/cm3 之間。例如，該保護層可具有介於約5.0×1019 載子/cm3 與約1.0×1020 載子/cm3 之間。以此等濃度摻雜的矽一般稱為高度摻雜P++或甚至P+++矽層。此外，該保護層之厚度於此應用中係受限制的，並對應於較薄之保護層具有較高摻雜濃度。例如，作用成該蝕刻停止之保護層通常係小於約5μm厚，例如小於2μm、小於約1μm厚、或甚至小於約0.5μm厚。於一項應用中，該保護層進一步包含能作用成一晶格應變減緩器的Ge，其使得該高度摻雜保護層能夠具有比上述大的厚度。最後，該裝置層通常係介於約 2μm與約15μm厚之間，例如介於約2μm與約10μm厚之間。於一項應用中，該裝置層係介於約2μm與約5μm厚之間。
產生的P/P++矽結構之背側P++表面係平滑的，其在背側照明期間可最小化光的散射。同時，藉由從裝置層轉移至該保護層而形成之摻雜梯度會產生一電場，其會引發電子從該背側照明表面遷移開並朝向該裝置層，如此對影像感應器裝置係有利的，因為於光二極體接面處量子效率係提升的。
已詳細地說明本發明，將明白可能會有修改與變異，而不致脫離隨附申請專利範圍所定義之本發明的範疇。
範例
以下非限制性範例係提供以進一步說明本發明。
範例1
製備兩種類型之半導體晶圓：第一類型具有一P-基板，並代表本發明之一示範性半導體晶圓；而第兩種類型具有一P++基板，並代表本技術中已知的一半導體晶圓。P-類型摻雜物係用於每一類型的半導體晶圓。具有P-基板之半導體晶圓具有一載子濃度分佈，其中一具有約1×1016 載子/cm3 之濃度的裝置層會延伸進入該晶圓大約2μm，一具有約1×1019 載子/cm3 之濃度的保護層會延伸進入該晶圓約3μm至約5μm的深度，而一具有約1×1015 載子/cm3 之濃度的基板會從約6μm穿透該晶圓之深度。具有P++基板之半導體晶圓具有一載子濃度分佈，其中一具有約1×1016 載子 /cm3 之濃度的裝置層會延伸進入該晶圓大約2μm，而具有約1×1019 載子/cm3 之濃度的基板會從約3μm穿透該晶圓之深度。每一類型之半導體晶圓各自的摻雜分佈係顯示於圖3與4中。
顯然，圖3與4顯示與每一類型之半導體晶圓相關的載子摻雜物分佈直到約4μm之深度皆相同，即兩種類型之晶圓於從該等晶圓之前表面起約2至3μm處共享一P/P++轉移。此一轉移確認裝置故障保護將會在本發明之範例性半導體晶圓中出現於該裝置/保護層界面處。同時，介於該重度摻雜保護層與該輕度摻雜基板之間之界面處的摻雜梯度會產生一電場，其進一步會降低於該裝置層下之基板中所產生之電荷載子的收集，從而改善本發明之範例性半導體晶圓中之保護層的保護功能。
隨後在二條件下於圖3與4中所說明之晶圓上執行熱模型化：均勻加熱與局部化熱點。模擬係運用輕度摻雜P-與重度摻雜P++基板之間之可接受的20%熱傳導性差異來產生。該等二條件係以分布於一20mm×20mm之格柵(其代表一理論晶粒，並分成1mm×1mm之格柵方塊)的功率來模型化。在該均勻加熱條件下模型化晶圓時，一160W之操作功率係均勻分布於20mm×20mm的格柵之上。以局部化熱點模型化晶圓，則一10x之局部化功率提升(即，1600W)係集中於二分離的1mm×1mm格柵方塊以在維持相同的整體晶粒操作功率時模擬熱點。該模型化於兩條件下係於晶粒厚度為250μm與500μm時實施。該熱模型化之結果 係顯示於下面的表1與2中，其分別對應至該均勻加熱條件與該局部化熱點條件。該模型化亦假設於該基板之底部的熱轉移係數為0.84kW/m2 K，其係根據文獻中的公開值。
該熱模型化之結果顯示，在均勻功率分布下，兩晶圓皆提供相似的熱消散。明確地說，表1顯示，相較於對應的P++基板樣本，兩P-基板樣本中所達之最大晶粒溫度就該250μm樣本而言僅低0.2℃，而就該500μm樣本而言則低0.3℃。此熱消散的小提升指明一給出晶圓之基板的摻雜濃度在均勻加熱下會對熱消散小有影響。
但就局部化熱點的模型而言，表2顯示具有該P-基板之半導體晶圓會更有效率地從該等局部熱點消散熱。明確地說，相較於對應的P++基板晶圓，該等P-基板晶圓樣本就該250μm樣本而言會產生大約低5℃的最大晶粒溫度，而就該500μm樣本而言則產生大約低4.4℃的最大晶粒溫度。
亦產生溫度等高線圖以從該熱點模擬進一步顯示該等晶圓之間的差異。圖5與6係針對具有約250μm之總厚度的晶圓，其中圖5顯示具有一P++基板之晶圓的溫度等高線圖，而圖6顯示具有一P-基板之晶圓的溫度等高線圖。同樣地，圖7與8係針對具有約500μm之總厚度的晶圓，其中圖7顯示具有一P++基板之晶圓的溫度等高線圖，而圖8顯示具有一P-基板之晶圓的溫度等高線圖。此等四溫度等高線圖全部皆顯示該1mm×1mm格柵方塊熱點中之溫度於具有P-基板之晶圓係比於具有P++基板之晶圓弱。
範例2
除了範例1中形成的二半導體晶圓之外，如下所說明，還形成七個半導體晶圓，其具有不同的基板。除了下面的樣本95之外，全部該等樣本皆根據該CZ成長方法而形成。
基於此範例之目的，具有來自範例1之P-基板所形成的半導體晶圓係稱為樣本91，而具有P++基板之半導體晶圓則稱為樣本92。
另外，樣本93係一基本上由P+材料組成的半導體晶圓；即，摻雜成介於本發明保護層與基板之位準之間之位準(例如，約5×1018 載子/cm3 )的材料。
樣本94係一基本上由摻雜P-與N-二摻雜位準之矽材料組成的半導體晶圓；即，包含小於約1×1016 P型載子/cm3 與小於約1×1016 N型載子/cm3 (例如，每一摻雜物約1×1015 載子/cm3 )的材料。
樣本95係一半導體晶圓，其基本上由根據浮動區域方法 而形成之矽材料組成並經摻雜而成為P-材料，如同就樣本94所定義的。
樣本96係一半導體晶圓，其基本上由經摻雜而成為P-材料之矽材料組成(如同就樣本94所定義的)，並具有低濃度的氧間隙。
樣本97係一半導體晶圓，其基本上由經摻雜而成為P-材料之矽材料組成(如同就樣本94所定義的)，並具有高濃度的氧間隙。
樣本98係一半導體晶圓結構，其具有一經摻雜而成為P-材料之基板與一其上形成P-材料之磊晶層(P-係如樣本94中所定義)。該P-磊晶層係約10μm厚。
樣本99係一半導體晶圓結構，其具有一經摻雜而成為P-材料之基板與一其上形成P-材料之磊晶層(P-係如樣本94中所定義)。該P-磊晶層係約50μm厚。
樣本91至99係於25℃、50℃、75℃、100℃、與125℃下接受熱傳導性測量。該等結果係以圖示說明於圖9中，其中無論溫度為何，顯示樣本92皆具有最低熱傳導性，而樣本91與94至99皆具有最高熱傳導性。樣本91與94至99實質上皆顯示類似之熱傳導性分佈的事實指明於此等樣本間變數發生改變對其之熱傳導性產生的影響十分小。另外，樣本93顯示一介於樣本92與樣本91與94至99之群組間的熱傳導性。此確認，一矽結構摻雜濃度係對於該熱傳導性具有最大影響的變數。此外，該資料顯示在約25℃時從樣本92至樣本91與94至99熱傳導性提升約23%，而在約125℃時 提升約13%。此確認，本發明之半導體結構(如同本文中所說明)在溫度介於約25℃與約125℃之間時顯示熱傳導性會提升至少5%。
於本文中運用指稱摻雜物的術語"摻雜物"、"輕度摻雜"、"重度摻雜"或其他術語及詞組時，應瞭解P型或N型摻雜物係僅供參考，除非另有明確聲明。
當介紹本發明或其之(該等)較佳具體實施例的元件時，冠詞"一"、"一個"、"該等"與"該"旨在意味著存在一或多個元件。術語"包含"、"包括"及"具有"旨在包括並意味著除所列出元件外可能存在另外元件。
有鑑於上述，可見的是達成本發明之多項目的並獲得其他有利的結果。
由於可在上述產物與方法中進行各種變化而不脫離本發明之範疇，因此希望在上述說明及附圖中所顯示之所有內容應解釋為說明性而非限制性。
1‧‧‧半導體晶圓
3‧‧‧矽裝置層
5‧‧‧矽保護層
7‧‧‧基板
91‧‧‧樣本
92‧‧‧樣本
93‧‧‧樣本
94‧‧‧樣本
95‧‧‧樣本
96‧‧‧樣本
97‧‧‧樣本
98‧‧‧樣本
99‧‧‧樣本
B‧‧‧背表面
E‧‧‧邊緣
F‧‧‧前表面
圖1係本發明之一半導體晶圓的示意性斷面。
圖2係本發明之一半導體晶圓的示意性俯視圖，其中圖2中的軸線係與圖1中的軸線疊置。
圖3係具有一高度摻雜保護層與一輕度摻雜基板之一半導體晶圓之載子濃度分佈的圖示說明。
圖4係範例1中所詳述具有一輕度摻雜裝置層與一高度摻雜基板之一半導體晶圓之載子濃度分佈的圖示說明。
圖5係具有一高度摻雜基板之一250μm半導體晶圓在局 部化加熱之下的熱消散熱圖。
圖6係具有一高度摻雜保護層與一輕度摻雜基板之一250μm半導體晶圓在局部化加熱之下的熱消散熱圖。
圖7係具有一高度摻雜基板之一500μm半導體晶圓在局部化加熱之下的熱消散熱圖。
圖8係具有一高度摻雜保護層與一輕度摻雜基板之一500μm半導體晶圓在局部化加熱之下的熱消散熱圖。
圖9係顯示範例2中所詳述多種半導體結構之熱傳導性與溫度呈函數關係的曲線圖。
圖10係用於一影像感應器應用之一半導體晶圓之載子濃度分佈的圖示說明。
於全部該等圖式中，對應參考符號指明對應零件。
1‧‧‧半導體晶圓
3‧‧‧矽裝置層
5‧‧‧矽保護層
7‧‧‧基板
B‧‧‧背表面
F‧‧‧前表面

Claims (35)

  1. 一種半導體晶圓，其包含：一基板，其具有一中央軸線、通常垂直於該中央軸線之一前表面與一背表面、一周圍邊緣、與從該中央軸線延伸至該周圍邊緣的一半徑，其中該基板具有高於約5×1014 載子/cm3 且低於約1×1017 載子/cm3 的一摻雜物濃度；一矽裝置層；以及一矽保護層，其置放於該裝置層與該基板之間，該矽保護層形成與該裝置層之一介面，該保護層係摻雜成介於約3.2×1018 載子/cm3 與約1.0×1020 載子/cm3 之間的一摻雜物濃度，並具有至少約0.5μm之一厚度，其中該基板之熱傳導性大於該保護層之熱傳導性。
  2. 如請求項1之半導體晶圓，其中該保護層具有介於約1μm與約5μm之間的一厚度。
  3. 如請求項1之半導體晶圓，其中該保護層係摻雜成介於約8.5×1018載子/cm3與約2.0×1019載子/cm3之間的一摻雜物濃度。
  4. 如請求項1之半導體晶圓，其中該保護層係摻雜成介於約3.2×1018載子/cm3與約8.5×1018載子/cm3之間的一摻雜物濃度。
  5. 如請求項3之半導體晶圓，其中該基板具有介於約5×1014載子/cm3與約1×1016載子/cm3之間的一摻雜物濃度。
  6. 如請求項1之半導體晶圓，其中該裝置層係用一P型摻雜物予以摻雜。
  7. 如請求項1之半導體晶圓，其中該裝置層用硼予以摻雜。
  8. 如請求項1之半導體晶圓，其中：該基板係用介於約5×1014 載子/cm3 與約1×1016 載子/cm3 之間之一濃度的一P型摻雜物予以摻雜；該保護層係用介於約3.2×1018 載子/cm3 與約2.0×1019 載子/cm3 之間之一濃度的一P型摻雜物予以摻雜，並具有介於約1μm與約10μm之間之一厚度；以及該裝置層係用介於約1×1014 載子/cm3 與約4×1016 載子/cm3 之一濃度的一P型摻雜物予以摻雜。
  9. 如請求項1之半導體晶圓，其中：該保護層係用介於約1.0×1019 載子/cm3 與約1.0×1020 載子/cm3 之間之一濃度的一P型摻雜物予以摻雜，並具有小於約5μm之一厚度；以及該裝置層係介於約2μm與約15μm厚之間。
  10. 如請求項1之半導體晶圓，其中該保護層具有小於約2μm之一厚度，而該裝置層係介於約2μm與約5μm厚之間。
  11. 如請求項1之半導體晶圓，其中該基板之熱傳導性大於至少5%之該保護層之熱傳導性。
  12. 如請求項1之半導體晶圓，其中該基板之熱傳導性大於至少15%之該保護層之熱傳導性。
  13. 如請求項1之半導體晶圓，其中該基板在室溫下具有一大於約120W/mK之熱傳導性。
  14. 如請求項1之半導體晶圓，其中該保護層在室溫下具有一小於約114W/mK之熱傳導性。
  15. 一種用於製備一半導體晶圓的程序，該半導體晶圓包含一基板，該基板具有一中央軸線、通常垂直於該中央軸線之一前表面與一背表面、一周圍邊緣、與從該中央軸線延伸至該周圍邊緣的一半徑，其中該基板具有高於約5×1014 載子/cm3 且低於約1×1017 載子/cm3 的一摻雜物濃度，該程序包含：於該基板之前表面上形成一保護層，該保護層係摻雜成介於約3.2×1018 載子/cm3 與約1.0×1020 載子/cm3 之間的一摻雜物濃度，並具有至少約0.5μm之一厚度；以及平行於該基板之前表面於該保護層之曝露表面上形成一裝置層，該裝置層係摻雜成低於約1×1017 載子/cm3 的一摻雜物濃度。
  16. 如請求項15之程序，其中該保護層係藉由將該基板之表面曝露於包含矽與一摻雜物之一環境以沉積一矽磊晶層而形成。
  17. 如請求項15之程序，其中該保護層係藉由於該基板之表面中植入摻雜物離子而形成。
  18. 如請求項15之程序，其中該保護層係藉由將該基板之表面曝露於包含一摻雜物之一氣體以形成一氣相摻雜層而形成。
  19. 如請求項15之程序，其中該保護層具有介於約1m與約5μm之間的一厚度。
  20. 如請求項15之程序，其中該保護層係摻雜成介於約8.5×1018 載子/cm3 與約2.0×1019 載子/cm3 之間的一摻雜物濃度。
  21. 如請求項15之程序，其中該保護層係摻雜成介於約3.2×1018 載子/cm3 與約8.5×1018 載子/cm3 之間的一摻雜物濃度。
  22. 如請求項20之程序，其中該基板具有介於約5×1014 載子/cm3 與約1×1016 載子/cm3 之間的一摻雜物濃度。
  23. 如請求項15之程序，其中該裝置層係用一P型摻雜物予以摻雜。
  24. 如請求項15之程序，其中該裝置層用硼予以摻雜。
  25. 如請求項15之程序，其中：該基板係用介於約5×1014 載子/cm3 與約1×1016 載子/cm3 之一濃度的一P型摻雜物予以摻雜；該保護層係用介於約3.2×1018 載子/cm3 與約2.0×1019 載子/cm3 之間之一濃度的一P型摻雜物予以摻雜，並具有介於約1μm與約10μm之間之一厚度；以及該裝置層係用介於約1×1014 載子/cm3 與約4×1016 載子/cm3 之一濃度的一P型摻雜物予以摻雜。
  26. 如請求項15之程序，其中：該基板係用介於約5×1014 載子/cm3 與約1×1016 載子/cm3 之一濃度的一P型摻雜物予以摻雜； 該保護層係用介於約1.0×1019 載子/cm3 與約1.0×1020 載子/cm3 之間之一濃度的一P型摻雜物予以摻雜，並具有小於約3μm之一厚度；該裝置層具有介於約2μm與約15μm之間的一厚度；以及該程序進一步包含一第一蝕刻步驟，其中該基板之背表面係曝露於一鹼性蝕刻劑持續一段足夠的時間週期，以實質上移除該基板之全部，並曝露該保護層。
  27. 如請求項26之程序，其中該蝕刻劑包含一化合物，其選自由氫氧化鉀、氫氧化鈉、四甲基氫氧化銨、與其之組合組成的群組。
  28. 如請求項26之程序，其中該程序進一步包含將由該第一蝕刻所曝露之保護層曝露於一第二蝕刻步驟，其中該保護層係曝露於一酸性蝕刻劑。
  29. 如請求項28之程序，其中該酸性蝕刻劑包含氫氟酸、硝酸、與醋酸的一溶液。
  30. 如請求項26之程序，其中該保護層具有小於約2μm之一厚度，而該裝置層係介於約2μm與約5μm厚之間。
  31. 如請求項15之程序，其中該基板之熱傳導性大於該保護層之熱傳導性。
  32. 如請求項15之程序，其中該基板之熱傳導性大於至少5%之該保護層之熱傳導性。
  33. 如請求項15之程序，其中該基板之熱傳導性大於至少15%之該保護層之熱傳導性。
  34. 如請求項15之程序，其中該基板在室溫下具有一大於約120W/mK之熱傳導性。
  35. 如請求項15之程序，其中該保護層在室溫下具有一小於約114W/mK之熱傳導性。
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