CN101410977A - 具有高热导率的半导体晶片 - Google Patents

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Abstract

本发明一般涉及一种外延硅半导体晶片，其具有增加了的热导率，以将热量从器件层传递走，同时还具有对例如闩锁失效和辐射效应失效的常见失效机理的抵抗力。所述半导体晶片包括轻掺杂器件层、高掺杂保护层以及轻掺杂衬底。本发明还涉及一种形成这种外延硅晶片的方法。

Description

具有高热导率的半导体晶片
技术领域
本发明一般涉及一种半导体晶片及其制造方法。更具体地，本发明涉及一种半导体晶片，其具有改善的热导率特性，当用作高速处理器器件的衬底时提供优势。
背景技术
在半导体产业内，总的按比例缩放趋势已经通过增加晶体管密度和处理器器件上的操作频率而增加硅功率密度。然而，从设计和工艺改进获得的功率减小不足以补偿伴随增加的功率密度的较高操作温度。而且，在较高操作温度下，半导体的电性能和可靠性明显地退化，降低了半导体处理器的速度和寿命。同样地，降低跨过该结构的半导体结温日益重要，特别是避免在较高功率密度下运行的区域中的局部热斑。
目前，大多数高性能处理器器件制造在薄(约2-4μm)的、轻掺杂(约1×1015-1×1016载流子/cm3)的外延硅层上，该外延硅层生长在重掺杂(约1019载流子/cm3)的硅衬底晶片之上，其中优选硼作为掺杂剂。这种类型的晶片通常称作P/P++外延晶片或P/P+外延晶片。诸如这些的外延硅层典型地通过化学气相沉积工艺生长，其中在气态的硅化合物从该晶片表面经过的同时加热衬底以发生热解或分解。
在器件层之下的重掺杂硅衬底旨在提供保护，以免遭受多种常见的器件失效机理，例如器件闩锁失效、与扩散泄漏电流有关的失效或一些与辐射效应有关的失效。例如，闩锁失效指的是一种在寄生结处导致完全短路的电子聚集现象，但是可以使用特别是关键掺杂设计来避免闩锁失效。因此，在重掺杂硅衬底上的轻掺杂器件层的设置提供理想的闩锁和低扩散电流特性。
使用重掺杂硅衬底的一个缺点是其与轻掺杂器件层相比的差的导热性；据报导，轻掺杂硅的热导率比重掺杂硅的热导率高约20％，且可能更高。例如参见P.Komarov et al.，Transient Thermo-ReflectanceMeasurements of the Thermal Conductivity and Interface Resistance ofMetallized Natural and Isotopically-Pure Silicon，34 MicroelectronicsJournal No.12，1115-1118页(2003)。热导率的差异是显著的，这是因为在薄器件层中产生的热量的大部分借由通过硅衬底的散逸而传递到周围环境，且较小的热导率倾向于降低效率和可靠性。
为了改善从器件层的排热，以前的努力集中在改善使用期间从硅衬底背面经由封装(packaging)向外界的热传递特性。虽然封装材料的设计和热沉已经降低了在该界面处的热阻以保持较低的芯片温度，这种努力没有解决器件层中在热斑处的局部加热的问题。
当重掺杂衬底与轻掺杂器件层集成时，另一个普遍遇到的问题是背面自动掺杂，即，掺杂剂原子从衬底的背部或侧面向器件层中的移动。限制这种效应的一个常规手段是在高掺杂衬底上形成背面氧化密封。然而，在双面抛光的晶片的情况下，该氧化密封不能集成到外延硅结构中。
当将具有轻掺杂外延层的重掺杂衬底用于其中希望有背面照明技术的CMOS图像传感器应用中时，还提出了挑战。当前，商业可用的图像传感器是从器件侧照明的。对于典型的器件侧照明的应用，CMOS图像传感器硅晶片包括被掺杂到P+或P++浓度的衬底以及被掺杂到P浓度的外延层。器件侧照明的公知应用不能满足按比例缩放趋势和在这种应用中的目标，其包括通过先进的金属互连而减小了象素尺寸且提高了电路的功能性。相信背面照明可以实现这些目标，同时还提高器件的填充因数和量子效率。这些条件被用作测量实际上能够照明图像传感器的光能的净额的不同方式。填充因数，其指的是图像传感器的能够暴露于光的百分比或部分，在传统的器件侧照明器件中，由于日益复杂的金属化层和膜以及先进的器件形貌而被降低了。随着填充因数的降低，衡量投射光能够产生活性电子载流子的效率如何的量子效率也降低了。
使用背面照明技术可以使这些所期望的对图像传感器性能的改进成为可能，这是因为器件侧的特征，例如器件图形、金属化层、互连和膜不会妨碍照明过程。结果是接近100％的填充因数、改进的抗反射涂层的灵活性以及增加了的量子效率。而且，背面照明允许先进的器件体系结构和互连的集成。然而，背面照明必须在器件侧光电二极管的几个微米内执行，以将可见光有效地转换成电信号。这就需要从原始的所形成的硅结构的背面一致地且均匀地去除材料，以产生光滑的背面表面，其要求所述硅结构从几百微米减薄到仅几个微米，例如小于约15μm。而且，背面表面必须能够被钝化，防止在所述表面处的光生载流子的复合，同时还能利用在图像传感器器件内的电场，将这些光生载流子引导至收集光电二极管。使用常规的机械或化学手段来减薄所述硅结构不容易得到这些特征。在这样小的尺寸下，机械的减薄手段是不可行的，同时在图像传感器的物理特征的容差内控制化学去除率也是困难的。
发明内容
在本发明的不同方面中，提供一种硅半导体晶片，其具有良好的热传递特性，同时提供对常见的半导体失效机理的抵抗力。
因此，简而言之，本发明旨在一种半导体晶片，其包括硅器件层、衬底以及硅保护层，所述硅保护层设置在所述器件层和所述衬底之间。所述衬底具有中心轴、通常垂直于所述中心轴的前表面和后表面、圆周边缘、以及从所述中心轴延伸到所述圆周边缘的半径。所述保护层具有至少约0.5μm的厚度且被掺杂，所述保护层中的掺杂剂的浓度在约6.0×1017载流子/cm3和约1.0×1020载流子/cm3之间。所述衬底和所述器件层也被掺杂，其中所述衬底和器件层中的掺杂剂浓度小于约1.0×1017载流子/cm3。
本发明还旨在一种制备这种半导体晶片的方法。
其它目的和特征将在下文中部分地明显和部分地指出。
附图说明
图1是本发明的半导体晶片的示意性截面图。
图2是本发明的半导体晶片自顶而下的示意图，其中图2中的轴与图1中的轴一致。
图3是具有高掺杂保护层和轻掺杂衬底的半导体晶片的载流子浓度分布的图示。
图4是在实例1中详细描述的具有轻掺杂器件层和高掺杂衬底的半导体晶片的载流子浓度分布的图示。
图5是具有高掺杂衬底的250μm半导体晶片的局部加热下的散热热图表。
图6是具有高掺杂保护层和轻掺杂衬底的250μm半导体晶片的局部加热下的散热热图表。
图7是具有高掺杂衬底的500μm半导体晶片的局部加热下的散热热图表。
图8是具有高掺杂保护层和轻掺杂衬底的500μm半导体晶片的局部加热下的散热热图表。
图9是示出在实例2中详细描述的多个半导体结构随着温度变化的热导率的曲线图。
图10是用于图像传感器应用的半导体晶片的载流子浓度分布的图示。
在所有的附图中，对应的附图标记表示对应的部分。
具体实施方式
现在参考图1，在本发明的不同方面中，提供一种半导体晶片1，其具有改善的热导率。半导体晶片1具有前表面F、后表面B以及假想的中心轴A，在上下文中使用的术语“前”和“后”仅仅区分晶片的两个主要的、通常为平坦的表面。半导体晶片1还包括硅器件层3、硅保护层5和衬底7。
为了抑制各种公知的器件失效机理，衬底7的热导率优选比保护层5的热导率至少大5％(在不超过125℃的温度下)。更优选地，衬底7的热导率比保护层5的热导率至少大10％(在不超过125℃的温度下)。例如，在某些实施例中，在不超过125℃的温度下，衬底7的热导率将比保护层5的热导率至少大15％、至少大20％或甚至至少大25％。
现在参考图2，半导体晶片1具有假想的半径R，其从轴A延伸到半导体晶片1的边缘E。因为本发明的半导体晶片用作器件制造工艺的初始材料，所以通常优选器件层3和硅保护层5实质上延伸跨过晶片的直径。也就是说，通常优选器件层3和硅保护层5合并且关于轴A对称地设置，并且从该轴至半导体晶片边缘E延伸半径R的长度的至少90％。更优选地，器件层3和硅保护层5合并且关于轴A对称地设置，并且从该轴至半导体晶片边缘E延伸半径R的长度的至少99％。
现在参考图3，示例了本发明的示例性半导体晶片的载流子浓度分布。如所示出的，半导体晶片的器件层(晶片的从深度为0到约2μm的区域)具有约1.0×1016原子/cm3的掺杂剂浓度，硅保护层(晶片的深度为约3到约5μm的区域)具有1.0×1019原子/cm3的掺杂剂浓度，衬底(晶片的深度大于约6μm的区域)具有约1.0×1015原子/cm3的掺杂剂浓度。根据本发明，当选择半导体材料用于衬底时，可以将P型或N型掺杂剂用于掺杂器件层32、保护层33和衬底34中的每一个。
I.衬底
通常，衬底包括一材料，该材料上可以形成另外的层，且该材料典型地具有至少约120W/m·K的热导率。衬底可以包括材料的单个层，或其可以包括多个层。然而，典型地，衬底是从根据例如Czochralski(“Cz”)或区熔法的已知技术中的一种生长的单晶硅锭切割来的。因此，为了示例的目的，这里利用单晶硅晶片作为参考。因此，在一个应用中，用于本发明晶片的初始材料是从根据Cz晶体生长方法生长的单晶锭切下的硅衬底，其典型地具有150mm、200mm、300mm或更大的标称直径。该衬底可以被抛光，或可替换地，被研磨和刻蚀而不被抛光。在例如Fumio Shimura，Semiconductor Silicon Crystal Technology(1989)和Silicon ChemicalEtching(Josef Grabmaier ed.，1982)中公开了这种方法以及标准的硅切割技术。优选地，通过本领域技术人员公知的标准方法抛光和清洁衬底。例如参见Handbook of Semiconductor Silicon Technology(William C.O’Mara et al.eds.，1990)。
通常，单晶硅衬底被轻掺杂，以便其成为P-或N-硅，这些符号表示被常规地用于本领域中且描述于此。也就是说，对于P型掺杂应用，硅衬底通常具有小于约1×1016载流子/cm3，例如小于约5×1015载流子/cm3。而且，衬底典型地包含至少约5×1014载流子/cm3以最小化在较低掺杂水平下观察到的不期望的现象，例如有关氧的热施主产生。例如，P掺杂的单晶硅衬底典型地具有在约5×1014载流子/cm3和约1×1016载流子/cm3之间。对于N型掺杂应用，硅衬底通常具有小于约5×1015载流子/cm3，例如小于约1×1015载流子/cm3。
在另一方面中，硅衬底具有比P++或N++硅的热导率至少大出约5％的热导率，这些术语常规地用于本领域中且描述于此。通常，掺杂的硅的热导率与掺杂水平和大气温度相反地相关；即，掺杂的硅的热导率随着掺杂剂浓度和大气温度增加而降低。采集的数据表明，在室温下，P++或N++硅显示出小于约114W/m·K的热导率。因此，硅衬底的热导率大于约120W/m·K。更典型地，硅衬底的热导率大于约130W/m·K，例如大于约135W/m·K。在某些应用中，热导率将大于约140W/m·K，或甚至大于约150W/m·K。
单晶硅衬底包含至少一种掺杂剂，以使衬底具有各种所希望的性质。例如，衬底可以包括P型掺杂剂(即选自元素周期表的3族的元素，例如，硼、铝、镓和铟)或N型掺杂剂(即选自元素周期表的5族的元素，例如磷、砷、锑)。当希望P型掺杂时，掺杂剂优选为硼。当希望N型掺杂时，掺杂剂优选为磷。
II.保护层
保护层典型地包括高掺杂的硅来提供保护，以免遭受常见的器件失效机理，例如闩锁和低扩散电流失效。根据应用，上文提及的合适的P型或N型掺杂剂中的任何一种都可以用于形成保护层。通常，保护层典型地包括大于约1×1018载流子/cm3。例如，对于P型掺杂应用，高掺杂的硅保护层包括在约1×1018载流子/cm3和约1×1020载流子/cm3之间。当掺杂剂浓度被表征为P++时，通常的范围包括在约8.5×1018载流子/cm3和约2.0×1019载流子/cm3之间，而当掺杂剂浓度被表征为P+时，通常的范围包括在约3.2×1018载流子/cm3和约8.5×1019载流子/cm3之间。在一个优选实施例中，保护层的掺杂剂浓度在约1.0×1019载流子/cm3和约1.25×1019载流子/cm3之间。对于N型掺杂应用，高掺杂的硅保护层包括在约6.0×1017载流子/cm3和约5×1019载流子/cm3之间。当掺杂剂浓度被表征为N++时，通常的范围包括在约1.2×1019载流子/cm3和约3.5×1019载流子/cm3之间，而当掺杂剂浓度被表征为N+时，通常的范围包括在约6.0×1017载流子/cm3和约4.5×1018载流子/cm3之间。
另一方面，保护层的特征在于热导率低于衬底的热导率。也就是说，保护层的特征在于，在室温下，热导率小于约114W/m·K。例如，保护层的特征在于，在室温下，热导率小于约110W/m·K，或甚至小于约100W/m·K。
根据以上提及的衬底的热导率，衬底具有大于约120W/m·K的热导率且保护层具有小于约114W/m·K的热导率。例如，在一个应用中，衬底的热导率大于130W/m·K，且保护层的热导率小于约114W/m·K。在另一应用中，衬底的热导率大于135W/m·K，且保护层的热导率小于约110W/m·K。
保护层的电阻率是另一种评估载流子浓度的方法。保护层的电阻率通常在约2.5mΩ·cm和约25mΩ·cm之间，其中通常的范围是在约5mΩ·cm和约10mΩ·cm之间以及在约10mΩ·cm和约20mΩ·cm之间。在一个优选实施例中，保护层的电阻率为约8mΩ·cm。
通常，保护层足够厚以提供所希望的保护，但是应尽可能薄以促进热量从器件层传递到高热导率衬底。典型地，保护层为至少约1μm厚，例如在约1μm和约10μm之间。更典型地，保护层的厚度将在约1μm和约5μm之间；且对于某些应用，保护层的厚度将在约1μm和约3μm之间。
用于在硅衬底上形成重掺杂硅保护层的任何公知技术都可以用于形成保护层。例如，保护层可以通过利用外延沉积、离子注入以及气相掺杂加高温扩散来形成。这些技术中的每一种都是公知的且进一步详细描述于本领域技术人员可以容易获得的参考文献中，例如Stanley Wolf & R.N.Tauber，Silicon Processing for the VLSI Era-Process Technology(1st ed.1986)和Stephen A.Campbell，The Science and Engineering ofMicroelectronic Fabrication(2nd ed.2001)。
外延层可以通过本领域通常已知的手段，例如描述于美国专利5789309中的外延生长工艺而沉积或生长在上述衬底的表面上。典型地，通过化学气相沉积实现外延层的生长，因为这是用于在半导体材料上生长外延层的最灵活和最具成本效率的方法之一。通过外延沉积形成保护层的一个优点在于，在外延生长期间，现有的外延生长反应器可以与直接掺杂剂供给联合使用。例如，当用硼掺杂硅时，高浓度的乙硼烷源气体可以与载气混合，用于掺杂外延生长的保护层。
在另一实施例中，将离子注入技术用于迫使掺杂剂原子进入到单晶硅衬底中。在又一实施例中，将气相掺杂技术用于迫使掺杂剂原子进入到单晶硅衬底中。当使用离子注入或气相掺杂技术时，在升高的温度下执行该技术，或随后执行高温退火，以使掺杂剂原子扩散到衬底中而形成保护层。
与用于形成高掺杂的硅保护层的特定技术无关地，由高掺杂的保护层到轻掺杂的衬底之间的过渡产生的掺杂剂分布还产生电场，该电场将过量的电荷载流子从该界面导入到衬底中。通过产生使电荷载流子从保护层移走并因此从器件层移走的电场，保护层还有效地降低辐射引起的效应或失效的影响。
III.器件层
通常，器件层足够厚以包括至少一个级(level)的电器件。器件层可以包括多于一个级的电器件；因此，厚度可以根据特定应用所需的级数而变化。器件层的厚度通常小于约25μm。例如，器件层的厚度将典型地在约1μm和约25μm之间。对于某些应用，器件层的厚度将在约1μm和约20μm之间。在其它应用中，器件层的厚度将在约1μm和约10μm之间。在另外的其它应用中，例如在高速微处理器器件中，器件层的厚度将在约1μm和约5μm之间。可替换地，对于某些应用，例如功率器件，器件层的厚度将在约5μm和约20μm之间。
为了产生器件层，半导体晶片可以经历如上所述的任何合适的外延沉积技术。执行生长的时间足以在外延生长反应器中形成希望厚度的器件层。器件层可以在生长外延层之后或与其生长的同时被掺杂。当在生长期间掺杂器件层时，可以采用直接掺杂剂供给；例如在用硼掺杂硅时，可以使用乙硼烷源气体。掺杂剂水平与常规硅器件层一致，以便其典型地称作P、P-、N或N-。即，器件层典型地包括在约7.5×1014载流子/cm3和约2.5×1016载流子/cm3之间。例如，器件层典型地包括在约1×1015载流子/cm3和约1×1016载流子/cm3之间。根据应用，可以使用上述合适的P型(例如硼)或N型掺杂剂(例如磷)中的任何一种。用P型掺杂剂掺杂的器件层的典型应用包括例如高速微处理器器件，例如存储器和逻辑应用。用N型掺杂剂掺杂的器件层的典型应用包括例如功率器件。
IV.所产生的晶片特性和应用
A.背面自动掺杂的防止
在一个实施例中，利用本发明形成P/P+/P-半导体结构，即，本发明可以用于形成具有高掺杂的P+保护层以及中度掺杂的P器件层的轻掺杂P-衬底。这种半导体结构可以用在其中需要避免背面自动掺杂的应用中，例如其中不希望有氧化物密封的具有轻掺杂器件层的重掺杂衬底，正如具有双面抛光的结构的情况一样。通过根据本发明形成P/P+/P-半导体结构，实现了从器件层到保护层的P到P+过渡的功能等价，另一益处是避免了由于衬底的较低掺杂水平而使掺杂剂原子从结构的背面迁移到器件层。在该应用中，衬底具有约1×1016载流子/cm3以下的掺杂剂水平，P+保护层具有在约3.2×1018载流子/cm3和约8.5×1018载流子/cm3之间的掺杂剂水平，且器件层具有在约1×1014载流子/cm3和约4×1016载流子/cm3之间的掺杂剂水平。保护层还可以是P++层，其具有在约8.5×1018载流子/cm3和约2.0×1019载流子/cm3之间。而且，P+保护层的厚度典型地在约1μm和约10μm之间，而器件层的厚度典型地在约2μm和约5μm之间。
B.背面照明应用
另外，根据本发明形成的P/P++/P-的半导体结构有利于制造用于背面照明应用例如改进的CMOS图像传感器器件中的薄硅结构。图16示出在该应用中用于典型的P/P++/P-半导体结构的典型载流子浓度分布。在形成P/P++/P-半导体结构之后，P-衬底的后表面暴露于碱性刻蚀剂一段时间，该时间段足以基本上去除所有衬底材料并获得具有高度均匀厚度的均匀减薄的P/P++硅结构。即，在本发明的该应用中，高掺杂P++(或甚至是P+++)保护层作为碱性刻蚀剂的刻蚀停止层。典型的刻蚀剂包括例如适当浓度的四甲基氢氧化铵(TMAH)、氢氧化钾(KOH)和氢氧化钠(NaOH)的化合物。在一个优选应用中，将TMAH用于碱性刻蚀剂中，其中TMAH的一个优选浓度是约25wt％。高掺杂的保护层作为使用碱性刻蚀剂的刻蚀停止层，这是因为P-衬底以比P++保护层的刻蚀速率快约10倍到约20倍的刻蚀速率被刻蚀。例如，图10图示了可以怎样将碱性刻蚀剂用于将材料学去除到至少在约10μm处所示的垂直虚线，以及可能地将材料去除到在约6μm处所示的垂直虚线。为该应用执行的刻蚀可以可选地发生在电化学电池中，其将增加刻蚀速率且在刻蚀之后促进可选择的电化学钝化步骤。
可选择地，在将P-衬底的剩余后表面暴露于碱性化学刻蚀剂之前，采用机械手段，例如研磨或抛光，来去除P-衬底的后表面的大部分(substantial portion)。在这种情况下，在采用碱性刻蚀剂之前，使用机械手段去除P-衬底厚度的大于约75％，例如去除衬底厚度的大于约80％、90％或甚至大于约95％。例如，再次参考图10，机械手段可以用于将材料去除到至少在约10μm处所示的垂直虚线，且接着碱性刻蚀剂可以用于将另外的材料去除到在约6μm处所示的垂直虚线。而且，可选择地，由衬底的去除所暴露的P++表面暴露于酸性刻蚀剂，以进一步减薄P/P++硅结构和进一步平滑化P++表面。在一个应用中，例如，酸性刻蚀剂包括氢氟酸、硝酸和乙酸的溶液(HNA)。再次参考图10，酸性刻蚀剂可以用于去除从在约6μm处所示的垂直虚线到在约3μm处所示的垂直虚线的材料。
在该应用中，衬底具有约1×1016载流子/cm3以下的掺杂剂水平，保护层具有大于约1×1019载流子/cm3，例如在约1×1019载流子/cm3和约1.0×1020载流子/cm3之间的掺杂剂水平。例如，保护层可以具有在约5.0×1019载流子/cm3和约1.0×1020载流子/cm3之间。以这样的浓度掺杂的硅通常称作高掺杂P++或甚至P+++硅层。而且，在该应用中限制保护层的厚度，其中较高的掺杂浓度对应于较薄的保护层。例如，作为刻蚀停止层的保护层的典型厚度小于约5μm，例如小于2μm，小于约1μm或甚至小于约0.5μm。在一个应用中，保护层进一步包括Ge，以作为晶格应变缓和物(reliever)，该晶格应变缓和物允许高掺杂的保护层具有比以上报导的更大的厚度。最后，器件层的厚度典型地在约2μm和约15μm之间，例如厚度在约2μm和约10μm之间。在一个应用中，器件层是在约2μm和约5μm之间。
所得到的P/P++硅结构的背面P++表面是平滑的，这最小化了背面照明期间的光散射。而且，由从器件层到保护层的过渡而形成的掺杂梯度产生电场，该电场促进电子从背面照明的表面迁移出来且朝向器件层迁移，这在图像传感器器件中是有利的，因为在光电二极管结处量子效率增大。
已经详细描述了本发明，在不脱离所附的权利要求限定的本发明的范围的情况下，显然可以进行修改和变化。
实例
提供下列非限制性实例以进一步示例本发明。
实例1
准备两种类型的半导体晶片，第一种类型具有P-衬底，代表本发明的示例性半导体晶片，以及第二种类型具有P++衬底，代表本领域已知的半导体晶片。P型掺杂剂用于每一种类型的半导体晶片。具有P-衬底的半导体晶片具有这样的载流子浓度分布，其中浓度为约1×1016载流子/cm3的器件层延伸到晶片中约2μm，浓度为约1×1019载流子/cm3的保护层延伸到晶片中是约3到约5μm的深度，以及浓度为约1×1015载流子/cm3的衬底从约6μm延伸穿过晶片的深度。具有P++衬底的半导体晶片具有这样的载流子浓度分布，其中浓度为约1×1016载流子/cm3的器件层延伸到晶片中约2μm，以及浓度为约1×1019载流子/cm3的衬底从约3μm延伸穿过晶片的深度。每种类型的半导体晶片的掺杂分布分别在图3和4中示出。
值得注意地，图3和4显示，与每种类型的半导体晶片相关联的载流子掺杂剂分布都是约4μm的相同深度，即，两种类型的晶片都在从晶片的前表面约2到3μm处有P/P++过渡。这种过渡证明器件失效保护存在于本发明的示例性半导体晶片的器件/保护层界面处。而且，在重掺杂的保护层和轻掺杂的衬底之间的界面处的掺杂梯度产生电场，该电场进一步减小了在器件层之下的衬底中产生的电荷载流子的聚集，从而改善了本发明的示例性半导体晶片中的保护层的保护功能。
然后，在均匀加热和局部热斑的两种条件下，对在图3和4中所示的晶片执行热建模(thermal modeling)。使用在轻掺杂P-和重掺杂P++衬底之间的公认的(accepted)20％热导率差异产生模拟。利用分布到代表理论上的芯片的20mm×20mm栅格的功率来建模两种条件，该理论上的芯片被分成1mm×1mm的栅格方块。为了在均匀加热条件下建模晶片，160W的工作功率被均匀地分散在20mm×20mm的栅格上。为了利用局部热斑建模晶片，增大为10倍的局部功率(即1600W)集中在两个分离的1mm×1mm的栅格方块中以模拟热斑，同时保持相同的总芯片工作功率。在两种条件下对250μm和500μm的芯片厚度执行建模。热建模的结果在下面示于表格1和2中，分别对应于均匀加热条件和局部热斑条件。建模还假定在衬底的底部处的热传递系数是0.84kW/m2K，该值是基于文献中所公开的数值。
表1
Figure A20078001136000161
表2
Figure A20078001136000171
热建模的结果显示，在均匀功率分布的情况下，两个晶片提供相似的热耗散。具体地，表1显示，与对应的P++衬底样品相比，两个P-衬底样品达到的最大芯片温度为，对于250μm样品仅低0.2℃以及对于500μm样品仅低0.3℃。这种热耗散的小的提升表明在均匀加热条件下，给定晶片的衬底的掺杂浓度对热耗散具有很小的影响。
但是在局部热斑的模型中，表2显示，具有P-衬底的半导体晶片从局部热斑更有效地散热。具体地，P-衬底晶片样品的结果是，与对应的P++衬底晶片的最大芯片温度相比，对于250μm样品，最大芯片温度低约5℃，而对于500μm样品，最大芯片温度低约4.4℃。
还生成了等温线图，以由热斑模拟进一步示例晶片之间的差异。图5和6涉及具有约250μm总厚度的晶片，其中图5示出具有P++衬底的晶片的等温线图，以及图6示出具有P-衬底的晶片的等温线图。相似地，图7和8涉及具有约500μm总厚度的晶片，其中图7示出具有P++衬底的晶片的等温线图，以及图8示出具有P-衬底的晶片的等温线图。所有这四幅等温线图显示，在具有P-衬底的晶片中，1mm×1mm栅格方块热斑的温度没有在具有P++衬底的晶片中的那么强烈。
实例2
除了在实例1中形成的两个半导体晶片，如下所述，形成七个另外的具有不同衬底的半导体晶片。除了下述样品95以外，所有的样品都是根据CZ生长方法形成的。
为了该实例的目的，将从实例1形成的具有P-衬底的半导体晶片称作样品91，而将具有P++衬底的半导体晶片称作样品92。
此外，样品93是这样的半导体晶片，其实质上由P+材料，即，以本发明的保护层和衬底之间的水平例如约5×1018载流子/cm3掺杂的材料构成。
样品94是这样的半导体晶片，其实质上由同时掺杂有P-和N-掺杂水平的硅材料，即，包括小于约1×1016P型载流子/cm3和小于约1×1016N型载流子/cm3，例如每种掺杂剂约1×1015载流子/cm3的材料构成。
样品95是这样的半导体晶片，其实质上由根据区熔法形成且掺杂成如对于样品94所定义的P-材料的硅材料构成。
样品96是这样的半导体晶片，其实质上由掺杂成如对于样品94所定义的P-材料且具有低浓度的氧填隙子的硅材料构成。
样品97是这样的半导体晶片，其实质上由掺杂成如对于样品94所定义的P-材料且具有高浓度的氧填隙子的硅材料构成。
样品98是这样的半导体晶片结构，其具有掺杂成如对于样品94所定义的P-的P-材料的衬底和形成于衬底上的P-材料的外延层。P-外延层约10μm厚。
样品99是这样的半导体晶片结构，其具有掺杂成如对于样品94所定义的P-的P-材料的衬底和形成于衬底上的P-材料的外延层。P-外延层约50μm厚。
在25℃、50℃、75℃、100℃和125℃下，对样品91-99进行热导率测量。结果图示在图15中，其示出，与温度无关地，样品92的热导率最低，且样品91和94-99的热导率最高。样品91和94-99都显示出基本上相似的热导率分布的事实表明，这些样品之间变化的变量对它们的热导率影响很小。此外，样品93显示出介于样品92与样品组91和94-99之间的热导率。这证明硅结构的掺杂浓度是对热导率的影响最大的变量。而且，这些数据显示，在约25℃下，热导率从样品92到样品91和94-99增加了约23％，而在约125℃下，热导率从样品92到样品91和94-99增加了约13％。这证明，如在此所述的本发明的半导体结构显示出在约25℃和约125℃之间的温度下，热导率增加了至少5％。
当在此使用涉及掺杂剂的术语“掺杂剂”、“轻掺杂”、“重掺杂”或其它术语和短语时，应理解，除非另外明确说明，其是指P型或N型掺杂剂。
当介绍本发明的要素或本发明的优选实施例时，冠词“一”、“该”和“所述，，意指表示存在一个或多个要素。术语“包括”、“包含”和“具有”旨在非遍举的，且表示可以存在除了所列的要素之外的其它要素。
综上所述，可以看出，实现了本发明的几个目标且获得了其它有利的结果。
由于在不脱离本发明的范围的情况下，可以对上述产品和方法作出各种改变，以上描述中所包含的和附图中所示出的所有内容都旨在解释为示例性的而非限制性的。

Claims (26)

1.一种半导体晶片，包括：
衬底，其具有中心轴、通常垂直于所述中心轴的前表面和后表面、圆周边缘、以及从所述中心轴延伸至所述圆周边缘的半径，其中所述衬底具有约1×1017载流子/cm3以下的掺杂剂浓度；
硅器件层；以及
硅保护层，其被设置在所述器件层和所述衬底之间，所述硅保护层以约6.0×1017载流子/cm3和约1×1020载流子/cm3之间的掺杂剂浓度被掺杂，且具有至少约0.5μm的厚度。
2.根据权利要求1的半导体晶片，其中所述保护层具有约1μm和约5μm之间的厚度。
3.根据权利要求1的半导体晶片，其中所述保护层以约8.5×1018载流子/cm3和约2.0×1019载流子/cm3之间的掺杂剂浓度被掺杂。
4.根据权利要求1的半导体晶片，其中所述保护层以约3.2×1018载流子/cm3和约8.5×1018载流子/cm3之间的掺杂剂浓度被掺杂。
5.根据权利要求3的半导体晶片，其中所述衬底具有约5×1014载流子/cm3和约1×1016载流子/cm3之间的掺杂剂浓度。
6.根据权利要求1的半导体晶片，其中所述器件层被掺杂有P型掺杂剂。
7.根据权利要求1的半导体晶片，其中所述器件层被掺杂有硼。
8.根据权利要求1的半导体晶片，其中：
所述衬底被掺杂有约5×1014载流子/cm3和约1×1016载流子/cm3之间的浓度的P型掺杂剂；
所述保护层被掺杂有约3.2×1018载流子/cm3和约2.0×1019载流子/cm3之间的浓度的P型掺杂剂，且具有约1μm和约10μm之间的厚度；以及
所述器件层被掺杂有约1×1014载流子/cm3和约4×1016载流子/cm3之间的浓度的P型掺杂剂。
9.根据权利要求1的半导体晶片，其中：
所述保护层被掺杂有高于约1.0×1019载流子/cm3和约1.0×1020载流子/cm3的浓度的P型掺杂剂，且具有小于约5μm的厚度；以及
所述器件层的厚度在约2μm和约15μm之间。
10.根据权利要求9的半导体晶片，其中所述保护层具有小于约2μm的厚度，且所述器件层的厚度在约2μm和约5μm之间。
11.一种制备半导体晶片的方法，所述半导体晶片包括衬底，所述衬底具有中心轴、通常垂直于所述中心轴的前表面和后表面、圆周边缘、以及从所述中心轴延伸至所述圆周边缘的半径，其中所述衬底具有约1×1017载流子/cm3以下的掺杂剂浓度，所述方法包括以下步骤：
在所述衬底的所述前表面上形成保护层，所述保护层以约6.0×1017载流子/cm3和约1.0×1020载流子/cm3之间的掺杂剂浓度被掺杂，且具有至少约0.5μm的厚度；以及
在所述保护层的与所述衬底的所述前表面平行的暴露表面上形成器件层，所述器件层以约1×1017载流子/cm3以下的掺杂剂浓度被掺杂。
12.根据权利要求11的方法，其中所述保护层通过将所述衬底的所述表面暴露于包括硅和掺杂剂的气氛而形成，以沉积硅外延层。
13.根据权利要求11的方法，其中所述保护层通过在所述衬底的所述表面中注入掺杂剂离子而形成。
14.根据权利要求11的方法，其中通过将所述衬底的所述表面暴露于包括掺杂剂的气体而形成第一层，以形成气相掺杂层。
15.根据权利要求11的方法，其中所述保护层具有约1μm和约5μm之间的厚度。
16.根据权利要求11的方法，其中所述保护层以约8.5×1018载流子/cm3和约2.0×1019载流子/cm3之间的掺杂剂浓度被掺杂。
17.根据权利要求11的方法，其中所述保护层以约3.2×1018载流子/cm3和约8.5×1018载流子/cm3之间的掺杂剂浓度被掺杂。
18.根据权利要求16的方法，其中所述衬底具有约5×1014载流子/cm3和约1×1016载流子/cm3之间的掺杂剂浓度。
19.根据权利要求11的方法，其中所述器件层被掺杂有P型掺杂剂。
20.根据权利要求11的方法，其中所述器件层被掺杂有硼。
21.根据权利要求11的方法，其中：
所述衬底被掺杂有约5×1014载流子/cm3和约1×1016载流子/cm3之间的浓度的P型掺杂剂；
所述保护层被掺杂有约3.2×1018载流子/cm3和约2.0×1019载流子/cm3之间的浓度的P型掺杂剂，且具有约1μm和约10μm之间的厚度；以及
所述器件层被掺杂有约1×1014载流子/cm3和约4×1016载流子/cm3之间的浓度的P型掺杂剂。
22.根据权利要求11的方法，其中：
所述衬底被掺杂有约5×1014载流子/cm3和约1×1016载流子/cm3之间的浓度的P型掺杂剂；
所述保护层被掺杂有约1.0×1019载流子/cm3和约1.0×1020载流子/cm3之间的浓度的P型掺杂剂，且具有小于约3μm的厚度；
所述器件层具有约2μm和约15μm之间的厚度；以及
所述方法还包括第一刻蚀步骤，其中所述衬底的所述后表面暴露于碱性刻蚀剂一段时间，所述时间段足以去除基本上所有的所述衬底，暴露所述保护层。
23.根据权利要求22的方法，其中所述刻蚀剂包括选自氢氧化钾、氢氧化钠、四甲基氢氧化铵及其组合中的一种化合物。
24.根据权利要求22的方法，其中所述方法还包括将通过所述第一刻蚀暴露的所述保护层暴露于第二刻蚀步骤，其中所述保护层暴露于酸性刻蚀剂。
25.根据权利要求24的方法，其中所述酸性刻蚀剂包括氢氟酸、硝酸和乙酸的溶液。
26.根据权利要求22的方法，其中所述保护层具有小于约2μm的厚度，且所述器件层的厚度在约2μm和约5μm之间。
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