JP5261194B2 - 高い熱伝導率を有する半導体ウエハ - Google Patents

高い熱伝導率を有する半導体ウエハ Download PDF

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Description

本発明は、一般に、半導体ウエハおよび半導体ウエハを製造する方法に関する。特に、本発明は、向上した熱伝導率特性を有し、高速プロセッサデバイス用の基材として使用する際に、利点を提供する半導体ウエハに関する。
半導体産業において、全体的規模の傾向は、プロセッサデバイスの動作周波数を増大させること、およびトランジスタ密度を高めることによって、シリコンパワー密度を向上させてきた。しかし、設計および方法の改良から得られるパワー低下は、増大するパワー密度に伴うより高い操作温度を相殺するためには十分ではない。
代わりに、半導体の電気的性能および信頼性は、より高い動作温度にて著しく低下し、半導体の処理速度および寿命を劣化させる。従って、構造全体にわたる半導体接合部の温度を低下させること、特に、より高いパワー密度で作動するエリアにおける局部的なホット・スポットを防止することの重要性が高まりつつある。
今日、高性能プロセッサデバイスの大部分は、高度に（約１０１９キャリヤ／ｃｍ３）ドーピングされたシリコン基材ウエハ上に成長させた、薄い（約２〜４μｍ）、軽度に（約１×１０１５〜１×１０１６キャリヤ／ｃｍ３）ドーピングされたエピタキシャルシリコン層の上で組み立てられており、そこではホウ素が好ましいドーパントである。この型のウエハは、一般に、Ｐ／Ｐ＋＋エピタキシャルウエハ、またはＰ／Ｐ＋エピタキシャルウエハと称されている。これらのようなエピタキシャルシリコン層は、一般に、基材を加熱しながら、ウエハ表面に気体状のシリコン化合物を通過させて熱分解又は分解させる、化学気相成長法（ＣＶＤ）によって成長させられる。
デバイス層の下側の高度にドーピングされたシリコン基材は、多くの一般的なデバイス故障メカニズム、例えば、デバイス・ラッチアップ故障（device latch-up failure）、拡散漏れ電流（diffusion leakage current）に関連する故障、またはある種のラジエーション・イベント−関連故障（radiation event-related failures）からの保護を提供することが意図されている。例えば、ラッチアップ故障とは、寄生的接合部（parasitic junction）において切れた短絡回路を生じる電子収集現象（electron-collection phenomenon）のことであるが、これは、特に戦略的ドーピングデザインを用いることによって防止することができる。従って、高度にドーピングされたシリコン基材上に、軽度にドーピングされたデバイス層を配置することによって、望ましいラッチアップおよび低拡散電流特性が提供される。
軽度にドーピングされたデバイス層に比べて、高度にドーピングされたシリコン基材を使うことの１つの問題点は、その熱伝導性が劣ることである；軽度にドーピングされたシリコンの熱伝導率は、高度にドーピングされたシリコンの約２０％高いこと、場合によってはそれ以上であることが報告されている。例えば、P. Komarov et al., Transient Thermo-Reflectance Measurements of the Thermal Conductivity and Interface Resistance of Metallized Natural and Isotopically-Pure Silicon, 34 Microelectronics Journal No. 12, at 1115-1118 (2003)を参照されたい。薄いデバイス層の中で生成された熱の大部分はシリコン基材の中を通って伝達されて、周囲の雰囲気へ放散され、熱伝導率がより低いと効率および信頼性を低下させる傾向があるため、熱伝導率の違いは重要である。
デバイス層から熱除去を向上させるために、シリコン基材の裏面から、パッケージの中を通り、使用中に、周囲の雰囲気へいたる熱伝達特性を向上させることに焦点が当てられて、これまで努力がなされてきた。ヒートシンクおよびパッケージ材料の設計によって、より低いダイ温度を維持するために、このインタフェースにおける耐熱性が低下したが、そのような努力はデバイス層内のホットスポットにおける局在化加熱の問題には対処していない。
裏面オートドーピング（Backside autodoping）、即ち、基材の裏面もしくは側面からデバイス層の中へドーパント原子が移動することは、高度にドーピングされた基材を、軽度にドーピングされたデバイス層と組合せる場合に、一般的に発生するもう１つの問題である。この作用を制限するための従来のアプローチは、高度にドーピングされた基材に、裏面側酸化物シール（oxide seal）を形成することである。しかし、両面研磨ウエハ（double-side polished wafers）の場合、酸化物シールはエピタキシャルシリコン構造に組み込むことができない。
軽度にドーピングされたエピタキシャル層を有する高度にドーピングされた基材は、裏面照射テクノロジーが望まれるＣＭＯＳイメージセンサー用途において用いられる場合にも、課題が示される。現在、商業的に入手可能なイメージセンサーは、デバイス側から照射（illuminated ）されている。典型的なデバイス側照射用途のため、ＣＭＯＳイメージセンサー・シリコンウエハは、Ｐ＋またはＰ＋＋濃度へドーピングされた基材、およびＰ濃度へドーピングされたエピタキシャル層を有している。デバイス側照射（device-side illumination）の知られている使用は、高度な金属の相互接続を介しての回路機能の向上と、ピクセルサイズの低下を含み、そのような用途のスケール傾向および目標を満足することができない。また、裏面照射は、デバイスのフィルファクター（fill factor）および量子効率（quantum efficiency）をも向上させながら、これらの目標を達成すると考えられている。これらの用語は、イメージセンサーを実際に照明にすることができる正味の光エネルギーの大きさを測定するための種々の方法として用いられている。フィルファクターは、光にさらすことが可能なイメージセンサーのパーセンテージまたは割合のことであり、伝統的なデバイス側面照明型デバイスでは、金属化被覆層およびフィルムの複雑さが高くなることおよび高度化されたデバイストポロジーによって、低下する。フィルファクターが低下すると、どの程度の効率で照射された光が活性な電子キャリヤを生成することができるかを測定する、量子効率も低下する。
裏面照射技術を用いれば、デバイスパターン、金属被覆層、相互接続部、およびフィルムなどのデバイス側特徴によって、照射プロセスが妨げられないので、イメージセンサーパフォーマンスにおけるこれらの所望された改良が可能となる。その結果、約１００％のフィルファクター、反射防止コーティングにおける可撓性の向上、および向上した量子効率がもたらされる。さらに、裏面照射によって、高度なデバイスアーキテクチャおよび相互接続の統合がもたらされる。しかしながら、裏面照射は、可視光線を電気信号へ効率的に変換するために、デバイス側の光ダイオードの数ミクロンの範囲内で行う必要がある。このことは、滑らかな裏側表面を形成するために、本来の形成されたままの（as-formed）シリコン構造対の裏面から、安定して均一に材料を除去することを要求し、シリコン構造体を数百ミクロンから、わずか数ミクロンへ、例えば約１５μｍ未満の厚さへ薄くすること（thinning）を必要とする。さらに、裏側表面は、表面におけるフォトン生成キャリヤ（photon-generated carriers）の再結合に対して不活性化され得ることが必要であり、イメージセンサーデバイスの中の電界によって、これらのフォトン生成キャリヤを、コレクティング光ダイオードへ向かわせることも必要とされる。そのような特徴は、シリコン構造体を薄くするための常套の機械的もしくは化学的手段を用いて、容易に確認することができない。薄くする機械的手段は、そのような小さな寸法では実施することができない可能性があるし、イメージセンサーの物理的特長の許容範囲内で、化学的除去率を制御することが困難でもある。
（発明の概要）
本発明の種々の特徴の中に、一般的な半導体故障メカニズムへの耐性を提供しながら、好適な熱伝達特性を有するシリコン半導体ウエハがある。
従って、簡単には、本発明は、シリコンデバイス層、基材、および該デバイス層と基材との間に配されたシリコン保護層を含んでなる半導体ウエハに関する。基材は、中心軸、全体として前記中心軸に対して垂直な前表面及び後表面、周囲縁、前記中心軸から周囲縁の方へ延びる半径を有している。保護層は、少なくとも約０．５μｍの厚さを有し、ドーピングされており、該保護層におけるドーパント濃度は、約６．０×１０１７キャリヤ／ｃｍ３〜約１．０×１０２０キャリヤ／ｃｍ３の範囲にある。デバイス層および基材もドーピングされており、デバイス層および基材におけるドーパントの濃度は約１×１０１７キャリヤ／ｃｍ３未満の濃度である。
本発明はこの半導体ウエハを製造するための方法にも関する。
その他の目的および特徴は、一部は明らかであり、一部は以下に記載する。
対応する符号は、図面の全体について、共通する部材を示している。
（発明の詳細な説明）
図１を参照すると、本発明の種々の特徴の中で、向上した熱伝導性を有する半導体ウエハ１が示されている。半導体ウエハ１は、前表面Ｆ、後表面Ｂおよび想像上の中心軸Ａを有している。本明細書において、「前」および「後」の用語は、ウエハの、全体として平面状の２つの主要な表面を区別するために用いている。半導体ウエハ１は、シリコンデバイス層３、シリコン保護層５および基材７をも有している。
一般的に知られている種々のデバイス故障メカニズムを抑制するため、基材７の熱伝導率は、（１２５℃を越えない温度で）保護層５の熱伝導率よりも、少なくとも５％大きいことが好ましい。基材７の熱伝導率は、（１２５℃を越えない温度で）保護層５の熱伝導率よりも、少なくとも１０％大きいことがより好ましい。例えば、いくつかの態様例において、基材７の熱伝導率は、１２５℃を越えない温度で、保護層５の熱伝導率よりも、少なくとも１５％大きいこと、少なくとも２０％大きいこと、もしくは少なくとも２５％大きいことになる。
図２を参照すると、半導体ウエハ１は、半導体ウエハ１の中心軸Ａから縁部Ｅへ延びる、仮想的半径Ｒを有している。本発明の半導体ウエハは、デバイス組立てプロセスにおける出発材料として使用されるので、デバイス層３およびシリコン保護層５がウエハの直径を実質的に横切って延びることが一般に好ましい。すなわち、デバイス層３およびシリコン保護層５は、軸Ａを含んで、軸Ａのまわりに対称的に配置され、軸から半導体ウエハ縁部Ｅまでの半径Ｒの長さの少なくとも９０％で延びることが一般に好ましい。デバイス層３およびシリコン保護層５は、軸Ａを含んで、軸Ａのまわりに対称的に配置され、軸から半導体ウエハ縁部Ｅまでの半径Ｒの長さの少なくとも９９％で延びることがより好ましい。
図３を参照すると、本発明の代表的な半導体ウエハについてのキャリヤ濃度プロファイルが示されている。図示するように、半導体ウエハのデバイス層（ウエハの深さ０μｍから２μｍの領域）は、約１×１０１６キャリヤ／ｃｍ３のドーピング濃度を有しており、シリコン保護層（ウエハの深さ約３μｍから約５μｍの領域）は約１×１０１９キャリヤ／ｃｍ３のドーパント濃度を有しており、基材（ウエハの深さ約６μｍ以上の領域）は約１×１０１５キャリヤ／ｃｍ３のドーパント濃度を有している。本発明に関して、基材のために半導体材料が選ばれる場合、デバイス層３２、保護層３３および基材３４のそれぞれをドーピングするために、Ｐ型ドーピングまたはＮ型ドーパントのいずれを用いることもできる。
Ｉ．基材
一般に、基材は、その上に追加の層が形成される材料を有しており、少なくとも約１２０Ｗ／ｍＫの熱伝導率を一般に有している。基材は１層の材料を有することもでき、複数の層の材料を有することもできる。しかしながら、一般に、基材は、既知の技術、例えばチョクラルスキー（"Ｃｚ"）法またはフロート・ゾーン法などの１つによって、成長された単結晶シリコンインゴットからスライスされる。そこで、本明細書では、説明の目的で、単結晶シリコンウエハについて言及する。従って、１つの用途において、本発明のウエハのための出発材料は、一般に１５０ｍｍ、２００ｍｍ、３００ｍｍもしくはそれ以上の公称直径を有する、Ｃｚ結晶成長法に従って成長させた単結晶インゴットからスライスされたシリコン基材である。基材は、ポリッシュされていてもよいし、別法としてラップされ、そしてポリッシュされずに、エッチングされていてもよい。そのような方法は、標準的なシリコンスライス技術と同様に、例えばFuMio SHIMURA、SEMICONDUCTOR SILICON RYSTAL TECHNOLOGY (1989)、およびSILICON CHEMICAL ETCHING（Josef Grabmaier Ed, 1982）に開示されている。好ましくは、基材は、従来技術において当業者に既知であった標準的方法によってポリッシュおよび清浄化されている。例えば、HANDBOOK OF SEMICONDUCTOR SILICON TECHNOLOGY (William C. O'Mara et al. eds., 1990）を参照されたい。
一般に、単結晶シリコン基材は、それらの呼称が従来技術において従来から使用されており、ならびに本明細書に記載しているように、軽度にドーピングされており、従ってＰ型シリコンまたはＮ型シリコンである。すなわち、Ｐ型ドーピング用途のために、シリコン基材は、一般に約１×１０１６キャリヤ／ｃｍ３未満、例えば約５×１０１５キャリヤ／ｃｍ３未満を有する。さらに、より低いドーピングレベルで観察される望ましくない現象、例えば、酸素に関連するサーマルドナーの生成を最小化するために、基材は一般に、少なくとも約５×１０１４キャリヤ／ｃｍ３を有している。例えば、Ｐ型ドーピングされた単結晶シリコン基材は、一般に、約５×１０１４キャリヤ／ｃｍ３〜約１×１０１６キャリヤ／ｃｍ３の範囲の値を有している。Ｎ型ドーピング用途のために、シリコン基材は、一般に、約１つ×１０１５キャリヤ／ｃｍ３未満、例えば約５の×１０１５キャリヤ／ｃｍ３未満の値を有する。
もう１つの要旨において、シリコン基材は、それらの用語が従来から使用されており、ならびに本明細書に記載しているように、Ｐ＋＋型シリコンまたはＮ＋＋型シリコンの熱伝導率よりも少なくとも約５％大きい熱伝導率を有している。一般に、ドーピングされたシリコンの熱伝導率はドーピングレベルおよび雰囲気温度に反比例し、即ち、ドーパントの濃度および雰囲気温度が増大すると、ドーピングされたシリコンの熱伝導率は低下する。今までに収集されたデータは、室温において、Ｐ＋＋型シリコンまたはＮ＋＋型シリコンは、約１１４Ｗ／ｍ・Ｋ未満の熱伝導性を表することを示している。従って、シリコン基材の熱伝導率は、約１２０Ｗ／ｍより大きい。より一般的に、シリコン基材の熱伝導率は、約１３０Ｗ／ｍ・Ｋよりも大きく、例えば約１３５Ｗ／ｍ・Ｋよりも大きい。ある用途では、熱伝導率は、約１４０Ｗ／ｍ・Ｋより大きく、場合によっては約１５０Ｗ／ｍ・Ｋより大きいこともある。
基材に種々の望ましい特性を付与するため、単結晶シリコン基材は、少なくとも１種のドーパントを含有する。例えば、基材は、Ｐ型ドーパント（すなわち、周期表第３族の元素（例えば、ホウ素、アルミニウム、ガリウムおよびインジウム））、またはＮ型ドーパント（すなわち、周期表第５族の元素（例えばリン、ヒ素、アンチモン））を含有するすることができる。Ｐ型ドーピングが所望される場合に、ドーパントは好ましくはホウ素である。Ｎ型ドーピングが所望される場合に、ドーパントは好ましくはリンである。
ＩＩ．保護層
保護層は、一般に高度にドーピングされたシリコンを有して、一般的なデバイス故障メカニズム、例えば、ラッチアップ故障および低拡散電流故障に対する保護を提供する。用途に応じて、上述した適切なＰ型またはＮ型のドーパントのいずれかを、保護層を形成するために使用することができる。全体として、保護層は、一般に約１×１０１８キャリヤ／ｃｍ３より高い値を有する。例えば、Ｐ型ドーピング用途のために、高度にドーピングされたシリコン保護層は、約１×１０１８キャリヤ／ｃｍ３〜約１×１０２０キャリヤ／ｃｍ３の範囲の値を有する。ドーパント濃度がＰ＋＋として特徴付けられる場合には、約８．５×１０１８キャリヤ／ｃｍ３〜約２．０×１０１９キャリヤ／ｃｍ３の範囲の値を有し、ドーパント濃度がＰ＋として特徴付けられる場合には、約３．２×１０１８キャリヤ／ｃｍ３〜約８．５×１０１８キャリヤ／ｃｍ３の範囲の値を有する。１つの好適な態様例において、保護層のドーパント濃度は約１．０×１０１９キャリヤ／ｃｍ３〜約１．２５×１０１９キャリヤ／ｃｍ３の範囲にある。Ｎ型ドーピング用途について、高度にドーピングされたシリコン保護層は約６．０×１０１７キャリヤ／ｃｍ３〜約５×１０１９キャリヤ／ｃｍ３の範囲の値を有する。ドーパント濃度がＮ＋＋と特徴付けられる場合には、約１．２×１０１９キャリヤ／ｃｍ３〜約３．５×１０１９キャリヤ／ｃｍ３の範囲の共通する範囲を有し、ドーパント濃度がＮ＋と特徴付けられる場合には、約６．０×１０１７キャリヤ／ｃｍ３〜約４．５×１０１８キャリヤ／ｃｍ３の範囲の値を有する。
もう１つの要旨において、保護層は、基材の熱伝導率よりも低い熱伝導性によって特徴付けられる。すなわち、保護層は、室温にて約１１４Ｗ／ｍ・Ｋ未満の熱伝導率によって特徴付けられている。例えば、保護層は、室温にて約１１０Ｗ／ｍ・Ｋ未満、または場合によって約１００Ｗ／ｍ・Ｋ未満の熱伝導率によって特徴付けられている。
上述した基材の熱伝導率を考慮すると、基材は、約１２０Ｗ／ｍ・Ｋ保護層より大きい熱伝導率を有しており、保護層は、約１１４のＷ／ｍ・Ｋより小さい熱伝導率を有する。例えば、１つの用途において、基材の熱伝導率は１３０Ｗ／ｍ・Ｋより大きく、保護層の熱伝導率は約１１４Ｗ／ｍ・Ｋより小さい。もう１つの用途において、基材の熱伝導率は１３５Ｗ／ｍ・Ｋより大きく、保護層の熱伝導率は約１１０より小さい。
保護層の抵抗率は、キャリヤ濃度を見積もることができる代替的方法による。保護層の抵抗率は、一般に、約２．５ｍΩ・ｃｍ〜約２５ｍΩ・ｃｍの範囲であり、共通する範囲が約５ｍΩ・ｃｍ〜約１０ｍΩ・ｃｍの範囲、ならびに約１０ｍのΩ・ｃｍ〜約２０ｍのΩ・ｃｍの範囲にある。１つの好適な態様例において、保護層の抵抗率は約８ｍΩ・ｃｍである。
一般に、保護層は、所望の保護を提供するのに十分に厚く、それでもデバイス層から高い熱伝導率の基材への伝熱を促進するために可能な限り薄い。一般に、保護層は、少なくとも約１μｍの厚さ、例えば、約１μｍ〜約１０μｍの範囲の厚さを有する。より一般的に、保護層は、約１μｍ〜約５μｍの範囲の厚さであり；そして、いくつかの用途のために、保護層は約１μｍ〜約３μｍの範囲の厚さとなり得る。
シリコン基材の上の高度にドーピングされたシリコン保護層を形成するために既知のいずれの技術を用いて保護層を形成することができる。例えば、保護層は、エピタキシャルデポジション、イオン注入、および気相ドーピングと高温拡散を用いることによって形成することができる。これらの技術はそれぞれよく知られており、当業者が直ぐに入手することができる文献、例えばSTANLEY WOLF & R.N. TAUBER、SILICON PROCESSING FOR THE VLSI ERA - PROCESS TECHNOLOGY (1st ed. 1986）およびSTEPHEN A. CAMPBELL, THE SCIENCE AND ENGINEERING OF MICROELECTRONIC FABRICATION (2nd ed. 2001）に詳細に記載されている。
エピタキシャル層は、一般に米国特許第５，７８９，３０９号中に記載されているエピタクシー成長プロセスなどの従来技術において知られている方法によって、上述した基材の表面上において、デポジットされたり、成長させられたりし得る。一般に、エピタキシャル層の成長は化学気相成長法（chemical vapor deposition）によって達成される。それは、この方法が、半導体材料上にエピタキシャル層を成長させるために、最もフレキシブルで、コスト有効性の高い方法の１つであるためである。エピタキシャルデポジションによって保護層を形成することの１つの利点は、エピタクシー成長の間に、既存のエピタクシー成長反応装置を、直接的なドーパント供給と組み合わせて使用することができることである。例えば、シリコンをホウ素によってドーピングする際に、高濃度ジボランソースガスを、エピタキシャル成長させる保護層をドーピングするために用いられるキャリヤガスと混合させることができる。
もう１つの態様例において、イオン注入技術を用いて、単結晶シリコン基材の中にドーパント原子を押し込む（または注入する）ことができる。更にもう１つの態様例において、気相ドーピング技術を用いて、単結晶シリコン基材の中にドーパント原子を押し込むことができる。イオン注入技術または気相ドーピング技術のいずれを用いる場合も、それらの技術は高温で行い、または、その後に高温アニーリングを行って、ドーパント原子を基材の中に拡散させ、保護層を形成する。
高度にドーピングされたシリコン保護層を形成するために用いられた特定の技術を問わず、高度にドーピングされた保護層と軽度にドーピングされた基材との間の遷移によって作成されたドーパントプロファイルは、また、この界面から基材の中へ過剰な電荷キャリヤを導く電界を形成する。保護層から電荷キャリヤを引き離すように、従ってデバイス層から引き離すように動かす電界を形成することによって、放射線に起因する事象（events）または故障への影響が保護層によって効果的に低減される。
III．デバイス層
一般に、デバイス層は、少なくとも１つのレベルの電気デバイスを有するのに十分な厚さである。デバイス層は複数のレベルの電気デバイスを有することもでき、従って、特定の用途について必要とされるレベルの数に応じて、厚さは変動し得る。デバイス層は一般に約２５μｍ未満の厚さである。例えば、デバイス層は、一般に約１μｍ〜約２５μｍの範囲の厚さとなり得る。いくつかの用途のために、デバイス層は、約１μｍ〜と約２０μｍの範囲にあるであろう。他の用途において、デバイス層は約１μｍ〜約１０μｍの範囲にあるであろう。例えば高速マイクロプロセッサーデバイスなどの、更に他の用途では、デバイス層は、約１μｍ〜約５μｍの範囲にあるであろう。別法として、例えばパワーデバイスなどのいくつかの用途のためには、デバイス層は約５μｍ〜約２０μｍの範囲にあるであろう。
デバイス層を作成するために、上述したように、半導体ウエハは、いずれか適当なエピタキシャルデポジション技術を受けることもあり得る。成長は、エピタクシー成長反応装置の中で、所望の厚さのデバイス層を形成することについて十分な時間で行われる。デバイス層は、エピタキシャル層を成長させた後に、またはその成長と組み合わせてドーピングすることができる。直接的なドーパント供給は、成長の間にデバイス層をドーピングする場合に行うことができ、例えばホウ素によってシリコンをドーピングする場合に、ジボランソースガスを使用することができる。ドーパントレベルは、一般にＰ、Ｐ−、Ｎ、またはＮ−と称されるように、常套のシリコンデバイス層に合致している。即ち、デバイス層は、一般に約７．５×１０１４キャリヤ／ｃｍ３〜約２．５×１０１６キャリヤ／ｃｍ３の範囲を有し得る。例えば、デバイス層は、一般に、約１×１０１５キャリヤ／ｃｍ３〜約１×１０１６キャリヤ／ｃｍ３の範囲を有し得る。用途に応じて、上述したＰ型ドーパント（例えばホウ素）またはＮ型ドーパント（例えばリン）のいずれかを用いることができる。Ｐ型ドーパントによってドーピングされたデバイス層についての典型的な用途には、例えばマイクロプロセッサーデバイス、例えばメモリーおよびロジックアプリケーションが含まれる。Ｎ型ドーパントによりドーピングされたデバイス層についての典型的な用途は、パワーデバイスなどが含まれる。
ＩＶ．得られるウエハの特性および用途
Ａ．裏面オートドーピング防止
１つの態様例において、本発明は、Ｐ／Ｐ＋／Ｐ−半導体構造を形成するために用いられる；すなわち、本発明は、高度にドーピングされたＰ＋保護層、および中間的にドーピングされたＰデバイス層を有する、軽度にドーピングされたＰ−基材を形成するために用いることができる。そのような半導体構造は、例えば、両面ポリッシュを有する構造と同様に、酸化物シールが所望されない場合の、軽度にドーピングされたデバイス層を有する、高度にドーピングされた基材などのように、裏面オートドーピングが回避されることになっている用途に用いることができる。本発明に従ってＰ／Ｐ＋／Ｐ−半導体構造を形成することによって、デバイス層から保護層への機能的に同等のＰからＰ＋遷移が達成される。その際に、基材のより低いドーピングレベルによる、構造の裏面からデバイス層へのドーパント原子の移行を防止する追加的な利点を伴う。この用途において、基材は約１×１０１６キャリヤ／ｃｍ３未満のドーパントレベルを有し、保護Ｐ＋層は約３．２×１０１８キャリヤ／ｃｍ３〜約８．５×１０１８キャリヤ／ｃｍ３の範囲のドーパントレベルを有し、デバイス層は約１×１０１４キャリヤ／ｃｍ３〜約４×１０１６キャリヤ／ｃｍ３の範囲のドーパントレベルを有する。保護層は、約８．５×１０１８キャリヤ／ｃｍ３〜約２．０×１０１９キャリヤ／ｃｍ３の範囲のレベルを有するＰ＋＋層であってよい。さらに、保護Ｐ＋層は一般に約１μｍ〜約１０μｍの範囲の厚さであり、一方、デバイス層は一般に約２μｍ〜約５μｍの範囲の厚さである。
Ｂ．裏面照射用途
さらに、本発明に従って形成されたＰ／Ｐ＋＋／Ｐ−半導体構造は、例えば改良されたＣＭＯＳイメージセンサーデバイスなどの裏面照射用途において用いられる、薄型シリコン構造体の製造に有用である。図３は、この用途における典型的なＰ／Ｐ＋＋／Ｐ−半導体構造のための典型的なキャリヤ濃度プロファイルを示している。Ｐ／Ｐ＋＋／Ｐ−半導体構造を形成した後、基材材料の実質的にすべてを除去し、および、極めて均一な厚さを有する、均一に薄くなったＰ／Ｐ＋＋シリコン構造体を得るために十分な時間で、Ｐ−基材の後表面がアルカリ性エッチング液にさらされる。すなわち本発明のこの用途において、高度にドーピングされたＰ＋＋（またはＰ＋＋＋）保護層は、アルカリ性エッチング液に対するエッチング停止（etch stop)として作用する。一般的なエッチング液は、例えば水酸化テトラメチルアンモニウム（ＴＭＡＨ）、水酸化カリウム（ＫＯＨ）、および水酸化ナトリウム（ＮａＯＨ）などの化合物を、適切な濃度で含んでなる。高度にドーピングされた保護層は、アルカリ性エッチング液を用いるエッチング停止として作用する。それは、Ｐ−基材は、Ｐ＋＋保護層よりも、約１０倍から約２０倍速いエッチング速度（etching rate）にてエッチングされるためである。例えば、図１０は、アルカリ性エッチング液をどのように用いて、少なくとも約１０μｍのところに示す垂直方向の破線まで材料を除去することができるか、ならびに、少なくとも約６μｍのところに示す垂直方向の破線まで材料を除去し得るかをグラフによって示している。この用途のために実施されたエッチングは、場合によって電気化学的電池で生じることもあり、それによって、エッチングレートが向上し、エッチング後に場合によって行う電気化学的不動態化ステップを促進し得る。
場合によって、Ｐ−基材の残る後表面をアルカリ性化学薬品のエッチング液にさらす前に、Ｐ−基材の後表面の実質的な部分を除去するために、機械的手段、例えばグラインディング手段またはポリッシング手段を用いることができる。この場合、アルカリ性エッチング液を用いる前に、Ｐ−基材の厚さの約７５％以上、例えば、基材の厚さの約８０％、約９０％、または約９５％を越えて、機械的手段を用いることができる。例えば、再び図１０を参照して、機械的手段は、少なくとも約１０μｍのところに示す垂直方向の破線まで材料を除去することができ、アルカリ性エッチング液を用いて、少なくとも約６μｍのところに示す垂直方向の破線まで追加的材料を除去することもできる。さらに、基材の除去によって露出されたＰ＋＋表面を、場合によって酸性のエッチング液にさらすことによって、Ｐ／Ｐ＋＋シリコン構造体をさらに薄くし、ならびにＰ＋＋表面をさらに滑らかにすることもできる。１つの用途において、例えば酸性のエッチング液は、フッ化水素、硝酸、および酢酸の溶液を含んでいる（ＨＮＡ）。再び図１０を参照して、酸性のエッチング液を用いて、約６μｍのところに示す垂直方向の破線から、約３μｍのところに示す垂直方向の破線まで材料を除去することができる。
この用途において、基材は約１×１０１６キャリヤ／ｃｍ３未満のドーパントレベルを有し、保護層は約１．Ｏ×１０１９キャリヤ／ｃｍ３を越えるドーパントレベル、例えば約１．Ｏ×１０１９キャリヤ／ｃｍ３〜約１．Ｏ×１０２０キャリヤ／ｃｍ３のドーパントレベルを有する。例えば、保護層は、約５．０×１０１９キャリヤ／ｃｍ３〜約１．０×１０２０キャリヤ／ｃｍ３の範囲のレベルを有することができる。そのような濃度にてドーピングされたシリコンは、一般に、高度にドーピングされたＰ＋＋シリコン層またはＰ＋＋＋シリコン層と称されることもある。さらに、この用途において、保護層の厚さは、より薄い保護層に対応して、より高いドーパント濃度を有するように、制限される。例えば、エッチング停止として作用する保護層は、一般に約５μｍの厚さ、例えば、２μｍ未満、約１μｍ未満、または約０．５μｍより小さい厚みであってよい。１つの用途において、保護層はＧｅを更に含み、これは結晶格子歪みリリーバー（crystal lattice strain reliever）として作用して、高度にドーピングされた保護層が上述したよりも大きい厚みを有することを許容する。最終的に、デバイス層は、一般に約２μｍ〜約１５μｍの範囲の厚さ、例えば約２μｍ〜約１０μｍの範囲の厚さを有する。１つの用途において、デバイス層は約２μｍ〜約５μｍの範囲の厚さを有する。
得られるＰ／Ｐ＋＋シリコン構造体の裏面Ｐ＋＋表面は滑らかである（それによって、裏面照射の間における光散乱が最小となる）。また、デバイス層から保護層への遷移によって形成されたドーパント勾配（doping gardient）は、裏面の照明された表面からデバイス層へ向かって離れる電子移動を促進する電界を形成する。このことは、光ダイオード接合点において量子効率が増大する場合に、イメージセンサーデバイスにおいて有利となる。
本発明について詳細に説明したので、特許請求の範囲に規定する本発明の範囲から離れることなく、変形および変更を行い得ることが明らかである。
実施例
以下の実施例は、本発明を、限定することなく、更に説明する。
実施例１
２つの型の半導体ウエハを調製した。第１の型は、Ｐ−基材を有する、本発明の代表的な半導体ウエハを示している。第２の型は、Ｐ＋＋基材を有する、従来技術において知られている半導体ウエハを示している。それぞれの型の半導体ウエハに、Ｐ型ドーパントを用いた。Ｐ−基材を有する半導体ウエハは、約１×１０１６キャリヤ／ｃｍ３の濃度を有するデバイス層がウエハの中へ約２μｍ延びており、約１×１０１９キャリヤ／ｃｍ３の濃度を有する保護層がウエハの中の約３〜５μｍの深さで延びており、約１×１０１５キャリヤ／ｃｍ３の濃度を有する基材がウエハの深さの約６μｍから延びるという、キャリヤ濃度プロファイルを有していた。Ｐ＋＋基材を有する半導体ウエハは、約１×１０１６キャリヤ／ｃｍ３の濃度を有するデバイス層がウエハの中へ約２μｍ延びており、約１×１０１９キャリヤ／ｃｍ３の濃度を有する基材がウエハの深さの約３μｍから延びるという、キャリヤ濃度プロファイルを有していた。半導体ウエハの各層のドーピングプロファイルを、図３および４に示す。
特に、図３および４は、
それぞれの型の半導体ウエハが伴うキャリヤドーパントプロファイルが約４μｍの深さについて同様であって、すなわち、両方の型のウエハが、ウエハの前表面から約２〜３μｍにてＰ／Ｐ＋＋遷移を共有することを示している。そのような遷移によって、本発明の代表的な半導体ウエハにおいて、デバイス／保護層の界面に、デバイス故障保護が存在するであろうということが確認される。また、高度にドーピングされた保護層と軽度にドーピングされた基材との間の界面におけるドーパント勾配によって電界が形成され、それによってデバイス層の下側の基材に生成した電荷キャリヤの集中が更に低減され、従って本発明の代表的な半導体ウエハにおいて、保護層の保護機能が向上される。
図３および４に示すウエハについて、サーマルモデリング（thermal modeling）を２つの条件下（均一な加熱と局在化させたホットスポット）で行った。軽度にドーピングされたＰ−基材と、高度にドーピングされたＰ＋＋基材との間の、許容された２０％の熱伝導率差を用いることによって、シミュレーションは生成された。理論的なダイを表しており、１ｍｍ×１ｍｍのグリッドスクェアに仕切られた、２０ｍｍ×２０ｍｍのグリッドに分配された電力を用いて、２つの条件のモデルを行った。均一な加熱条件下でウエハをモデリングするために、１６０Ｗの操作電力を２０ｍｍ×２０ｍｍのグリッドに均一に分配した。局在化されたホットスポットを有するウエハをモデリングするため、１０倍に上昇された局在化電力（すなわち１６００Ｗ）を、２つの脱着された１ｍｍ×１ｍｍのグリッドスクェアに集中させ、全体としてのダイ操作電力は同様に維持して、ホットスポットをシミュレートした。モデリングは、２５０μｍおよび５００μｍのダイ厚さについて、２つの条件下で行った。熱のモデリングの結果をそれぞれ、均一な加熱条件と、局在化されたホットスポット条件に対応させて、下の表１および２に示す。モデルは、基材の底部において、０．８４ｋＷ／ｍ２Ｋの熱伝達係数を仮定した（その値は文献に基づいている）。
（表１）
Figure 0005261194
（表２）
Figure 0005261194
熱モデリングの結果は、均一な電力分配下では、両方のウエハが同様の放熱を提供することを示している。特に、表１は、対応するＰ＋＋基材サンプルに比べて、２つのＰ−基材サンプルにおいて到達した最大のダイ温度が、２５０μｍサンプルについてわずかに０．２℃低く、５００μｍサンプルについては０．３℃低かったことを示している。放熱におけるこの小さい改良は、所定のウエハの基材のドーパント濃度が、均一な加熱下おける放熱にはほとんど影響しないことを示す。
しかしながら、局在化されたホットスポットについてのモデルにおいて、表２は、局在化されたホットスポットから、Ｐ−基材を有する半導体ウエハがより効果的に放熱させたことを示している。特に、Ｐ−基材ウエハサンプルは、対応するＰ＋＋基材ウエハの最大ダイ温度よりも、２５０μｍサンプルについて約５℃低い最大ダイ温度を生じており、５００μｍサンプルについて４．４℃低い最大ダイ温度を生じていた。
ホットスポットシミュレーションからのウエハどうしの差を更に示すために、温度等高線マップ（temperature contour maps）も作成した。図５および６は約２５０μｍの全厚みを有するウエハに関し、図５はＰ＋＋基材を有するウエハの温度等高線マップを示しており、図６はＰ−基材を有するウエハの温度等高線マップを示している。同様に、図７および８は約５００μｍの全厚みを有するウエハに関し、図７はＰ＋＋基材を有するウエハの温度等高線マップを示しており、図８はＰ−基材を有するウエハの温度等高線マップを示している。これら４つの温度等高線マップはすべて、１ｍｍ×１ｍｍのグリッドスクェアホットスポットにおける温度が、Ｐ＋＋基材を有するウエハの中よりも、Ｐ−基材を有するウエハの中でより低かったことを示している。
実施例２
実施例１において形成した２つの半導体ウエハに加えて、以下に説明するように、種々の基材を有する半導体ウエハを更に７種形成した。以下のサンプル９５は別として、すべてのサンプルはＣＺ成長法に従って形成された。
この実施例の目的のために、実施例１からのＰ−基材を有して形成された半導体ウエハをサンプル９１と称し、Ｐ＋＋基材を有する半導体ウエハをサンプル９２と称する。
さらに、サンプル９３は本質的にＰ＋材料からなる半導体ウエハである；
すなわち、本発明の保護層のレベルと基材のレベルとの間のレベル、例えば約約５×１０１８キャリヤ／ｃｍ３にてドーピングされた材料である。
サンプル９４は、Ｐ型およびＮ型の両方のドーピングレベル、すなわち、材料が約１×１０１６Ｐ型キャリヤ／ｃｍ３未満、および約１×１０１６Ｎ型キャリヤ／ｃｍ３未満、例えば各ドーパントについて約１×１０１５キャリヤ／ｃｍ３のＰ型およびＮ型の両方のドーピングレベルを有する出力材料によって、本質的に形成された半導体ウエハである。
サンプル９５は、フロート・ゾーンの方法に従って形成されて、サンプル９４について定義されたように、Ｐ材料であるようにドーピングされたシリコン材料から、本質的に形成される半導体ウエハである。
サンプル９６は、サンプル９４について定義されたように、Ｐ−材料であるようにドーピングされたシリコン材料から本質的に形成される半導体ウエハであって、低い濃度の酸素格子間原子を有している。
サンプル９７は、サンプル９４について定義されたように、Ｐ−材料であるようにドーピングされたシリコン材料から本質的に形成される半導体ウエハであって、高い濃度の酸素格子間原子を有している。
サンプル９８は、Ｐ−材料であるようにドーピングされた基材と、その上に形成されたＰ型（サンプル９４について規定されたＰ型）材料のエピタキシャル層を有する半導体ウエハである。Ｐ型エピタキシャル層は約１０μｍの厚さである。
サンプル９９は、Ｐ−材料であるようにドーピングされた基材と、その上に形成されたＰ型（サンプル９４について規定されたＰ型）材料のエピタキシャル層を有する半導体ウエハである。Ｐ型エピタキシャル層は約５０μｍの厚さである。
サンプル９１〜９９を、２５℃、５０℃、７５℃、１００℃および１２５℃にて、熱伝導率測定に付した。結果のグラフを図９に示す。図９は、温度とは無関係に、サンプル９２について最も低い熱伝導率を、サンプル９１および９４−９９について最も高い熱伝導率を示している。サンプル９１および９４−９９のすべてが実質的に等しい熱伝導率プロファイルを示すという事実は、これらのサンプルどうしの間で変更された変数は、これらの熱伝導率についてほとんど影響を及ばさないということを示している。さらに、サンプル９３は、サンプル９２と、サンプル９１および９４−９９の群との間の熱伝導率を表示する。これによって、シリコン構造体のドーパント濃度が熱伝導率に対する最も大きい影響を有する変数であることが確認される。さらに、データは、サンプル９２からサンプル９１および９４−９９への熱伝導率が、約２５℃にて約２３％増大し、約１２５℃にて約１３％増大することを示している。このことによって、本発明の半導体構造が、本明細書に記載するように、２５℃と１２５℃との間の温度で、少なくとも５％の熱伝導率の増大を示すことが確認される。
用語「ドーパント（dopant）」、「軽度にドーピングされた（lightly-doped）」、「高度にドーピングされた（heavily-doped）」、またはドーパントを意味するその他の用語およびフレーズを本明細書において用いる場合、特に異なるように明示的に述べられない限り、Ｐ型またはＮ型ドーパントのいずれかの意味で用いられていると、理解されたい。
本発明の要素または好適な実施例を導入する場合に、冠詞の「ａ」、「ａｎ」、「ｔｈｅ」、および「ｓａｉｄ」は、１又はそれ以上の要素が存在することを意味するものとする。用語「含んでなる（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｉｎｇ）」、および「有する（ｈａｖｉｎｇ）」は、挙げられている要素以外の要素が存在し得ることを示すことを意図している。
上記の事項を考慮すると、本発明のいくつかの目的が達成され、その他の有利な効果が達成されたことが理解されるであろう。
本発明の範囲を逸脱することなく、上記の生成物および方法について種々の変更を加えることができるので、本明細書に含まれおよび図面に示されるすべての事項は説明のためのものであって、限定のためのものではないということを意図している。
図１は、発明の半導体ウエハの模式的横断面である。 図２は、本発明の半導体ウエハの模式的平面図であって、図２における軸は図１における軸に対応する。 図３は、高度にドーピングされた保護層および軽度にドーピングされた基材を有する半導体ウエハについてのキャリヤ濃度プロファイルをグラフで示している。 図４は、実施例１において説明した軽度にドーピングされたデバイス層と高度にドーピングされた基材を有する半導体ウエハについてのキャリヤ濃度プロファイルをグラフで示している。 図５は、高度にドーピングされた基材を有する２５０μｍ半導体ウエハについて、局在化加熱下での放熱についての熱ダイアグラムである。 図６は、高度にドーピングされた保護層および軽度にドーピングされた基材を有する２５０μｍ半導体ウエハについて、局在化加熱下での放熱についての熱ダイアグラムである。 図７は、高度にドーピングされた基材を有する５００μｍ半導体ウエハについて、局在化加熱下での放熱についての熱ダイアグラムである。 図８は、高度にドーピングされた保護層および軽度にドーピングされた基材を有する５００μｍ半導体ウエハについて、局在化加熱下での放熱についての熱ダイアグラムである。 図９は、実施例２について説明した温度の関数として複数の半導体構造についての熱伝導率を示すグラフである。 図１０は、イメージセンサー用途の半導体ウエハについてのキャリヤ濃度プロファイルをグラフで示している。

Claims (36)

  1. 中心軸、全体として前記中心軸に対して垂直な前表面及び後表面、周囲縁、前記中心軸から周囲縁の方へ延びる半径を有する基材であって、約１×１０１７キャリヤ／ｃｍ３未満のドーパント濃度を有している基材；
    シリコンデバイス層；
    前記デバイス層と基材との間に配されるシリコン保護層であって、約６．０×１０１７キャリヤ／ｃｍ３〜約１．０×１０２０キャリヤ／ｃｍ３の範囲のドーパント濃度にてドーピングされており、少なくとも約０．５μｍの厚さを有しているシリコン保護層
    を有し、
    基材の熱伝導率が保護層の熱伝導率より大きい半導体ウエハ。
  2. 保護層が、約１μｍ〜約５μｍの範囲の厚さを有する請求項１に記載の半導体ウエハ。
  3. 保護層が、約８．５×１０１８キャリヤ／ｃｍ３〜約２．０×１０１９キャリヤ／ｃｍ３の範囲のドーパント濃度にてドープされている請求項１に記載の半導体ウエハ。
  4. 保護層が、約３．２×１０１８キャリヤ／ｃｍ３〜約８．５×１０１９キャリヤ／ｃｍ３の範囲のドーパント濃度にてドープされている請求項１に記載の半導体ウエハ。
  5. 基材が約５×１０１４キャリヤ／ｃｍ３〜約１×１０１６キャリヤ／ｃｍ３の範囲のドーパント濃度を有する請求項３に記載の半導体ウエハ。
  6. デバイス層がＰ型ドーパントによってドーピングされている請求項１に記載の半導体ウエハ。
  7. デバイス層がホウ素によってドーピングされている請求項１に記載の半導体ウエハ。
  8. 基材は、約５×１０１４キャリヤ／ｃｍ３〜約１×１０１６キャリヤ／ｃｍ３の範囲の濃度のＰ型ドーパントによってドーピングされており；
    保護層は約３．２×１０１８キャリヤ／ｃｍ３〜約２．０×１０１９キャリヤ／ｃｍ３の範囲の濃度のＰ型ドーパントによってドーピングされて、約１μｍ〜約１０μｍの範囲の厚さを有しており；ならびに
    デバイス層は約１×１０１４キャリヤ／ｃｍ３〜約４×１０１６キャリヤ／ｃｍ３の範囲の濃度のＰ型ドーパントによってドーピングされている請求項１に記載の半導体ウエハ。
  9. 保護層は約１．０×１０１９キャリヤ／ｃｍ３〜約１．０×１０２０キャリヤ／ｃｍ３の範囲の濃度のＰ型ドーパントによってドーピングされ、約５μｍ未満の厚さを有しており；
    デバイス層は約２μｍ〜１５μｍの範囲の厚みである請求項１に記載の半導体ウエハ。
  10. 保護層が約２μｍ未満の厚さを有しており、デバイス層は約２μｍ〜約５μｍの範囲の厚さを有している請求項９に記載の半導体ウエハ。
  11. 中心軸、全体として前記中心軸に対して垂直な前表面及び後表面、周囲縁、前記中心軸から周囲縁の方へ延びる半径を有しており、約１×１０１７キャリヤ／ｃｍ３未満のドーパント濃度を有する基材を有してなる半導体ウエハを製造する方法であって、
    基材の前表面に保護層を形成する工程であって、該保護層は約６．０×１０１７キャリヤ／ｃｍ３〜約１．０×１０２０キャリヤ／ｃｍ３の範囲のドーパント濃度にてドーピングされており、少なくとも約０．５μｍの厚さを有している工程；ならびに
    保護層の露出する表面に、基材の前表面と平行にデバイス層を成形する工程であって、該デバイス層は約１×１０１７キャリヤ／ｃｍ３未満のドーパント濃度によってドーピングされている工程
    を含んでなる方法であって、基材の熱伝導率が保護層の熱伝導率より大きい、方法。
  12. 基材の表面を、シリコンおよびドーパントを含む雰囲気にさらして、シリコンエピタキシャル層を析出させることによって保護層を形成する請求項１１に記載の方法。
  13. 基材の表面にドーパントイオンを注入することによって保護層を形成する請求項１１に記載の方法。
  14. 基材の表面をドーパントを含む気体にさらして、気相ドーピングされた層を形成することによって保護層を形成する請求項１１に記載の方法。
  15. 保護層が、約１μｍ〜約５μｍの範囲の厚さを有する請求項１１に記載の方法。
  16. 保護層が、約８．５×１０１８キャリヤ／ｃｍ３〜約２．０×１０１９キャリヤ／ｃｍ３の範囲のドーパント濃度にてドーピングされている請求項１１に記載の方法。
  17. 保護層が、約３．２×１０１８キャリヤ／ｃｍ３〜約８．５×１０１８キャリヤ／ｃｍ３の範囲のドーパント濃度によってドーピングされている請求項１１に記載の方法。
  18. 基材が、約５×１０１４キャリヤ／ｃｍ３〜約１×１０１６キャリヤ／ｃｍ３の範囲のドーパント濃度を有する請求項１６に記載の方法。
  19. デバイス層がＰ型ドーパントによってドーピングされている請求項１１に記載の方法。
  20. デバイス層がホウ素によってドーピングされている請求項１１に記載の方法。
  21. 基材は約５×１０１４キャリヤ／ｃｍ３〜約１×１０１６キャリヤ／ｃｍ３の範囲の濃度にてＰ型ドーパントによってドーピングされており、
    保護層は約３．２×１０１８キャリヤ／ｃｍ３〜約２．０×１０１９キャリヤ／ｃｍ３の範囲の濃度にてＰ型ドーパントによってドーピングされ、約１μｍ〜約１０μｍの範囲の暑さを有しており；ならびに
    デバイス層は約１×１０１４キャリヤ／ｃｍ３〜約４×１０１６キャリヤ／ｃｍ３の範囲の濃度にてＰ型ドーパントによってドーピングされている請求項１１に記載の方法。
  22. 基材は約５×１０１４キャリヤ／ｃｍ３〜約１×１０１６キャリヤ／ｃｍ３の範囲の濃度にてＰ型ドーパントによってドーピングされており；
    保護層は約１．０×１０１９キャリヤ／ｃｍ３〜約１．０×１０２０キャリヤ／ｃｍ３の範囲の濃度にてＰ型ドーパントによってドーピングされ、約３μｍ未満の厚さを有しており；ならびに
    デバイス層は約２μｍ〜１５μｍの範囲の厚さを有しており、
    更に、基材の実質的に全体を除去するのに十分な時間で、基材の後表面をアルカリ性エッチング液にさらして、保護層を露出させる第１のエッチング工程を含んでなる請求項１１に記載の方法。
  23. エッチング液が、水酸化カリウム、水酸化ナトリウム、水酸化テトラメチルアンモニウム、およびそれらの組合せからなる群から選ばれる化合物を含んでなる請求項２２に記載の方法。
  24. 第１のエッチングによって露出された保護層を、第２のエッチング液にさらして、保護層を酸性のエッチング液にさらすことを更に含んでなる請求項２２に記載の方法。
  25. 酸性のエッチング液が、フッ化水素酸、硝酸、および酢酸の溶液を含んでなる請求項２４に記載の方法。
  26. 保護層が約２μｍ未満の厚さを有し、デバイス層が約２μｍ〜約５μｍの厚さを有する請求項２２に記載の方法。
  27. ２以下の層が基材の前表面から延在している請求項１に記載の半導体ウエハ。
  28. 基材の熱伝導率が保護層の熱伝導率より少なくとも５％大きい請求項１に記載の半導体ウエハ。
  29. 基材の熱伝導率が保護層の熱伝導率より少なくとも１５％大きい請求項１に記載の半導体ウエハ。
  30. 基材が室温にて約１２０Ｗ／ｍ・Ｋより大きい熱伝導率を有する請求項１に記載の半導体ウエハ。
  31. 保護層が室温にて約１１４Ｗ／ｍ・Ｋ未満の熱伝導率を有する請求項１または３０に記載の半導体ウエハ。
  32. ２以下の層が基材の前表面から延在している請求項１１に記載の方法。
  33. 基材の熱伝導率が保護層の熱伝導率より少なくとも５％大きい請求項１１に記載の方法。
  34. 基材の熱伝導率が保護層の熱伝導率より少なくとも１５％大きい請求項１１に記載の方法。
  35. 基材が室温にて約１２０Ｗ／ｍ・Ｋより大きい熱伝導率を有する請求項１１に記載の方法。
  36. 保護層が室温にて約１１４Ｗ／ｍ・Ｋ未満の熱伝導率を有する請求項１１または３５に記載の方法。
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