TWI425832B - 有限脈衝響應濾波器及其相關方法 - Google Patents

Description

有限脈衝響應濾波器及其相關方法

本發明係相關於聲音訊號之處理，尤指一種能夠可適性地於處理不同規格之聲音訊號的聲音訊號處理系統及其相關裝置與方法。

「國家電視標準協會」(National Television Standards Committee，NTSC)標準與「相位交替線」(Phase Alternating Line，PAL)標準是現今電視所採用的電視影像標準中最常見的兩種，不同地區的電視系統除了可能採用不同的電視影像標準之外，也可能採用不同的電視聲音標準，舉例來說，中國大陸的電視系統採行的是PAL的電視影像系統，其所使用的聲音調變方式可以為單聲道調頻(FM-Mono)或麗音(NICAM)，其聲音載波(Sound Carrier)的頻率係為6.5MHz以及5.85MHz；德國的電視系統採行的是PAL的電視影像系統，其所使用的聲音調變方式係為立體聲調頻(FM-Stereo(A2))，其聲音載波的頻率係為5.5MHz以及5.74MHz。

因為不同地區的電視系統通常會使用不同的電視聲音標準，為了讓所生產的電視可以相容於各種不同的電視系統，製造商通常會希望其所生產出的電視具有於不同的電視聲音標準下處理不同的電視聲音中頻訊號(TV sound IF signal)的能力。為此，系統設計者必須使用有限的成本，設計出能夠可適性地於不同的電視聲音標準下處理不同之電視聲音中頻訊號的電視聲音訊號處理系統。

本發明的實施例揭露一種有限脈衝響應濾波器，用來處理一數位輸入訊號以產生一數位輸出訊號。該有限脈衝響應濾波器具有一閥數量N以及一除數D。該有限脈衝響應濾波器包含有：一第一記憶體，用來儲存複數個閥係數，其中對於該數位輸入訊號中的一輸入樣本，該第一記憶體係依序提供該複數個閥係數中N/D個相對應的閥係數；一乘法器，耦接於該第一記憶體，用來將該輸入樣本依序乘上該第一記憶體所提供的該N/D個閥係數，以依序產生N/D個乘積值；以及一累加模組，耦接於該乘法器，用來依序將該N/D個乘積值加上N/D個前次累加值以依序產生N/D個已更新累加值，其中對於該N/D個已更新累加值中的一已更新累加值，若該已更新累加值已累計有N個乘積值，則該累加模組係輸出該已更新累加值以作為該數位輸出訊號中的一輸出樣本。

本發明的實施例另揭露一種對一數位輸入訊號進行一有限脈衝響應濾波以產生一數位輸出訊號的方法。該有限脈衝響應濾波具有一閥數量N以及一除數D。該方法包含有：對於該數位輸入訊號中的一輸入樣本，依序提供複數個閥係數中之N/D個相對應的閥係數；將該輸入樣本依序乘上該N/D個閥係數，以依序產生N/D個乘積值；將該N/D個乘積值依序加上N/D個前次累加值以依序產生N/D個已更新累加值；以及若該N/D個已更新累加值中的一已更新累加值已累計有N個乘積值，則輸出該已更新累加值以作為該數位輸出訊號中的一輸出樣本。

第1圖所示為本發明之聲音訊號處理系統的一實施例示意圖。本實施例的聲音訊號處理系統100包含有一可程控增益放大器(PGA)110、一低通濾波器(LPF) 120、一類比數位轉換器(ADC) 130、一降頻裝置140、一位準/直流感測單元(level/DC detection unit) 150、一暫存器庫(register bank) 160、以及一數位訊號處理模組(DSP) 170。其中，數位訊號處理模組170可依據不同的聲音標準，控制聲音訊號處理系統100對不同聲音標準下的聲音中頻訊號進行處理。而暫存器庫160係為供數位訊號處理模組170與可程控增益放大器110、一降頻裝置140、以及位準/直流感測單元150互動的介面，舉例來說，數位訊號處理模組170可透過暫存器庫160控制降頻裝置140進行除頻時所使用之除數。此外，數位訊號處理模組170亦可透過暫存器庫160得知位準/直流感測單元150的感測結果，並據以透過暫存器庫160控制可程控增益放大器110的增益以及直流補償。

於本實施例中，可程控增益放大器110係依據一增益來放大一電視聲音中頻訊號SIF以產生一放大訊號AS；低通濾波器120係低通濾波放大訊號AS以產生一濾波訊號FS；類比數位轉換器130係將濾波訊號FS轉換為一數位輸入訊號DIS；一降頻裝置140係對數位輸入訊號DIS進行混波(mix)以及除頻以產生一數位輸出訊號DOS(其可包含有同相與正交訊號)；數位訊號處理模組170則處理數位輸出訊號DOS以供電視作為聲音播放的依據。

第2圖所示為第1圖中之降頻裝置140的一實施例示意圖。於本實施例中，降頻裝置140包含有一混波器210、一同相(In Phase)串聯積分梳狀(Cascade Integrator Comb，CIC)濾波器220、一同相第一縮放單元(Shifter) 225、一同相有限脈衝響應(Finite Impulse Response，FIR)濾波器230、一同相第二縮放單元235、一正交(Quadrature Phase)串聯積分梳狀濾波器240、一正交第一縮放單元245、一正交有限脈衝響應濾波器250、以及一正交第二縮放單元255。混波器210係依據數位輸入訊號DIS產生一同相混波訊號IMS以及一正交混波訊號QMS；同相串聯積分梳狀濾波器220、同相第一縮放單元225、同相有限脈衝響應濾波器230、以及同相第二縮放單元235係構成對同相混波訊號IMS進行除頻的同相路徑(In Phase Path)；正交串聯積分梳狀濾波器240、正交第一縮放單元245、正交有限脈衝響應濾波器250、以及正交第二縮放單元255則構成對正交混波訊號QMS進行除頻的正交路徑(Quadrature Path)。由於前述之同相路徑與正交路徑的運作原理大致相同，不同處主要在於相位，故以下將針對同相路徑進行說明。

同相串聯積分梳狀濾波器220係為同相路徑中第一級的除頻單元，用來將同相混波訊號IMS除以一第一除數M1以產生一同相第一除頻訊號IFDS1。同相第一縮放單元225是一個可選擇加入或忽略的元件，若將其設置於同相串聯積分梳狀濾波器220的輸出端，將可對同相第一除頻訊號IFDS1進行適當地數位放大/縮小，舉例來說，第一縮放單元225可用來將同相第一除頻訊號IFDS1的標度(Scale)適當地調整至滿標(Full Scale)。同相有限脈衝響應濾波器230係為同相路徑中第二級的除頻單元，用來將經過數位放大後的同相第一除頻訊號IFDS1'除以一第二除數D以產生一同相第二除頻訊號IFDS2。同相第二縮放單元235亦是一個可選擇加入或忽略的元件，若將其設置於同相有限脈衝響應濾波器230的輸出端，將可對同相第二除頻訊號IFDS2進行適當地數位放大，舉例來說，第二縮放單元235可用來將同相第二除頻訊號IFDS2的標度適當地調整至滿標。

本實施例中的同相有限脈衝響應濾波器230是一個可程控的濾波器，其具有一閥數量N以及第二除數D，而第一除頻訊號IFDS1'與第二除頻訊號IFDS2分別是同相有限脈衝響應濾波器230的數位輸入訊號與數位輸出訊號。若訊號IFDS1'的樣本率(Sampling Rate)為SR1，則可使用運作頻率不小於SR1的N/D倍的數位電路來實現同相有限脈衝響應濾波器230。第3圖所示為第2圖中之同相有限脈衝響應濾波器230的一實施例示意圖。本實施例中的同相有限脈衝響應濾波器230包含有一第一記憶體310、一乘法器320、以及一累加模組330。累加模組330則由一加法器340、一第二記憶體350、以及一多工器360所組成。

第4圖為第3圖中之同相有限脈衝響應濾波器230之運作狀況的示意圖。於此一例子中，係假設閥數量N等於6，第二除數D等於2，則如前所述，同相有限脈衝響應濾波器230的運作頻率需不小於同相第一除頻訊號IFDS1'之樣本率SR1的6/2=3倍，而由於第二除數D等於2，同相第二除頻訊號IFDS2之樣本率SR2將會是同相第一除頻訊號IFDS1'之樣本率SR1的1/2。第4圖所示的x₀ 、x₁ 、x₂ 、......、x₁₂ 、x₁₃ 、以及x₁₄ 是同相第一除頻訊號IFDS1'中依序的輸入樣本，h₀ 、h₁ 、h₂ 、h₃ 、h₄ 、以及h₅ 是同相有限脈衝響應濾波器230在N等於6的狀況下所使用的6個閥係數(儲存於第1記憶體310中)，y₀ 、y₁ 、y₂ 、......、y₅ 、y₆ 、以及y₇ 則是同相第二除頻訊號IFDS2中依序的輸出樣本。而除了儲存h₀ 、h₁ 、h₂ 、h₃ 、h₄ 、以及h₅ 這6個閥係數以外，第1記憶體310中還可以儲存有其他的閥係數h₆ 、h₇ 、h₈ ......。

於本實施例中，同相第一除頻訊號IFDS1'的一個樣本週期T_{1_K} 係對應於同相有限脈衝響應濾波器230的三個時脈週期T_{2_3*K} 、T_{2_(3*K+1)} 、以及T_{2_(3*K+2)} ，K為整數。對於同相第一除頻訊號IFDS1'於樣本週期T_{1_K} 的輸入樣本x_K ，第一記憶體310係於T_{2_3*K} 、T_{2_(3*K+1)} 、以及T_{2_(3*K+2)} 三個時脈週期中依序提供3個相對應的閥係數h_{[(-K) mod N]} 、h_{[(-K+2) mod N]} 以及、h_{[(-K+4) mod N]} 。乘法器320係將輸入樣本x_K 依序乘上第一記憶體310所提供的3個閥係數h_{[(-K) mod N]} 、h_{[(-K+2) mod N]} 以及、h_{[(-K+4) mod N]} ，以依序產生3個乘積值p_{K_1} 、p_{K_2} 、p_{K_3} ；加法器340係依序將3個乘積值p_{K_1} 、p_{K_2} 、p_{K_3} 加上3個前次累加值A₁ 、A₂ 、A₃ 以依序產生3個已更新累加值A₁ '、A₂ '、A₃ '；第二記憶體350係用來儲存3個前次累加值A₁ 、A₂ 、A₃ ；而對於3個已更新累加值A₁ '、A₂ '、A₃ '中的任一已更新累加值A_J '，J=1或2或3，若A_J '已累計有N=6個乘積值，則累加模組330係輸出A_J '以作為同相第二除頻訊號IFDS2中的一輸出樣本，多工器360係輸出一歸零值0至第二記憶體350以更新前次累加值A_J ；若已更新累加值A_J '尚未累計有N個乘積值，則多工器360係輸出已更新累加值A_J '至該第二記憶體350以更新相對應的前次累加值A_J 。

舉例來說，輸入樣本x₈ 係對應於同相有限脈衝響應濾波器230的三個時脈週期T_{2_24} 、T_{2_25} 、以及T_{2_26} 。在時脈週期T_{2_24} 中，第一記憶體310係提供閥係數h₄ ，乘法器320係產生乘積值p_{8_1} =x₈ *h₄ ，第二記憶體350所儲存的前次累加值A₁ 係等於(x₇ *h₅ )，加法器340將乘積值p_{8_1} =x₈ *h₄ 加上前次累加值A₁ 以產生已更新累加值A₁ '，由於此時A₁ '中僅累計有兩個乘積值(x₇ *h₅ )與(x₈ *h₄ )，故此時同相有限脈衝響應濾波器230不會將A₁ '輸出作為同相第二除頻訊號IFDS2中的輸出樣本，多工器360會輸出已更新累加值A₁ '至該第二記憶體350以更新前次累加值A₁ 。在時脈週期T_{2_25} 中，第一記憶體310係提供閥係數h₀ ，乘法器320係產生乘積值p_{8_2} =x₈ *h₀ ，第二記憶體350所儲存的前次累加值A₂ 係等於(x₃ *h₅ )+(x₄ *h₄ )+(x₅ *h₃ )+(x₆ *h₂ )+(x₇ *h₁ )，加法器340將乘積值p_{8_2} =x₈ *h₀ 加上前次累加值A₂ 以產生已更新累加值A₂ '後，表示A₂ '中已累計有六個乘積值(x₃ *h₅ )、(x₄ *h₄ )、(x₅ *h₃ )、(x₆ *h₂ )、(x₇ *h₁ )、(x₈ *h₀ )，故此時同相有限脈衝響應濾波器230會將A₂ '輸出作為同相第二除頻訊號IFDS2中的一輸出樣本y₄ ，多工器360會輸出歸零值0至第二記憶體350以將前次累加值A₂ 歸零。在時脈週期T_{2_26} 中，第一記憶體310係提供閥係數h₂ ，乘法器320係產生乘積值p_{8_3} =x₈ *h₂ ，第二記憶體350所儲存的前次累加值A₃ 係等於(x₅ *h₅ )+(x₆ *h₄ )+(x₇ *h₃ )，加法器340將乘積值p_{8_3} =x₈ *h₂ 加上前次累加值A₃ 以產生已更新累加值A₃ '，由於此時A₃ '中僅累計有四個乘積值(x₅ *h₅ )、(x₆ *h₄ )、(x₇ *h₃ )、與(x₈ *h₂ )，故此時同相有限脈衝響應濾波器230不會將A3'輸出作為同相第二除頻訊號IFDS2中的輸出樣本，多工器360會輸出已更新累加值A₃ '至該第二記憶體350以更新前次累加值A₃ 。

從以上說明可以發現，當加法器340自乘法器320接收到一輸入樣本x_K 與h₀ 的乘積，並執行完累加工作之後，即代表其所產生的已更新累加值中已累計有x_K-5 *h₅ 、x_K-4 *h₄ 、x_K-3 *h₃ 、x_K-2 *h₂ 、x_K-1 *h₁ 、以及x_K *h₀ 此六個乘積，此時同相有限脈衝響應濾波器230即可將已更新累加值(x_K-5 *h₅ )+(x_K-4 *h₄ )+(x_K-3 *h₃ )+(x_K-2 *h₂ )+(x_K-1 *h₁ )+(x_K *h₀ )輸出作為同相第二除頻訊號IFDS2中一個輸出樣本，多工器360則輸出歸零值0至第二記憶體350以更新原本的前次累加值(x_K-5 *h₅ )+(x_K-4 *h₄ )+(x_K-3 *h₃ )+(x_K-2 *h₂ )+(x_K-1 *h₁ )。

當然，以上所舉N等於6，D等於2的例子，僅是一個用以說明的簡單例子，並不限定本發明的專利範圍，事實上，N與D是同相有限脈衝響應濾波器230的兩個可程控的參數，數位訊號處理模組170會依據不同的電視聲音標準來設定N與D此二參數的值。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100．．．聲音訊號處理系統

110．．．可程控增益放大器

120．．．低通濾波器

130．．．類比數位轉換器

140．．．降頻裝置

150．．．位準/直流感測單元

160．．．暫存器庫

170．．．數位訊號處理模組

210．．．混波器

220、240．．．串聯積分梳狀濾波器

225、235、245、255．．．縮放單元

230、250．．．有限脈衝響應濾波器

310、350．．．記憶體

320．．．乘法器

330．．．累加模組

340．．．加法器

360．．．多工器

第1圖為本發明之電視聲音訊號處理系統的一實施例示意圖。

第2圖為第1圖中之降頻裝置的一實施例示意圖。

第3圖為第2圖中之同相有限脈衝響應濾波器的一實施例示意圖。

第4圖為第3圖中之同相有限脈衝響應濾波器之運作狀況的示意圖。

230．．．同相有限脈衝響應濾波器

310．．．第一記憶體

320．．．乘法器

330．．．累加模組

340．．．加法器

350．．．第二記憶體

360．．．多工器

Claims (6)

1. 一種有限脈衝響應濾波器，用來處理一數位輸入訊號以產生一數位輸出訊號，該有限脈衝響應濾波器具有一閥數量N以及一除數D，該有限脈衝響應濾波器包含有：一第一記憶體，用來儲存複數個閥係數，其中對於該數位輸入訊號中的一輸入樣本，該第一記憶體係依序提供該複數個閥係數中之N/D個相對應的閥係數；一乘法器，耦接於該第一記憶體，用來將該輸入樣本依序乘上該第一記憶體所提供的該N/D個閥係數，以依序產生N/D個乘積值；以及一累加模組，耦接於該乘法器，用來將該N/D個乘積值依序加上N/D個前次累加值以依序產生N/D個已更新累加值，其中對於該N/D個已更新累加值中的一已更新累加值，若該已更新累加值已累計有N個乘積值，則該累加模組係輸出該已更新累加值以作為該數位輸出訊號中的一輸出樣本。
2. 如申請專利範圍第1項所述之有限脈衝響應濾波器，其中該累加模組包含有：一加法器，耦接於該乘法器，用來將該N/D個乘積值依序加上該N/D個前次累加值以依序產生該N/D個已更新累加值；一第二記憶體，耦接於該加法器，用來儲存該N/D個前次累加值；以及一多工器，耦接於該加法器以及該第二記憶體，對於該N/D個已更新累加值中的一已更新累加值，若該已更新累加值已累計有N個乘積值，則該多工器係輸出一歸零值至該第二記憶體以更新該N/D個前次累加值中一相對應的前次累加值，以及若該已更新累加值尚未累計有N個乘積值，則該多工器係輸出該已更新累加值至該第二記憶體以更新該相對應的前次累加值。
3. 如申請專利範圍第1項所述之有限脈衝響應濾波器，其中該有限脈衝響應濾波器的運作頻率係不小於該數位輸入訊號之樣本率的N/D倍。
4. 一種對一數位輸入訊號進行一有限脈衝響應濾波以產生一數位輸出訊號的方法，該有限脈衝響應濾波具有一閥數量N以及一除數D，該方法包含有：對於該數位輸入訊號中的一輸入樣本，依序提供複數個閥係數中之N/D個相對應的閥係數；將該輸入樣本依序乘上該N/D個閥係數，以依序產生N/D個乘積值；將該N/D個乘積值依序加上N/D個前次累加值以依序產生N/D個已更新累加值；以及若該N/D個已更新累加值中的一已更新累加值已累計有N個乘積值，則輸出該已更新累加值以作為該數位輸出訊號中的一輸出樣本。
5. 如申請專利範圍第4項所述之方法，其另包含有：若該已更新累加值尚未累計有N個乘積值，則使用該已更新累加值來更新一相對應的前次累加值。
6. 如申請專利範圍第4項所述之方法，其另包含有：若該已更新累加值已累計有N個乘積值，則使用一歸零值來更新一相對應的前次累加值。