TWI421676B - 用於處理器情境資訊之低電力儲存的方法，系統及設備 - Google Patents

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Description

用於處理器情境資訊之低電力儲存的方法，系統及設備
本發明之實施例主要有關於資料處理。詳言之，實施例關於儲存及/或擷取針對與處理核心關聯之電力狀態過渡之處理器核心的情境資訊。
在高可用性平台(如用於行動網際網路裝置(MID)應用的那些)上的處理器裝置必須支援「總是啟動」操作模式。總是開啟操作模式之特徵大致在於：進入及/或離開平台上之非常低電力狀態同時維持操作系統(OS)情境及外部連接的延遲很低。從平台的角度來看，為了到達非常低電力狀態，典型將大部分的處理器裝置區塊斷電，並且典型在硬體(HW)中或透過軟體(SW)互動來保留狀態。這類處理器裝置區塊可包括處理器之一或更多核心，如平台上之中央處理單元(CPU)。
CPU情境資訊經常保留在CPU快取中，如處理器核心之L2快取，其專門操作成情境貯存SRAM。然而，與這類揮發性本地CPU貯存關聯的漏電常使得其在低電力模式期間無法用來保留此狀態。然而，不在HW中保留CPU情境資訊會對自這些低電力狀態之離開有不利的影響。取代HW典型需要SW來儲存及恢復架構及/或微架構狀態，其增加離開延遲。由於在比待命高許多的電力位準操作處理器核心狀態恢復，在某些情況中，序列化離開延遲中之1 ms的增加會減少電池壽命如約8%。
 【發明內容及實施方式】
第1圖描繪根據一實施例之系統100的選擇元件以儲存處理器情境資訊。系統100可包括處理裝置，如CPU，具有至少一處理器核心120。處理器核心120可位在複合電力領域110中，亦即能夠在不同電力狀態中不同地操作之一群一或更多硬體構件及/或裝置。如此所用，「電力狀態」意指用於達成呈現出一特定電力特徵的性能之電力領域的一種情況，如電力消耗的一或更多位準及/或種類。在一實施例中，複合電力領域110的複數個電力狀態可包括提供各種個別供應電壓位準至處理器核心120。
複合電力領域110的複數個電力狀態可包括連續電力狀態，藉此處理器核心120之電力消耗可逐步增加/減少。例如，可將從複合電力領域110內與處理器核心120通訊的硬體裝置及/或構件連續關閉或否則斷電，以例如逐步減少處理器核心120上之處理負載。替代或額外地，可將處理器核心120內之一些或全部的電路邏輯選擇性關閉或否則斷電以減少電力消耗。在一實施例中，複合電力領域110的複數個電力狀態之相對較低電力消耗狀態可代表待命模式，其中處理器核心120完全斷電。
在一實施例中，系統100可包括與複合電力領域110分開之標稱電力領域140。標稱電力領域140可包括其自己的電力狀態，其在系統100中之一或更多其他電力領域的各個電力狀態期間展現出為一致的一些電力特徵。例如，在複合電力領域110的複數個電力狀態期間，標稱電力領域140中之低電力(LP)情境貯存142可提供有或否則維持至少一些最小供應電壓位準。在一實施例中，標稱電力領域140之電力狀態可為複合電力領域110的複數個電力狀態的前提。
藉由提供一致電力特徵，標稱電力領域140的電力狀態可支援系統100中之「總是啟動」操作模式。例如，標稱電力領域140的LP情境貯存142可保持成供電且可用，以支援另一領域，如複合電力領域110，當其不同地過渡至其個別電力狀態及/或從其個別電力狀態過渡出來。詳言之，LP情境貯存142可保持成可供儲存及/或恢復處理器核心120的情境資訊。如此所用，「情境資訊」意指描述在一特定時間之操作狀態的資訊。情境資訊可代表資料處理系統的狀態(或情境)之全部或僅一部分。例如，處理器核心120之情境資訊可描述處理器核心120的一或更多情況，如在其進入一特定電力狀態之前的時間。
處理器核心120可使用其自己的情境貯存碼122來將其情境資訊的某些之儲存引導至本地情境貯存124中。此外，處理器核心120之情境資訊可遠端儲存在低電力(LP)情境貯存142中。LP情境貯存142可視為「低電力」，至少因為LP情境貯存142中之情境資訊的儲存比某些替代方式提供相對電力節省優點，這些替代方式為了保存本地情境貯存124中所儲存的情境而維持至處理器核心120的一電力位準。複合電力領域110中之控制器130可幫助情境貯存碼122存取LP情境貯存142，以儲存及/或擷取針對與被斷電之處理器核心120關聯的電力狀態過渡之情境資訊。
處理器核心120之情境資訊的儲存及/或擷取可包括存取處理器核心120內的本地情境貯存124。在一實施例中，處理器核心120之情境資訊的儲存及/或擷取可至少部分由系統110的控制器130所引導。例如，控制器130可提供通訊給情境貯存碼122以指示何時將處理器核心120的情境資訊儲存至標稱電力領域140的LP情境貯存142及/或自標稱電力領域140的LP情境貯存142擷取。
第2圖描繪根據一實施例的用於儲存處理器情境資訊的方法200之選擇元件。方法200可例如由系統100所施行。方法200可包括在210偵測電力狀態過渡的指示。例如，系統100之電力管理硬體及/或軟體(未圖示)可偵測處理負載的下降、至一網路的存取點之喪失、及/或指示系統100可利用機會來減少電力消耗的某些其他事件。替代或額外地，情境貯存碼122可依據如偵測到此一事件來偵測觸發訊息，該訊息引導情境貯存碼122開始處理器情境資訊的儲存。
回應於偵測到該指示，在220做出所指示之電力狀態過渡是否包括至複數電力狀態之一特定電力狀態PN 的過渡之決定。例如，情境貯存碼122及/或控制器130可詢問系統100的電力管理機構以辨別複合電力領域110是否將過渡至電力狀態PN 。在一實施例中，電力狀態PN 包括其中處理器核心(如處理器核心120)為斷電的一狀態。
若做出該電力狀態過渡的確包括至電力狀態PN 的過渡之決定，則可在第一情境貯存中儲存某些處理器情境資訊。該第一情境貯存可包括例如LP情境貯存142。在一實施例中，處理器核心120的情境資訊可直接儲存在LP情境貯存142。替代地，處理器核心120的情境資訊可首先儲存至本地情境貯存124並接著從本地情境貯存124複製到LP情境貯存142。在複製情境資訊至LP情境貯存142前先儲存至本地情境貯存124可減少維持針對相應的情境儲存操作之獨特但功能上重複的發訊及/或指令之需要。
若做出該電力狀態過渡不包括至電力狀態PN 的過渡之決定，則在235處理器情境資訊可儲存在第二情境貯存中。在一實施例中，此第二情境貯存可為本地情境貯存124。可了解到在220之決定的一替代結果(未圖示)可為無需儲存情境資訊。在進行了任何處理器情境資訊的儲存後，系統100可在240必要時繼續以完成電力狀態過渡。
第3圖描繪根據一實施例的用於擷取處理器情境資訊的方法300之選擇元件。方法300可例如由系統100所施行。方法300可包括在310偵測電力狀態過渡的指示。例如，系統100之電力管理硬體及/或軟體(未圖示)可偵測處理負載中之實際或預期的增加、新增的網路存取點、及/或指示可能需要系統100增加電力消耗的某些其他事件。替代或額外地，情境貯存碼122可依據如偵測到此一事件來偵測觸發訊息，該訊息引導情境貯存碼122開始已儲存之處理器情境資訊的擷取。
回應於偵測到該指示，在320做出所指示之電力狀態過渡是否包括自複數電力狀態之一特定電力狀態PN 的過渡之決定。例如，情境貯存碼122及/或控制器130可詢問系統100的電力管理機構以辨別複合電力領域110是否將從電力狀態PN 過渡。在一實施例中，電力狀態PN 包括其中處理器核心為斷電的一狀態。
若做出該電力狀態過渡的確包括自電力狀態PN 的過渡之決定，則在330從第一情境貯存擷取處理器情境資訊。該第一情境貯存可包括例如LP情境貯存142。在一實施例中，處理器核心120的情境資訊可直接從LP情境貯存142擷取。替代地，處理器核心120的情境資訊可首先從LP情境貯存142複製至本地情境貯存124並接著依據複製至本地情境貯存124的情境資訊來恢復處理器狀態。
若做出該電力狀態過渡不包括自電力狀態PN 的過渡之決定，則在335從第二情境貯存擷取處理器情境資訊。在一實施例中，此第二情境貯存可為本地情境貯存124。可了解到在320之決定的一替代結果(未圖示)可為無需擷取情境資訊。在進行了處理器情境資訊的擷取後，系統100可在340必要時繼續以完成電力狀態過渡。
第4圖描繪根據一實施例的系統400之選擇元件以儲存處理器情境資訊。系統400可包括關於系統100在此所述的至少一些特性。系統400可在複合電力領域410內實行複數電力狀態，其包括具有至少一處理器核心420的處理裝置。處理器核心420可包括微碼(μCode)422以儲存處理器核心420之某些情境資訊至本地情境貯存，如本地SRAM 424。系統400可進一步包括微韌體(μFW)430，如在處理器核心420外部，以提供增加微碼422之情境儲存能力之控制指令。
複合電力領域410可與系統400之一標稱電力領域440有所不同。標稱電力領域440可包括一或更多硬體裝置及/或構件，其在複合電力領域410中之複數電力狀態的每一個期間提供有或否則維持一些一致的電力特徵。例示性而非限制性地，標稱電力領域440之低電力SRAM 442可提供有至少一些最小電壓供應位準，作為複合電力領域410實行及/或不同地過渡於複數電力狀態間之條件。該至少最小電壓供應位準維持低電力SRAM 442之可用性以儲存處理器核心420之情境資訊，例如用於讓複合電力領域410過渡至及/或離開其中處理器核心420完全斷電之電力狀態。
系統400可提供處理器核心420之情境資訊至本地SRAM 424及/或低電力SRAM 442的選擇性儲存，其中至少部分依據辨別出複合電力領域410正過渡至(或離開)之電力狀態來決定儲存情境資訊之目的地。系統400可儲存資訊，例如在特定實行暫存器(ISR)435中，以指示處理器核心420之情境資訊將被儲存或已經儲存在本地SRAM 424及/或低電力SRAM 442的一特定組合中。微韌體430可存取ISR 435以決定由微碼422所進行之情境儲存或擷取是否或如何對低電力SRAM 442中之情境的儲存負責。
第5A圖描繪根據一實施例的方法500之選擇元件以儲存處理器情境資訊。在各種實施例中，可在包括系統100及/或系統400之特性的系統中施行方法500。在方法500中，可在505辨別電力管理(PM)事件為電力狀態過渡之觸發。回應於辨別PM事件，在510做出觸發的電力狀態過渡是否包括至其中處理器核心為斷電之電力狀態的過渡之決定。處理器核心可位在實施複數電力狀態之複合電力領域中，該複數電力狀態包括其中處理器核心為斷電之至少一電力狀態。處理器核心之複合電力領域與標稱電力領域可有所不同，在該標稱電力領域中將低電力(LP)RAM保持成可供儲存處理器核心之情境資訊。
若決定觸發的電力狀態過渡為斷電處理器核心，則可在515儲存資訊，其指示在LP RAM中儲存處理器核心的情境資訊。在一實施例中，ISR或類似的資料貯存機構將儲存這類資訊以充當觸發，使得負責儲存這類情境資訊的碼將分支施行將情境資訊儲存至LP RAM之執行流程。在一實施例中，處理器核心情境資訊至LP RAM的儲存可包括儲存處理器核心情境資訊至處理器核心之本地RAM，並接著從本地RAM卸載已儲存之情境資訊的副本至標稱電力領域之LP RAM。應了解到在各種替代實施例中，處理器核心情境資訊可直接儲存至LP RAM，例如，而不存取處理器核心之本地RAM。
若決定觸發的電力狀態過渡為不斷電處理器核心，則可省略515中之觸發資訊的儲存，並且方法500可繼續其他操作，在520，以準備處理器核心之斷電的一或更多執行線程。在各種實施例中，情境資訊可包括描述在處理器核心上運行的一或更多線程之狀態的資訊。
第5B圖描繪根據一實施例的方法550之選擇元件以儲存處理器情境資訊。可在例如包括關於系統100及系統400在此所述之特性的系統中施行方法550。在一實施例中，可在方法500的操作之後施行方法550。在555，情境儲存碼，如微碼422，可儲存處理器情境資訊，如在處理器核心中執行的一或更多線程之目前的狀態，至那個處理器核心之本地RAM。處理器核心可位在實行複數電力狀態之複合電力領域中，該些複數電力狀態包括其中處理器核心為斷電之至少一電力狀態。處理器核心之複合電力領域與標稱電力領域可有所不同，在該標稱電力領域中將低電力(LP)RAM保持成可供儲存處理器核心之情境資訊。
例如藉由處理器核心之微碼或藉由支援微碼之外部控制碼，在560可進行評估，看看ISR或類似的貯存是否指示將從本地RAM卸載已儲存的處理器情境資訊。若是，則在565微碼卸載線程狀態或其他處理器情境資訊至LP RAM。若未指示從本地RAM卸載，則微碼放棄將情境資訊寫至LP RAM，並繼續其他操作以完成處理器核心的斷電。
第6圖描繪根據一實施例的用於擷取處理器情境資訊的方法600之選擇元件。可在例如包括關於系統100及系統400在此所述之特性的系統中施行方法600。在一實施例中，方法600擷取藉由方法500及550之一或兩者所儲存之情境資訊。
在605，如微韌體之控制器機構可辨別一事件為電力狀態過渡的觸發。回應於辨別該事件，可在610做出觸發的電力過渡狀態是否包括從其中處理器核心為斷電之電力狀態喚醒的決定。處理器核心可位在實施複數電力狀態之複合電力領域中。處理器核心之複合電力領域與標稱電力領域可有所不同，在該標稱電力領域中將低電力(LP)RAM保持成可供儲存處理器核心之情境資訊。
若決定電力狀態過渡為處理器核心從斷電喚醒，則在615，如微韌體之控制碼可通知處理器核心之情境儲存微碼從LP RAM複製線程狀態或其他處理器情境資訊至處理器核心的本地RAM。在複製處理器情境資訊至本地RAM之後，微韌體可在620引導自LP RAM之處理器情境資訊的刪除。在620微碼可從複製到本地RAM之情境資訊恢復處理器核心中之線程的狀態。若決定電力狀態過渡為處理器核心不從斷電喚醒，則可施行在620之線程狀態的恢復而無在615或620之LP RAM的存取。
在此說明處理器操作之技術及架構。在上述說明中，為了解釋而提出各種特定細節以提供本發明之實施例的詳盡了解。然而，對熟悉此技藝人士而言明顯地可在無這些特定細節下實行本發明之實施例。在其他例子中，以區塊圖顯示結構及裝置以避免混淆說明。
說明書中對於「一實施例」或「實施例」的參照意指連同該實施例所述的特定特性、結構、或特徵包括在本發明之至少一實施例中。在說明書中各處中詞語「在一實施例中」的出現並非一定皆參照相同實施例。
以電腦記憶體內之演算法及對資料位元之操作的符號表示來呈現詳細說明的一些部分。這些演算性說明及表示為熟悉資料處理技藝人士用來最有效表達其之成果給熟悉此技藝中其他者之方式。一演算法在此，且一般性地，係視為導致所要結果之自相一致的步驟序列。這些步驟為需要物理量之物理操縱的那些。通常，雖非一定，這些量具有電性或磁性信號的形式，能夠被儲存、轉送、結合、比較、及否則操縱。已經證實有時，主要為了慣用語之便，將這些信號稱為位元、值、元件、符號、字元、項、數字、或諸如此類。
然而，應謹記於心所有這些及類似術語應與適當物理量關聯且僅為施加至這些量的方便標記。除非在上述討論中明顯地另有所指，可認知到在整篇說明中，利用如「處理」、「運算」、「計算」、「決定」、或「顯示」之類的術語之討論可指電腦系統或類似的電子運算裝置之動作及程序，其將電腦系統的暫存器及記憶體內以物理(電子)量表示之資料操縱及轉變成電腦系統記憶體或暫存器或其中這類資訊儲存、傳輸、或顯示裝置內類似地表示為物理量的其他資料。
本發明亦有關於施行在此之操作的設備。此設備可為針對所需目的而特別建構，或其可包含一般目的電腦，由儲存在電腦中之電腦程式加以選擇性啟動或重新組態。此類電腦程式可儲存在電腦可讀取儲存媒體中，例如但不限於，包括軟體、光碟、CD-ROM、及光磁碟之任何種類的碟、唯讀記憶體(ROM)、如動態RAM(DRAM)之隨機存取記憶體(RAM)、EPROM、EEPROM、磁或光卡、或適合儲存電子指令之任何種類的媒體，並且各耦合至電腦系統匯流排。
在此所提出之演算法及顯示並非本質上關於任何特定電腦或其他設備。各種一般目的系統可根據在此之教示與程式一起使用，或已經證實建構更專門設備來施行所需的方法步驟較方便。各種這些系統之所需的結構出現在上述說明中。此外，並非參照任何特定程式語言來說明本發明。可認知到各種程式語言可用來實行在此所述之本發明的實施例之教示。
除了在此所述者，可對所揭露之本發明的實施例及實行例做出各種修改而不背離其之範疇。因此，在此之圖說及範例應視為例示性而非限制性者。僅應參照下列之申請專利範圍來衡量本發明之實施例的範疇。
100．．．系統
110．．．複合電力領域
120．．．處理器核心
122．．．情境貯存碼
124．．．本地情境貯存
130．．．控制器
140．．．標稱電力領域
142．．．低電力情境貯存
400．．．系統
410．．．複合電力領域
420．．．處理器核心
422．．．微碼
424．．．本地SRAM
430．．．微韌體
435．．．特定實行暫存器
440．．．標稱電力領域
442．．．低電力SRAM
在附圖的圖中例示性而非限制性地圖解本發明之各種實施例，且其中：
第1圖為描繪根據一實施例之存取處理器情境資訊之系統的選擇元件之區塊圖。
第2圖為描繪根據一實施例的用於儲存處理器情境資訊的方法之選擇元件的序列圖。
第3圖為描繪根據一實施例的用以擷取處理器情境資訊的方法之選擇元件的序列圖。
第4圖為描繪根據一實施例之存取處理器情境資訊之系統的選擇元件之區塊圖。
第5A圖為描繪根據一實施例的用於儲存處理器情境資訊的方法之選擇元件的序列圖。
第5B圖為描繪根據一實施例的用於儲存處理器情境資訊的方法之選擇元件的序列圖。
第6圖為描繪根據一實施例的用於擷取處理器情境資訊的方法之選擇元件的序列圖。
100．．．系統
110．．．複合電力領域
120．．．處理器核心
122．．．情境貯存碼
124．．．本地情境貯存
130．．．控制器
142．．．低電力情境貯存
140．．．標稱電力領域

Claims (17)

  1. 一種用以儲存處理器情境之方法，該方法包含：偵測包括處理器核心之第一電力領域的第一電力狀態過渡之指示；回應於該偵測該第一電力狀態過渡之該指示，判斷該第一電力狀態過渡是否包括至該第一電力領域之複數電力狀態的一第一電力狀態的過渡；以及若判斷該處理器核心之該第一電力狀態過渡為包括至該第一電力狀態的該過渡，則儲存該處理器核心之情境資訊於該第一電力領域外部之第一情境貯存中，否則若判斷該處理器核心之該第一電力狀態過渡為不包括至該第一電力狀態的該過渡，則儲存該處理器核心之該情境資訊於該處理器核心內的第二情境貯存中。
  2. 如申請專利範圍第1項所述之方法，其中該第一電力狀態包括其中該處理器核心為電力關閉之狀態。
  3. 如申請專利範圍第1項所述之方法，其中該第一情境貯存及該第二情境貯存包括靜態隨機存取記憶體(SRAM)。
  4. 如申請專利範圍第1項所述之方法，其中儲存該處理器核心之情境資訊於該第一電力領域外部之第一情境貯存中包括：儲存該處理器核心之該情境資訊至該第二情境貯存，以及 複製儲存在該第二情境貯存中之該情境資訊至該第一情境貯存。
  5. 如申請專利範圍第1項所述之方法，其中該第一情境貯存係在與該第一電力領域分開之第二電力領域中，其中該第二電力領域之一電力狀態包括在該第一電力領域之該複數電力狀態的每一者期間所維持之電力特徵。
  6. 如申請專利範圍第5項所述之方法，其中該電力特徵包括該第一情境貯存提供有至少一第一供應電壓位準。
  7. 如申請專利範圍第1項所述之方法，進一步包含：偵測該第一電力領域的一第二電力狀態過渡之指示，該第二電力狀態過渡在該第一電力狀態過渡之後；回應於該偵測該第二電力狀態過渡之該指示，判斷該第二電力狀態過渡是否包括從該第一電力狀態的過渡；以及若判斷該第二電力狀態過渡為包括從該第一電力狀態的該過渡，則從該第一情境貯存擷取該處理器核心之該情境資訊，否則若判斷該第二電力狀態過渡為不包括從該第一電力狀態的該過渡，則從該第二情境貯存擷取該處理器核心之該情境資訊。
  8. 一種用以儲存處理器情境之系統，該系統包含：處理器裝置，其包括具有第一情境貯存之處理器核心，該處理器核心偵測包括該處理器裝置之第一電力領域 的一電力狀態過渡之指示，該處理器核心進一步，回應於該偵測該電力狀態過渡之該指示，判斷該電力狀態過渡是否包括至該第一電力領域之複數電力狀態的一第一電力狀態的過渡；以及耦合至該處理器裝置且在該第一電力領域外部之第二情境儲存裝置；其中若判斷該處理器核心之該電力狀態過渡為包括至該第一電力狀態的該過渡，則該處理器核心儲存該處理器核心之情境資訊於該第二情境貯存中，否則若判斷該處理器核心之該電力狀態過渡為不包括至該第一電力狀態的該過渡，則該處理器核心儲存該處理器核心之該情境資訊於該第一情境貯存中。
  9. 如申請專利範圍第8項所述之系統，其中該第一電力狀態包括其中該處理器核心為電力關閉之狀態。
  10. 如申請專利範圍第8項所述之系統，其中該第一情境貯存及該第二情境貯存包括靜態隨機存取記憶體。
  11. 如申請專利範圍第8項所述之系統，其中該處理器核心儲存該處理器核心之該情境資訊於該第二情境貯存中包括：該處理器核心儲存該處理器核心之該情境資訊至該第一情境貯存，以及該處理器核心複製儲存在該第二情境貯存中之該情境資訊至該第一情境貯存。
  12. 如申請專利範圍第8項所述之系統，其中該第二情 境貯存係在與該第一電力領域分開之第二電力領域中，其中該第二電力領域之一電力狀態在該第一電力領域之該複數電力狀態的每一者期間維持一電力特徵。
  13. 一種用以儲存處理器情境之設備，該設備包含：具有第一情境貯存之處理器核心，該處理器核心偵測包括該處理器核心之第一電力領域的一電力狀態過渡之指示，該處理器核心進一步，回應於該偵測該電力狀態過渡之該指示，判斷該電力狀態過渡是否包括至該第一電力領域之複數電力狀態的一第一電力狀態的過渡；其中第二情境貯存耦合至該處理器核心且在該第一電力領域外部；其中若判斷該處理器核心之該電力狀態過渡為包括至該第一電力狀態的該過渡，則該處理器核心儲存該處理器核心之情境資訊於該第二情境貯存中，否則若判斷該處理器核心之該電力狀態過渡為不包括至該第一電力狀態的該過渡，則該處理器核心儲存該處理器核心之該情境資訊於該第一情境貯存中。
  14. 如申請專利範圍第13項所述之設備，其中該第一電力狀態包括其中該處理器核心為電力關閉之狀態。
  15. 如申請專利範圍第13項所述之設備，其中該第一情境貯存及該第二情境貯存包括靜態隨機存取記憶體。
  16. 如申請專利範圍第13項所述之設備，其中該處理器核心儲存該處理器核心之該情境資訊於該第二情境貯存中包括： 該處理器核心儲存該處理器核心之該情境資訊至該第一情境貯存，以及該處理器核心複製儲存在該第二情境貯存中之該情境資訊至該第一情境貯存。
  17. 如申請專利範圍第13項所述之設備，其中該第二情境貯存係在與該第一電力領域分開之第二電力領域中，其中該第二電力領域之一電力狀態在該第一電力領域之該複數電力狀態的每一者期間提供一電力特徵。
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8352770B2 (en) * 2009-09-25 2013-01-08 Intel Corporation Method, system and apparatus for low-power storage of processor context information
US8271812B2 (en) 2010-04-07 2012-09-18 Apple Inc. Hardware automatic performance state transitions in system on processor sleep and wake events
KR101235854B1 (ko) * 2010-08-27 2013-02-20 삼성전자주식회사 화상형성장치, ＳｏＣ 유닛 및 그 구동 방법
CN103098019B (zh) * 2010-12-23 2016-10-19 英特尔公司 用于保存处理器状态以在处理器功率状态之间高效转换的方法、装置和系统
US8468373B2 (en) 2011-01-14 2013-06-18 Apple Inc. Modifying performance parameters in multiple circuits according to a performance state table upon receiving a request to change a performance state
US9400545B2 (en) 2011-12-22 2016-07-26 Intel Corporation Method, apparatus, and system for energy efficiency and energy conservation including autonomous hardware-based deep power down in devices
US8230247B2 (en) 2011-12-30 2012-07-24 Intel Corporation Transferring architectural functions of a processor to a platform control hub responsive to the processor entering a deep sleep state
US9152205B2 (en) * 2012-08-28 2015-10-06 Intel Corporation Mechanism for facilitating faster suspend/resume operations in computing systems
US9442560B2 (en) * 2014-02-26 2016-09-13 Kabushiki Kaisha Toshiba Memory system minimizing occurrences of storing of operation data in non-volatile storage during power saving mode
US20160224098A1 (en) 2015-01-30 2016-08-04 Alexander Gendler Communicating via a mailbox interface of a processor
US20160224090A1 (en) * 2015-01-30 2016-08-04 Alexander Gendler Performing context save and restore operations in a processor
US9891695B2 (en) * 2015-06-26 2018-02-13 Intel Corporation Flushing and restoring core memory content to external memory
US10620266B2 (en) 2017-11-29 2020-04-14 Intel Corporation System, apparatus and method for in-field self testing in a diagnostic sleep state
US11281473B2 (en) * 2019-04-05 2022-03-22 Arm Limited Dual wakeup interrupt controllers
US11630502B2 (en) * 2021-07-30 2023-04-18 Advanced Micro Devices, Inc. Hierarchical state save and restore for device with varying power states

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050283628A1 (en) * 2002-04-29 2005-12-22 Youngs Lynn R Conserving power by reducing voltage supplied to an instruction-processing portion of a processor
US20070157036A1 (en) * 2005-12-30 2007-07-05 Intel Corporation Method and apparatus for a zero voltage processor sleep state
TWI299826B (en) * 2005-03-05 2008-08-11 Intel Corp System and method of coherent data transfer during processor idle states

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2726581B2 (ja) 1991-10-21 1998-03-11 株式会社東芝 貯蔵庫
US5784628A (en) * 1996-03-12 1998-07-21 Microsoft Corporation Method and system for controlling power consumption in a computer system
US6968469B1 (en) * 2000-06-16 2005-11-22 Transmeta Corporation System and method for preserving internal processor context when the processor is powered down and restoring the internal processor context when processor is restored
US6795896B1 (en) * 2000-09-29 2004-09-21 Intel Corporation Methods and apparatuses for reducing leakage power consumption in a processor
US6792551B2 (en) * 2001-11-26 2004-09-14 Intel Corporation Method and apparatus for enabling a self suspend mode for a processor
JP2004334563A (ja) * 2003-05-08 2004-11-25 Sony Corp 情報処理装置
US20060143485A1 (en) * 2004-12-28 2006-06-29 Alon Naveh Techniques to manage power for a mobile device
US7565562B2 (en) * 2004-09-03 2009-07-21 Intel Corporation Context based power management
GB2452733A (en) * 2007-09-12 2009-03-18 Symbian Software Ltd Managing power under operating constraints set by system components
GB2455744B (en) * 2007-12-19 2012-03-14 Advanced Risc Mach Ltd Hardware driven processor state storage prior to entering a low power mode
US20090292934A1 (en) * 2008-05-22 2009-11-26 Ati Technologies Ulc Integrated circuit with secondary-memory controller for providing a sleep state for reduced power consumption and method therefor
US8078891B2 (en) * 2008-06-30 2011-12-13 Intel Corporation Method, device, and system for guaranteed minimum processor power state dwell time
US8195887B2 (en) * 2009-01-21 2012-06-05 Globalfoundries Inc. Processor power management and method
US8117428B2 (en) * 2009-06-04 2012-02-14 Texas Instruments Incorporated Apparatus and method for automatically saving and restoring pad configuration registers implemented in a core power domain
US8352770B2 (en) * 2009-09-25 2013-01-08 Intel Corporation Method, system and apparatus for low-power storage of processor context information

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050283628A1 (en) * 2002-04-29 2005-12-22 Youngs Lynn R Conserving power by reducing voltage supplied to an instruction-processing portion of a processor
TWI299826B (en) * 2005-03-05 2008-08-11 Intel Corp System and method of coherent data transfer during processor idle states
US20070157036A1 (en) * 2005-12-30 2007-07-05 Intel Corporation Method and apparatus for a zero voltage processor sleep state
TW200739332A (en) * 2005-12-30 2007-10-16 Intel Corp Method and apparatus for a zero voltage processor sleep state

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