JP2011181757A - Lsi - Google Patents

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Abstract

【課題】測定器を用いずに複数のパワードメインの動作状態の遷移を把握することができるLSIを提供すること。
【解決手段】本発明のLSIは、待機電力を低減するためにLSI内部の機能が分割された複数のパワードメインと、メモリを備えた制御部とを具備している。複数のパワードメインのうちの1つのパワードメインは、CPUである。制御部は、複数のパワードメインの電力の状態を監視し、複数のパワードメインの電力の状態とそのときの時刻とをメモリに記録する。メモリには、複数のパワードメインの電力の状態と時刻との履歴が残ることになる。このため、メモリに記録された情報を検証することにより、測定器を用いずに複数のパワードメインの電力の状態の遷移を把握することができる。
【選択図】図2

Description

本発明は、待機電力を低減するLSI(Large−Scale Integrated circuit)に関する。
近年、LSIの高密度化が進んでいる。一方、LSIに実装されるメモリ等からのリーク電流が増加している。特に、ノート型PC(Personal Computer)、PDA(Personal Data Assistance、Personal Digital Assistants:個人向け携帯型情報通信機器)、携帯Book端末、携帯電話機で例示されるモバイル機器では、電池の寿命に大きく影響するため、LSIが処理を待機しているときの電力(待機電力)を低減することが求められている。そのため、LSI110内部の機能を複数のパワードメインに分割し、省電力時に、なるべく多くのパワードメインの電源を落とす必要性が高まっている(例えば、非特許文献1参照。)。
図1は、従来のLSI110の構成を示している。LSI110は、電源を備えた複数のパワードメイン112〜114を具備している。複数のパワードメイン112〜114の各々は、電力の状態として、電源を有効にする通常状態、又は、電源を無効にする省電力状態に遷移する。
パナソニック技法、Panasonic Technical Journal Vol.55 No.2 Jul.2009 p.10−14
しかし、LSI全体の消費電力の管理、制御を行う上で、複数のパワードメインの動作状態の遷移を把握しなければならないことがある。
そのためには、複数のパワードメイン112〜114の動作状態を信号としてモジュール116で取り出して、外部端子119を介してオシロスコープ等の測定器118でモニタしなければならない。
本発明の課題は、測定器を用いずに複数のパワードメインの動作状態の遷移を把握することができるLSIを提供することにある。
本発明のLSIは、待機電力を低減するためにLSI内部の機能が分割された複数のパワードメインと、メモリを備えた制御部とを具備している。複数のパワードメインのうちの1つのパワードメインは、CPUである。制御部は、複数のパワードメインの電力の状態を監視し、複数のパワードメインの電力の状態とそのときの時刻とをメモリに記録する。
本発明のLSIでは、メモリには、複数のパワードメインの電力の状態と時刻との履歴が残ることになる。このため、本発明のLSIによれば、第1の効果として、メモリに記録された情報を検証することにより、測定器を用いずに複数のパワードメインの電力の状態の遷移を把握することができる。
例えば、CPUがメモリを備えていて、制御部と同じ機能を行う場合、CPUは、自己の電力の状態と時刻とをメモリに記録すると共に、パワードメインの電力の状態を監視して、パワードメインの電力の状態と時刻とをメモリに記録することになる。この場合、CPUの使用率が増加するため、消費電力増加やレスポンス低下等が懸念される。このため、本発明のLSIによれば、第2の効果として、制御部は、CPUの仲介なしで、複数のパワードメインの電力の状態を監視し、複数のパワードメインの電力の状態と時刻とをメモリに記録することが好ましい。
本発明のLSIによれば、第3の効果として、メモリに記録された情報を検証することにより、LSI全体の消費電力最適化が実施可能となる。
本発明のLSIによれば、第4の効果として、メモリに記録された情報を検証できることで、パワードメインの無駄な電力の抑制、パワードメインの制御不備の早期発見が可能となり、LSI全体の品質向上が可能となる。
図1は、従来のLSI110の構成を示している。 図2は、本発明の実施形態によるLSI10の構成を示している。 図3は、電力の状態と、メモリ30に記録されるときの情報との関係を示している。 図4は、メモリ30に記録される電力の状態と時刻(32ビットカウント値)とを示している。 図5は、本発明の実施形態によるLSI10の動作を示すフローチャートである。
以下に添付図面を参照して、本発明の実施形態によるLSIについて詳細に説明する。
[構成]
図2は、本発明の実施形態によるLSI10の構成を示している。LSI10は、待機電力を低減するためにLSI内部の機能が分割された複数のパワードメイン(PowerDomain)12、13、14、…と、それ以外のパワードメインである制御部11とを具備している。
制御部11は、メモリ30と、32ビットカウンタ31とを備えている。32ビットカウンタ31は、LSI10が起動してからの時間をカウントする。
複数のパワードメイン12、13、14、…のうちのパワードメイン12、13、14は、それぞれ、CPU(Central Processing Unit)、DSP(Digital Signal Processor)、Logic部であるものとする。Logic部は、更に複数のドメインに分割される場合もあるが、ここでは説明を簡単にするために、1つのパワードメインとして定義されているものとする。
複数のパワードメイン12、13、14、…は、電源と、保持機能とを備えている。保持機能は、第1電圧Vth第2電圧Vonとの間の電圧が供給されている場合に内部データを保持する。第2電圧Vonは、と第1電圧Vthよりも高い。複数のパワードメイン12、13、14、…は、更に、クロック信号を発生する発生機能と、クロック信号に応じて動作する処理機能とを備えている。
複数のパワードメイン12、13、14、…の各々は、電力の状態として、電源を有効にする通常状態、又は、電源を無効にする省電力状態に遷移する。
図3は、電力の状態と、メモリ30に記録されるときの情報との関係を示している。
通常状態は、電源により第2電圧Vonを発生し、且つ、発生機能によりクロック信号を発生する状態である(電源ON、クロックON)。この状態を“パワーON1”と定義する。また、通常状態“パワーON1”を表す情報がメモリ30に記録される場合、“0x01”により表されるものとする。
省電力状態は、第1〜3省電力状態を含んでいる。
第1省電力状態は、電圧及びクロック信号を発生しない状態である(電源OFF、クロックOFF)。この状態を“パワーOFF”と定義する。また、第1省電力状態“パワーOFF”を表す情報がメモリ30に記録される場合、“0x04”により表されるものとする。
第2省電力状態は、電源により第1電圧Vthを発生し、且つ、クロック信号を発生しない状態である(低電圧、クロックOFF)。この状態を“リテンション”と定義する。また、第2省電力状態“リテンション”を表す情報がメモリ30に記録される場合、“0x03”により表されるものとする。
第3省電力状態は、電源により第2電圧Vonを発生し、且つ、クロック信号を発生しない状態である(電源ON、クロックOFF)。この状態を“パワーON2”と定義する。また、第3省電力状態“パワーON2”を表す情報がメモリ30に記録される場合、“0x02”により表されるものとする。
ここで、制御部11には、遷移条件が予め与えられている。遷移条件は、複数のパワードメイン12、13、14、…の各々の動作状況に対して、電力の状態が、上述の通常状態“パワーON1”から、上述の第1〜3省電力状態“パワーOFF”、“リテンション”、“パワーON2”のいずれかに遷移するための条件を表している。
図4は、メモリ30に記録される電力の状態と時刻(32ビットカウント値)とを示している。メモリ30に記録される時刻は、カウンタ31によりカウントされた時間である。メモリ30のメモリ構造はリングバッファとなっており、パワードメインの遷移状態を1つ記録するとポインタを1つ進め、メモリ容量がなくなると、ポインタを0に戻し、古い記録から上書きしていく構成となっている。
[動作]
図5は、本発明の実施形態によるLSI10の動作を示すフローチャートである。
制御部11は、LSI10が起動したときに、複数のパワードメイン12、13、14、…の電力の状態とそのときの時刻とをメモリ30の先頭ポインタである先頭の記憶領域に記録する(ステップS1)。
いま、複数のパワードメイン12、13、14、…の電力の状態が、通常状態“パワーON1”に遷移しているものとする。また、複数のパワードメイン12、13、14、…のうちの第1〜3パワードメインが、それぞれ、通常状態“パワーON1”から第1、2省電力状態“パワーOFF”、“リテンション”、“パワーON2”に遷移するための遷移条件を満たしているものとする。ここで、第1、2パワードメインは、それぞれ、複数のパワードメイン12、13、14、…のうちのパワードメイン13、14とし、第3パワードメインは、複数のパワードメイン12、13、14、…のうちの、図示しないパワードメインとする。
この場合、制御部11は、第1〜3パワードメインに対して、それぞれ通常状態“パワーON1”から第1〜3省電力状態“パワーOFF”、“リテンション”、“パワーON2”に遷移可能か否かを問い合わせる確認要求信号20を出力する(ステップS2)。
第1〜3パワードメインは、それぞれ、自身の動作状況により、電力の状態が通常状態“パワーON1”から第1〜3省電力状態“パワーOFF”、“リテンション”、“パワーON2”に遷移可能であるとき、その旨を表す応答信号21を確認要求信号20に応じて出力する(ステップS3)。
制御部11は、第1〜3パワードメインからの応答信号21に応じて、それぞれ、第1〜3パワードメインの電力の状態を通常状態“パワーON1”から第1〜3省電力状態“パワーOFF”、“リテンション”、“パワーON2”に遷移させ、第1〜3パワードメインの電力の状態とそのときの時刻とをメモリ30の次のポインタである記憶領域に記録する(ステップS4)。
制御部11は、次の電力の状態をメモリ30に記録するために、メモリ30のポインタを1進めて、ステップS2以降を再度実行する(ステップS5)。ステップS5において、メモリ30のポインタが最後を表す場合、制御部11は、ポインタを初期化し、ステップS2以降を再度実行し、次回からの記録についてはメモリ30の先頭ポインタから行う。
[効果]
以上の説明により、本発明の実施形態によるLSI10では、制御部11は、遷移条件を満たしているときに、複数のパワードメイン12、13、14、…に対して通常状態“パワーON1”から第1〜3省電力状態“パワーOFF”、“リテンション”、“パワーON2”のいずれかに遷移可能か否かを問い合わせる確認要求信号20を出力し、複数のパワードメイン12、13、14、…は、自身の動作状況により、電力の状態が通常状態“パワーON1”から第1〜3省電力状態“パワーOFF”、“リテンション”、“パワーON2”のいずれかに遷移可能であるとき、その旨を表す応答信号21を確認要求信号20に応じて出力し、制御部11は、複数のパワードメイン12、13、14、…からの応答信号21に応じて、複数のパワードメイン12、13、14、…の電力の状態を通常状態“パワーON1”から第1〜3省電力状態“パワーOFF”、“リテンション”、“パワーON2”のいずれかに遷移させ、複数のパワードメイン12、13、14、…の電力の状態とそのときの時刻とをメモリ30に記録する。このように、制御部11は、複数のパワードメイン12、13、14、…の電力の状態を監視し(ステップS2〜S5)、複数のパワードメイン12、13、14、…の電力の状態とそのときの時刻とをメモリ30に記録する(ステップS4)。メモリ30には、複数のパワードメイン12、13、14、…の電力の状態と時刻との履歴が残ることになる。このため、本発明の実施形態によるLSI10によれば、第1の効果として、メモリ30に記録された情報を検証することにより、測定器を用いずに複数のパワードメイン12、13、14、…の電力の状態の遷移を把握することができる。
例えば、CPU12がメモリ30を備えていて、制御部11と同じ機能を行う場合、CPU12は、自己の電力の状態と時刻とをメモリに記録すると共に、パワードメイン13、14、…の電力の状態を監視して、パワードメイン13、14、…の電力の状態と時刻とをメモリ30に記録することになる。この場合、CPU12の使用率が増加するため、消費電力増加やレスポンス低下等が懸念される。このため、本発明の実施形態によるLSI10によれば、第2の効果として、制御部11は、CPU12の仲介なしで、複数のパワードメイン12、13、14、…の電力の状態を監視し、複数のパワードメイン12、13、14、…の電力の状態と時刻とをメモリ30に記録することが好ましい。
本発明の実施形態によるLSI10によれば、第3の効果として、メモリ30に記録された情報を検証することにより、LSI全体の消費電力最適化が実施可能となる。
本発明の実施形態によるLSI10によれば、第4の効果として、メモリ30に記録された情報を検証できることで、パワードメインの無駄な電力の抑制、パワードメインの制御不備の早期発見が可能となり、LSI全体の品質向上が可能となる。
なお、本発明の実施形態によるLSI10では、制御部11の機能は、回路でも、コンピュータが実行可能なコンピュータプログラムでも実現可能である。
10 LSI、
11 パワードメイン(制御部)、
12 パワードメイン(CPU)、
13 パワードメイン(DSP)、
14 パワードメイン(Logic部)、
20 確認要求信号、
21 応答信号、
30 メモリ、
31 32ビットカウンタ

Claims (10)

  1. 待機電力を低減するためにLSI内部の機能が分割された複数のパワードメインと、
    メモリを備えた制御部と
    を具備し、
    前記複数のパワードメインのうちの1つのパワードメインは、CPUであり、
    前記制御部は、前記複数のパワードメインの電力の状態を監視し、前記複数のパワードメインの電力の状態とそのときの時刻とを前記メモリに記録する
    LSI。
  2. 前記複数のパワードメインは、電源を備え、
    前記制御部には、前記複数のパワードメインの各々の動作状況に対して、電力の状態が、前記電源を有効にする通常状態から、前記電源を無効にする省電力状態に遷移するための条件を表す遷移条件が予め与えられ、
    前記制御部は、
    前記遷移条件を満たしているときに、前記複数のパワードメインに対して、前記通常状態から前記省電力状態に遷移可能か否かを問い合わせる確認要求信号を出力し、
    前記複数のパワードメインは、
    自身の動作状況により、電力の状態が前記通常状態から前記省電力状態に遷移可能であるとき、その旨を表す応答信号を前記確認要求信号に応じて出力し、
    前記制御部は、
    前記複数のパワードメインからの前記応答信号に応じて、前記複数のパワードメインの電力の状態を前記通常状態から前記省電力状態に遷移させ、前記複数のパワードメインの電力の状態とそのときの時刻とを前記メモリに記録する
    請求項1に記載のLSI。
  3. 前記複数のパワードメインは、第1電圧と前記第1電圧よりも高い第2電圧との間の電圧が供給されている場合に内部データを保持する保持機能を更に備え、
    前記通常状態は、前記電源により前記第2電圧を発生する状態であり、
    前記省電力状態は、電圧を発生しない第1省電力状態と、前記電源により前記第1電圧を発生する第2省電力状態とを含み、
    前記制御部は、
    前記複数のパワードメインのうちの第1、2パワードメインがそれぞれ前記通常状態から前記第1、2省電力状態に遷移するための前記遷移条件を満たしているときに、第1、2パワードメインに対して、それぞれ前記通常状態から前記第1、2省電力状態に遷移可能か否かを問い合わせる前記確認要求信号を出力し、
    前記第1、2パワードメインは、
    自身の動作状況により、電力の状態が前記通常状態から前記第1、2省電力状態に遷移可能であるとき、その旨を表す応答信号を前記確認要求信号に応じて出力し、
    前記制御部は、
    前記第1、2パワードメインからの前記応答信号に応じて、それぞれ前記第1、2パワードメインの電力の状態を前記通常状態から前記第1、2省電力状態に遷移させ、前記第1、2パワードメインの電力の状態とそのときの時刻とを前記メモリに記録する
    請求項2に記載のLSI。
  4. 前記複数のパワードメインは、クロック信号を発生する発生機能と、前記クロック信号に応じて動作する処理機能とを更に備え、
    前記通常状態は、前記電源により前記第2電圧を発生し、且つ、前記発生機能により前記クロック信号を発生する状態であり、
    前記第1省電力状態は、電圧及び前記クロック信号を発生しない状態であり、
    前記第2省電力状態は、前記電源により前記第1電圧を発生し、且つ、前記クロック信号を発生しない状態であり、
    前記省電力状態は、前記電源により前記第2電圧を発生し、且つ、前記クロック信号を発生しない第3省電力状態を更に含み、
    前記制御部は、
    前記複数のパワードメインのうちの第3パワードメインが前記通常状態から前記第3省電力状態に遷移するための前記遷移条件を満たしているときに、前記第3パワードメインに対して、前記通常状態から前記第3省電力状態に遷移可能か否かを問い合わせる前記確認要求信号を出力し、
    前記第3パワードメインは、
    自身の動作状況により、電力の状態が前記通常状態から前記第3省電力状態に遷移可能であるとき、その旨を表す応答信号を前記確認要求信号に応じて出力し、
    前記制御部は、
    前記第3パワードメインからの前記応答信号に応じて、それぞれ前記第3パワードメインの電力の状態を前記通常状態から前記第3省電力状態に遷移させ、前記第3パワードメインの電力の状態とそのときの時刻とを前記メモリに記録する
    請求項3に記載のLSI。
  5. 前記制御部は、
    前記LSIが起動してからの時間をカウントするカウンタ
    を更に備え、
    前記メモリに記録される時刻は、前記カウンタによりカウントされた時間である
    請求項2〜4のいずれかに記載のLSI。
  6. そのうちの1つのパワードメインがCPUであり、待機電力を低減するためにLSI内部の機能が分割された複数のパワードメインを具備するLSIに設けられ、メモリを備えた制御部が実行する方法であって、
    (a) 前記複数のパワードメインの電力の状態を監視するステップと、
    (b) 前記複数のパワードメインの電力の状態とそのときの時刻とを前記メモリに記録するステップと
    を具備するLSIの電力状態管理方法。
  7. 前記複数のパワードメインは、電源を備え、
    前記制御部には、前記複数のパワードメインの各々の動作状況に対して、電力の状態が、前記電源を有効にする通常状態から、前記電源を無効にする省電力状態に遷移するための条件を表す遷移条件が予め与えられ、
    前記(a)のステップは、
    前記遷移条件を満たしているときに、前記複数のパワードメインに対して、前記通常状態から前記省電力状態に遷移可能か否かを問い合わせる確認要求信号を出力するステップ
    を含み、ここで、前記複数のパワードメインは、自身の動作状況により、電力の状態が前記通常状態から前記省電力状態に遷移可能であるとき、その旨を表す応答信号を前記確認要求信号に応じて出力し、
    前記(b)のステップは、
    前記複数のパワードメインからの前記応答信号に応じて、前記複数のパワードメインの電力の状態を前記通常状態から前記省電力状態に遷移させるステップと、
    前記複数のパワードメインの電力の状態とそのときの時刻とを前記メモリに記録するステップと
    を含む請求項6に記載のLSIの電力状態管理方法。
  8. 前記複数のパワードメインは、第1電圧と前記第1電圧よりも高い第2電圧との間の電圧が供給されている場合に内部データを保持する保持機能を更に備え、
    前記通常状態は、前記電源により前記第2電圧を発生する状態であり、
    前記省電力状態は、電圧を発生しない第1省電力状態と、前記電源により前記第1電圧を発生する第2省電力状態とを含み、
    前記(a)のステップは、
    前記複数のパワードメインのうちの第1、2パワードメインがそれぞれ前記通常状態から前記第1、2省電力状態に遷移するための前記遷移条件を満たしているときに、第1、2パワードメインに対して、それぞれ前記通常状態から前記第1、2省電力状態に遷移可能か否かを問い合わせる前記確認要求信号を出力するステップ
    を更に含み、ここで、前記第1、2パワードメインは、自身の動作状況により、電力の状態が前記通常状態から前記第1、2省電力状態に遷移可能であるとき、その旨を表す応答信号を前記確認要求信号に応じて出力し、
    前記(b)のステップは、
    前記第1、2パワードメインからの前記応答信号に応じて、それぞれ前記第1、2パワードメインの電力の状態を前記通常状態から前記第1、2省電力状態に遷移させるステップと、
    前記第1、2パワードメインの電力の状態とそのときの時刻とを前記メモリに記録するステップと
    を更に含む請求項7に記載のLSIの電力状態管理方法。
  9. 前記複数のパワードメインは、クロック信号を発生する発生機能と、前記クロック信号に応じて動作する処理機能とを更に備え、
    前記通常状態は、前記電源により前記第2電圧を発生し、且つ、前記発生機能により前記クロック信号を発生する状態であり、
    前記第1省電力状態は、電圧及び前記クロック信号を発生しない状態であり、
    前記第2省電力状態は、前記電源により前記第1電圧を発生し、且つ、前記クロック信号を発生しない状態であり、
    前記省電力状態は、前記電源により前記第2電圧を発生し、且つ、前記クロック信号を発生しない第3省電力状態を更に含み、
    前記(a)のステップは、
    前記複数のパワードメインのうちの第3パワードメインが前記通常状態から前記第3省電力状態に遷移するための前記遷移条件を満たしているときに、前記第3パワードメインに対して、前記通常状態から前記第3省電力状態に遷移可能か否かを問い合わせる前記確認要求信号を出力するステップ
    を更に含み、ここで、前記第3パワードメインは、自身の動作状況により、電力の状態が前記通常状態から前記第3省電力状態に遷移可能であるとき、その旨を表す応答信号を前記確認要求信号に応じて出力し、
    前記(b)のステップは、
    前記第3パワードメインからの前記応答信号に応じて、それぞれ前記第3パワードメインの電力の状態を前記通常状態から前記第3省電力状態に遷移させるステップと、
    前記第3パワードメインの電力の状態とそのときの時刻とを前記メモリに記録するステップと
    を更に含む請求項8に記載のLSIの電力状態管理方法。
  10. 請求項6〜9のいずれかに記載のLSIの電力状態管理方法の各ステップをコンピュータに実行させるコンピュータプログラム。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014003989A1 (en) * 2012-06-29 2014-01-03 Intel Corporation Efficient integrated switching voltage regulator
US9619011B2 (en) 2013-08-14 2017-04-11 Samsung Electronics Co., Ltd. System on chip for debugging a cluster regardless of power state of the cluster, method of operating the same, and system having the same
WO2017176341A1 (en) * 2016-04-07 2017-10-12 Intel Corporation Dynamic voltage regulator sensing and reference voltage setting techniques for multiple gated loads

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014003989A1 (en) * 2012-06-29 2014-01-03 Intel Corporation Efficient integrated switching voltage regulator
US9003209B2 (en) 2012-06-29 2015-04-07 Intel Corporation Efficient integrated switching voltage regulator comprising switches coupled to bridge drivers to provide regulated power supply to power domains
US9477291B2 (en) 2012-06-29 2016-10-25 Intel Corporation Efficient integrated switching voltage regulator
US10203742B2 (en) 2012-06-29 2019-02-12 Intel Corporation Efficient integrated switching voltage regulator comprising switches coupled to bridge drivers to provide regulated power supply to power domains
US9619011B2 (en) 2013-08-14 2017-04-11 Samsung Electronics Co., Ltd. System on chip for debugging a cluster regardless of power state of the cluster, method of operating the same, and system having the same
WO2017176341A1 (en) * 2016-04-07 2017-10-12 Intel Corporation Dynamic voltage regulator sensing and reference voltage setting techniques for multiple gated loads

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