JP5876017B2 - 周辺機器制御装置および情報処理装置 - Google Patents
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Description
図1は、実施の形態に係る情報処理システム100の一例を示す図である。実施の形態係る情報処理システム100は、情報処理装置200、表示装置300、およびコントローラ400を備える。
以下、実施の形態に係る情報処理装置200における周辺機器261の制御に関し、メインプロセッサ210と周辺機器制御プロセッサ256との役割分担について説明し、続いて情報処理装置200の動作モードについて説明する。
上述したとおり、実施の形態に係る情報処理装置200は、消費電力の大きなメインプロセッサ210を用いずに周辺機器制御プロセッサ256を用いて周辺機器261を制御できるので、メインプロセッサ210の温度サイクル寿命に依存しないサービスの提供や、消費電力の抑制が可能となる。しかしながら、周辺機器制御プロセッサ256が周辺機器261を制御可能であることは、悪意のある第三者等が何らかの手段によって周辺機器制御プロセッサ256の制御権を取得すると、周辺機器261も制御され得るということを意味する。その結果、例えばメインプロセッサが周辺機器261を介してデータをメインメモリにDMA転送させている間に、周辺機器制御プロセッサ256が、メインプロセッサが設定したDMAセッティングやディスクリプタ等を書き換えることで、バッファフォーバーフロー攻撃が仕掛けられる危険性がないとは言い切れない。
以上、実施の形態に係る情報処理装置200のバスプロテクション機能について説明した。バスプロテクション機能を含め、情報処理装置200のセキュリティの少なくとも一部は、記憶装置258が格納するオペレーティングシステムプログラムをメインプロセッサ210が実行することで実現されている。
図6は、実施の形態に係る制御アドレス格納部262のデータ構造を模式的に示す図であり、情報処理装置200の動作モードと各プロセッサによるアドレス参照の可否をまとめた図である。図6は、バス252を用いて上述したバスプロテクション機能、およびロールバック攻撃の防止を実現するための、アドレス参照の可否の構成図である。
以上、実施の形態に係る情報処理装置200のバスプロテクション機能、およびロールバック攻撃の防止について説明した。次に、実施の形態に係る情報処理装置200の動作モードの遷移について説明する。
以上、図8を参照して、実施の形態に係る情報処理装置200の動作モードの遷移について説明した。続いて、情報処理装置200の動作モードを、情報処理装置200の電源管理の観点から説明する。
以上、本発明を実施の形態をもとに説明した。実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
Claims (7)
- 周辺機器を介したデータの流れを制御する周辺機器制御装置であって、
1以上の周辺機器の動作を制御可能な周辺機器制御プロセッサと、
前記周辺機器制御プロセッサと、前記周辺機器制御装置の外部に設けられ前記1以上の周辺機器の動作を制御するメインプロセッサと、前記1以上の周辺機器とを接続するバスと、
前記メインプロセッサと前記周辺機器制御プロセッサとが、前記1以上の周辺機器にアクセスするために参照するアドレスを格納する制御アドレス格納部と、
前記メインプロセッサおよび前記周辺機器制御プロセッサへの通電を制御して、前記メインプロセッサおよび前記周辺機器制御プロセッサの起動を制御するシステム制御部と、
前記メインプロセッサの休止時における前記周辺機器制御プロセッサへの通電の可否を示す通電可否指標を格納する通電指標格納部とを備え、
前記バスは、前記メインプロセッサが動作している間は、前記周辺機器制御プロセッサによる周辺機器へのアクセスを禁止し、
前記システム制御部は、前記メインプロセッサが休止する場合に前記通電指標格納部が格納する通電可否指標を参照し、当該通電可否指標が前記周辺機器制御プロセッサへの通電を許可する場合、前記周辺機器制御プロセッサへの通電を維持することを特徴とする周辺機器制御装置。 - 前記バスは、前記メインプロセッサが休止している間は、前記周辺機器制御プロセッサによる周辺機器へのアクセスを許可することを特徴とする請求項1に記載の周辺機器制御装置。
- 前記周辺機器は、前記メインプロセッサと前記周辺機器制御プロセッサとがアクセス可能なデータを記憶するための記憶装置を備え、
前記記憶装置が記憶するデータは、前記メインプロセッサが実行することによって、前記周辺機器制御装置および前記1以上の周辺機器の動作を制御するためのオペレーティングシステムプログラムを含み、
前記制御アドレス格納部は、
前記記憶装置が記憶する任意のデータにアクセスするための第1記憶装置参照アドレスと、
前記記憶装置が記憶するデータのうち、前記オペレーティングシステムプログラムを格納する領域を除く領域にアクセスするための第2記憶装置参照アドレスとを格納し、
前記バスは、前記周辺機器制御プロセッサによる前記第1記憶装置参照アドレスの参照を禁止することを特徴とする請求項1または2に記載の周辺機器制御装置。 - 前記周辺機器制御プロセッサによる前記第2記憶装置参照アドレスの参照の可否を示すアクセス可否指標を格納するアクセス指標格納部をさらに備え、
前記バスは、
前記アクセス指標格納部が格納するアクセス可否指標が、前記周辺機器制御プロセッサによる前記第2記憶装置参照アドレスの参照が可能であることを示しているときは、前記周辺機器制御プロセッサによる前記第2記憶装置参照アドレスの参照を許可し、
前記周辺機器制御プロセッサによる前記第2記憶装置参照アドレスの参照が可能でないことを示しているときは、前記周辺機器制御プロセッサによる前記第2記憶装置参照アドレスの参照を禁止することを特徴とする請求項3に記載の周辺機器制御装置。 - 前記アクセス指標格納部は、前記周辺機器制御プロセッサによる前記アクセス可否指標の変更を禁止することを特徴とする請求項4に記載の周辺機器制御装置。
- 前記制御アドレス格納部は、当該制御アドレス格納部が格納するアドレスと周辺機器との対応関係を変更するときに参照する編集時参照アドレスを格納し、
前記バスは、前記メインプロセッサによる前記編集時参照アドレスの参照を許可するとともに、前記周辺機器制御プロセッサによる前記編集時参照アドレスの参照を禁止することを特徴とする請求項1から5のいずれかに記載の周辺機器制御装置。 - 1以上の周辺機器と、
前記周辺機器を介したデータの流れを制御する周辺機器制御装置と、
前記周辺機器制御装置の外部に設けられ前記1以上の周辺機器の動作を制御するメインプロセッサとを備え、
前記周辺機器制御装置は、
前記1以上の周辺機器の動作を制御可能な周辺機器制御プロセッサと、
前記周辺機器制御プロセッサ、前記メインプロセッサ、および前記1以上の周辺機器とを接続するバスと、
前記メインプロセッサと前記周辺機器制御プロセッサとが、前記1以上の周辺機器にアクセスするために参照するアドレスを格納する制御アドレス格納部と、
前記メインプロセッサおよび前記周辺機器制御プロセッサへの通電を制御して、前記メインプロセッサおよび前記周辺機器制御プロセッサの起動を制御するシステム制御部と、
前記メインプロセッサの休止時における前記周辺機器制御プロセッサへの通電の可否を示す通電可否指標を格納する通電指標格納部とを備え、
前記バスは、前記メインプロセッサが通電されて動作している間は、前記周辺機器制御プロセッサによる周辺機器へのアクセスを禁止し、
前記システム制御部は、前記メインプロセッサが休止する場合に前記通電指標格納部が格納する通電可否指標を参照し、当該通電可否指標が前記周辺機器制御プロセッサへの通電を許可する場合、前記周辺機器制御プロセッサへの通電を維持することを特徴とする情報処理装置。
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