TWI417700B - 用於處理器晶片中頻率時脈的方法、系統和程式儲存裝置及管理施加至該處理晶片的電力之方法 - Google Patents

用於處理器晶片中頻率時脈的方法、系統和程式儲存裝置及管理施加至該處理晶片的電力之方法 Download PDF

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Description

用於處理器晶片中頻率時脈的方法、系統和程式儲存裝置及管理施加至該處理器晶片的電力之方法
本發明大體係關於資料處理系統，且更特定言之，係關於處理器核心中之頻率時脈。更特定言之，在較佳實施例中，本發明係關於在多晶片/多核心處理器中之類比多頻率時脈。
本申請案係關於同在申請中之申請案(代理人案號YOR920060366US1)" Method and system for Digital frequency Clocking in Processor cores"(與本申請案一起提出申請)，該申請案之全部揭示內容以引用之方式併入本文中。
由於處理器頻率縮放不能夠再滿足之產業效能發展，故伺服器開始利用多核心處理器晶片之多重性以繼續增強效能。同樣，與遍及多晶片及多核心處理器伺服器的高頻率時脈之輸出相關聯的增加的難度及硬體成本以及信號完整性考慮可使得此為用於未來伺服器系統的難以維持之長期策略。用於時脈分配之目前技術狀態係基於使用傳輸線之高速度類比信號。由於集膚效應、媒體及連接器損耗、串擾、終止失配等，此技術在可縮放性方面受限。現今大伺服器含有(例如)大於10個通常含有兩個核心之處理器晶片。期望晶片及每晶片之核心二者在未來將提高。用於包含多個核心之多個晶片的高頻率時脈(>5－10 GHz)之傳輸藉由已知廣泛技術及連接器係不可行的。在一緊密耦接模 式中操作此組態(諸如對稱式多處理器(SMP))之需要將要求新時脈範例。
由於微處理晶片隨核心越多而越大，在整個晶片上區域處理及參數可變性意味著每一核心將在不同晶片電壓及時脈頻率設置下具有最佳電力/效能度量。針對多核心系統內之每一核心獲得最佳效能現今係不可行的。單獨核心電壓域為已知的且為目前技術狀態，但其僅可用來最佳化晶片級之電力且不獲得最佳效能。每一核心具有單獨頻域之伺服器系統極其複雜且不在產業中實踐。舉例而言，要求多個晶片外及晶片上振盪器。在多個振盪器下用於EMI減少之展頻時脈使得"同步擴展"極其困難或不可能。先前技術係基於時脈信號在整個佈線網路上之分配(稱為時脈樹)。隨著多核心多處理器中核心數目之增長，時脈樹亦增長極大複雜性，引起嚴重晶片配置設計困難且轉化為對最終產品良率之減損及相關之製造成本之提高。
本發明之一目標為提供用於多個多核心處理器晶片伺服器及計算平台中處理器時脈之方法及系統。
本發明之另一目標為獨立於其他處理器核心實現多個處理器核心之每一者之最佳頻率效能。
本發明之又一目標為經由多級聯類比樹分配網路與數位資料分配網路之組合達成向多核心處理器晶片之每一核心之時脈分配。
此等及其他目標可藉由用於處理器核心中頻率時脈之方 法及系統而達到。提供至少一個處理器核心，且該至少一個處理器核心具有用於產生在一可變頻率下之類比輸出時脈信號之時脈子系統。數位頻率控制資料及類比信號二者傳輸至該至少一個處理器核心；且該處理器核心使用所接收類比信號及數位頻率控制資料來設定時脈子系統之輸出時脈信號之頻率。在一較佳實施中，多個核心經非同步地計時且核心頻率經獨立地設定。
又，在較佳實施例中，提供複數個處理器核心，處理器核心之每一者具有用於產生在一可變頻率下的類比輸出時脈信號之各別時脈子系統。在此較佳實施例中，類比信號及個別數位頻率控制資料傳輸至每一處理器核心；且每一處理器核心接收傳輸至核心之類比信號及數位頻率控制資料，且使用所接收類比信號及數位控制資料來局域地(在核心上)設定處理器核心之時脈子系統之輸出時脈信號之頻率。
本發明之較佳實施例提供具有單個系統參考振盪器之計算系統(伺服器)時脈子系統解決方案，其可經擴展(針對展頻)以滿足EMI要求。本發明達成經由至每一核心之經典多級聯類比樹分配網路及數位資料分配網路而達成至每一核心之時脈分配。每一核心採用兩個輸入以產生用於核心之精確頻率時脈，其對於該核心而言可為唯一的。局域核心時脈合成器頻率由數位控制資料確定，該數位控制資料結合類比核心時脈輸入使用以使用數位信號處理或其他數位方式來設定操作之精確核心頻率。可基於由伺服器製造者 或用戶端設定之策略來建立頻率。舉例而言，可基於所有核心之操作之特定電壓而設定頻率為每一核心之最大能力。
頻率控制資訊發送至每一核心作為中等速度(10－100 Mb/s)數位資料字，藉此避免高速度類比信號傳輸之問題。頻率控制資訊由於其為數位資料之形式故具有高雜訊抗擾性及低信號失真。頻率控制資訊作為個別控制資料字(v資料)發送至每一核心。資料鎖存於伺服器SEEPROM之核心"時脈合成器記憶體"中，其含有在伺服器中用於每一核心之關鍵晶片資料(VCD )。單個系統參考振盪器設定為中等頻率(10－100 MHz)，其經由類比傳輸線技術、鎖相迴路(PLL)及重驅動電路而分配至每一核心。在單個核心時脈合成器之前將類比時脈信號頻率保持為中等以避免高速度失真效應。
持續地需要系統參考時脈、晶片時脈及通用核心時脈信號以維持穩定核心時脈。然而，基本核心操作頻率很少改變(除某些展頻技術之外)以使得速度v資料改變為很少的且僅週期性v資料更新足以產生用於每一核心之時脈。
每一核心與其他核心之每一者且關於局域快取記憶體而非同步地執行。應瞭解，一旦晶片之不同區域為非同步，則將要求一些交握/緩衝以在區域之間轉移資料，因此將存在一些添加之潛時。已知最小化此潛時之技術。然而，在核心之最大頻率下操作每一核心之淨效能增益將為大量的(10－20%)。
本發明可應用於使用多微處理器核心矽晶片之任何處理平台。舉例而言，用戶端uP平台、儲存控制器、資料通信交換器等。
本發明之另外利益及優點將由考慮以下參照隨附圖式給出之實施方式而顯而易見，圖式指定且展示本發明之較佳實施例。
圖1說明由多個微處理器(uP)晶片(N)102構成之具有內部時脈功能(例如，數位信號處理器、DSP、核心時脈產生器等)之典型計算伺服器100，該等內部時脈功能利用伺服器參考振盪器(vR)作為基礎系統時脈。在MCM或系統板上之主控PLL及分配ASIC(特殊應用積體電路)倍增參考時脈信號、重驅動參考時脈信號且分配參考時脈信號至多晶片模組(MCM)或系統板中之每一uP晶片。主控PLL及分配ASIC之輸出為在整個處理器晶片上分配之晶片時脈信號(vch)。
參考振盪器104時脈頻率(vR)為相對低頻率(通常10－100 MHz)，以使得其可易於被導引遍及PC板，而無顯著信號降級，又足夠快以實現可行增頻轉換比率，以確保uP高速度時脈(通常5－10 GHz)係穩定的且保持於平台偏差要求(通常10－100 ppm(百萬分率)內。分配網路一般為點對點的(圖1中說明)，以獲得最佳參考時脈完整性，其中在增頻轉換點處重驅動信號。第一增頻轉換及重驅動點為用於為伺服器中每一微處理器晶片產生晶片頻率(vch)時脈之主控PLL106。主控PLL不僅重驅動信號而且使參考振盪器通常乘2－ 10x。繼而由第二級分配ASIC於晶片內分配uP晶片時脈信號，以供每一核心時脈合成器使用以產生基本核心時脈，如下文所描述。
圖1亦展示經由適當控制器介面110、112及114自uP晶片至I/O子系統、系統記憶體及外部系統叢集組織(clustering fabric)之互連。叢集組織用以使多個MCM互連於一起以建構較大的多處理器伺服器，其中以一對稱式多處理(SMP)組態連接MCM。在一SMP組態中，記憶體與SMP內所有處理器相干。在此情形下，所有MCM與單個參考振盪器104(圖1中繪示在MCM外部)同步。
本發明之較佳方法亦可使用於在多個單個晶片模組(SCM)上所含有的uP晶片之組態上，該等單個晶片模組安裝於共同玻璃環氧樹脂印刷電路(PC)板上。此替代封裝組態可使用於較小系統。在此情形下，分配ASIC亦安裝於系統板上之SCM中且至每一處理器晶片之互連經由系統PC板佈線實現。
MCM及/或PC板含有用於伺服器中每一核心之關鍵核心頻率資料(VCD)。此資訊通常維持於串聯電可擦除可程式唯讀記憶體(SEEPROM)中。此SEEPROM含有用於每一連接之處理器(核心)之關鍵核心頻率資料(v資料)。"v資料"為最佳處理器(核心)頻率連同適當晶片及核心之識別(Id)之數位表示。對於晶片上所有核心而言，識別資訊用以確保正確VCD經傳輸且儲存於每一晶片上之VCD介面功能中。VCD衍生自由伺服器元件(SE)收集之頻率特性化資料、電 壓特性化資料、電力特性化等。
SE對資料進行分析且重新格式化且經由適當數位介面(例如，I2C)將資料載入至系統SEEPROM中。使用由SE收集及分析之資料之總體來為每一核心設定最佳頻率、電壓等以達成可能之最高效能或由用戶端建立之其他策略。與現今向所有核心傳輸相同類比時脈信號之方法相比，本發明的新穎態樣為使用資料來結合經增頻轉換之參考時脈局域地(在核心內)產生最佳處理器頻率。
用於每一核心/晶片之資料可在製造過程中於晶片測試/鑑認階段期間獲得或在伺服器的開機序列期間作為訓練範例之部分而獲得。後者方法將為伺服器之初始化及設置過程之部分。
具有多核心(4)及共用L2快取記憶體之代表性伺服器處理器晶片(用於典型伺服器之若干處理器晶片中之一者)組態說明於圖2中之200處。處理器晶片內之四個核心時脈合成器202借助晶片上含有之第二級分配網路自第二級PLL及分配ASIC 204接收通用核心時脈(v gc)。使用多點匯流排(已說明)或點對點星形互連將通用核心時脈信號(v gc)傳輸至每一核心。第二級分配ASIC 204提供必要頻率增頻轉換以產生通用核心時脈(通常10－20x)、重驅動電路及產生用於VCD介面功能之時脈(v ch)。
VCD介面功能含有至SEEPROM之VCD介面(參看圖1)以接收且儲存用於設定晶片內之核心之每一者之精確頻率之適當資料以及適當Id。VCD介面功能訊問SEEPROM且獲 得用於其核心之適當資料(通常，經由I2C介面)。除I2C介面之外，其可含有一些SRAM及狀態機或小控制器來執行此功能。VCD介面功能亦藉由僅傳輸v資料至適當核心合成器來執行分配功能。
包括關於晶片及模組序列號之唯一晶片及核心Id來作為v資料內容之部分。此核心Id由VCD介面功能使用以導引v資料至適當埠。舉例而言，意欲用於核心"0"之v資料導引至埠"DO"(圖2)。v資料儲存於時脈合成器中且用作處理器時脈頻率資料直至其由晶片上之VCD功能更新。若未出現改變，則無資料自VCD介面功能或SEEPROM發送。v資料不持續地發送，而僅在其經更新時持續地發送。此與信號必須持續發送之目前類比技術狀態形成對比。然而，持續地發送類比時脈以確保穩定核心時脈。
每一核心206由微處理器、專用快取記憶體210及核心時脈合成器202組成。核心頻率由用於每一核心之核心時脈合成器及VCD中數位v資料設定。每一核心可能具有不同頻率設定。處理器晶片內核心之數目由技術及製造過程能力確定。出於說明目的，圖2中展示四個。本文描述之技術方法易於隨未來將可能增加的核心之數目而縮放。晶片200亦含有至I/O、記憶體及組織控制器之適當介面210、212、214。
核心時脈合成器之設計說明於圖3中300處。其包含電壓控制高速度振盪器(VCO)302、低通濾波器(LPF)304、數位控制整數N除頻器306及△Σ調變器(Delta-Sigma modulator)310以及數位信號處理器(DSP)312。此配置為已知△Σ分數N合成器之變型，可使用其來調諧每一核心時脈以高於且低於伺服器之通用核心時脈操作頻率而操作。VCO操作範圍、中心頻率及電壓頻率轉換特性為VCO設計及技術之功能。藉由以精確增量向上或向下改變類比控制電壓來調諧VCO為精確分數頻率以達成所要頻率。
VCO之核心時脈輸出之部分發送至整數N除頻器，整數N除頻器將傳入核心時脈頻率除以來自△Σ調變器之整數N值。△Σ調變器提供時間離散整數值之輸出位元流以使得除頻比之平均值等於輸入所要分數除頻比。由DSP產生所要分數除頻比。DSP 312轉換所要v資料數位頻率值為適當分數除頻比以產生所要最佳核心頻率。可基於所要通用核心頻率在工廠設定參考頻率，該通用核心頻率為用於確定所要分數除頻比之基礎。
整數N除頻器302之經除頻的輸出信號為在類比相位偵測器314中與通用核心頻率"vgc"相比之相位。若兩個信號匹配，則不產生頻率校正信號且時脈合成器核心輸出等於由至DSP之核心v資料輸入界定之所要核心頻率。若存在失配，則產生校正信號電壓，其通過低通濾波器(LPF)304以在施加至電壓控制振盪器(VCO)302之前移除高頻率雜訊。誤差信號引導VCO在方向上改變其輸出頻率以驅使校正信號為零且達成在相位偵測器處之頻率匹配。
由於每一核心可能在不同頻率下，故可能減輕與電磁干擾(EMI)相關聯之任何問題且最小化對展頻技術之需要。 然而，此方法提供新穎展頻技術，其對於現今之技術而言為不可用來進一步減少EMI。舉例而言，DSP可自資料控制暫存器316中之v資料值對稱地添加且減去預定量。此可以一方式實現以使得平均值總是保持與基本v資料值相等。每一核心時脈頻率(VCO輸出)將基於為每一核心獨立地選擇之展頻振盪頻率而在平均頻率值周圍振盪。此方法允許展頻方法對於每一核心為非同步的，藉此降低總EMI。替代方法為對於每一核心而言具有相同的展頻振盪頻率。諧波顫動驅動器為△Σ調變器固有的，藉此消除添加外部顫動調變器以實現展頻EMI減輕之需要。
另一方法為使參考振盪器在其平均值周圍變化。此變化將改變用於相位偵測器中之比較的頻率基礎，使得VCO核心頻率改變。
圖4在400處說明替代處理器晶片組態(與圖2相對)，其中多核心群402、404共用L2快取記憶體406、410。晶片400亦含有至I/O、記憶體及組織控制器(未展示)之適當介面。通用核心時脈信號(v gc)星形連接至每一核心時脈合成器412。晶片時脈(v ch)展示為自主控PLL及分配ASIC直接連接至VCD介面功能414，但可能包括在接合點處之重驅動電路。已針對圖2討論之數位時脈屬性及功能亦應用於此組態。視快取記憶體中之區域可變性而定，圖4中之組態可具有共同L2快取記憶體時脈頻率或單獨頻率。此配置對於佈線資源為最佳的：局域處理器/L1快取記憶體時脈網格，及Vdd(電源電壓)網格。
如圖3中所展示，多核心處理器晶片上自VCO至每一核心或任何核心群或核心子集之輸出信號提供天然互連組織，其使得局域可定址開關或"閘控制"能夠選擇性地關閉至該核心或核心群之任何路徑。實際上，由於本發明教示不基於使用變化電源供應或電力網格電壓或者變化Vdd之時脈頻率控制之方法，故關閉局域核心時脈實現細粒度電源管理而不誘發在電力網格供應電壓中之電力波動。以此方式，工作負荷監視器經由自動感測器電路可關閉閒置核心，或重新分配工作負荷以在最小實際可能電力點下最佳化效能。本發明辨識且特別指出消除與電壓(或電力)網格變化或電壓島設計相關聯之雜訊影響的顯著可區分之優點，該電壓島設計在先前技術方法中使用於時脈頻率變化。
圖5在500處說明另一替代處理器晶片組態，其中多核心群502、504共用L2快取記憶體506、510及共同之局域時脈產生器512、514。在此組態中，具有四個核心之每一核心群含有一個時脈產生器。圖5展示核心時脈經多引線至兩個核心但可使用其他互連拓撲(例如，星形)。晶片亦含有至I/O、記憶體及組織控制器(未展示)之適當介面。已針對圖2討論之數位時脈屬性及功能亦應用於此組態。此組態具有用於核心區域及局域共用快取記憶體之共同局域頻率。核心或核心群之時脈粒度取決於技術可變性、核心大小等性質。
本發明實現現今技術狀態不容易可用之可縮放性及靈活性等級。舉例而言，在本發明中，可藉由變化局域頻率及 Vdd(電源電壓)來確定最佳化核心操作頻率，且本發明實現最佳操作條件之現場校準(若處理器電路隨時間或環境操作條件降級)。
本發明亦實現冗餘時脈－亦即，每一局域時脈產生器可具有"旁路"模式，以允許通用系統時脈或另一核心時脈在局域時脈產生器電路發生故障(或在早期mfg.中展示低良率)之情形下使用。在本發明中，時脈資訊為相對低速度之數位格式(資料)。
本發明中可使用不同類型之快取記憶體。舉例而言，本發明可以與核心同步但具有與核心分離之Vdd之核心快取記憶體(L1)而使用。本發明亦可以非同步地在一組處理器中共用之快取記憶體使用；本文展示為在一系統頻率(ns)下執行，但快取記憶體亦可具有局域、獨立時脈產生器。
在本發明中，不同核心/區域/快取記憶體可具有不同Vdd及不同頻率，且局域時脈網格可由(例如)局域時脈源驅動或全域晶片時脈網格可由全域晶片時脈驅動。本發明允許來自系統參考振盪器之全域展頻，每一局域時脈產生器可追隨系統參考振盪器擴展以避免"相位外擴展"問題。另外，在本發明中，亦可使用經由DSP之數位展頻技術。
本發明之態樣可實施於電腦程式產品中，電腦程式產品包含實現實施本文描述之方法之所有各別特徵，且當載入於電腦系統中時，能夠執行此等方法。當前上下文中之電腦程式、軟體程式、程式或軟體意謂以任何語言、程式碼或表示法進行的任何表達，其具有意欲使得具有資訊處理 能力之系統直接地或者在以下的一者或二者之後執行特定功能的一組指令：(a)轉換為任何語言、程式碼或表示法；及/或(b)以一不同材料形式再生。
儘管如此，本文揭示之本發明經充分計算以實現上文所述之目標，應瞭解，可由該等熟習此項技術者設計許多修改及實施例，且附加申請專利範圍意欲覆蓋屬於本發明之真實精神及範疇之所有此等修改及實施。
100‧‧‧計算伺服器
102‧‧‧微處理器晶片
104‧‧‧參考振盪器
106‧‧‧PLL
110‧‧‧控制器介面
112‧‧‧控制器介面
114‧‧‧控制器介面
200‧‧‧晶片
202‧‧‧核心時脈合成器
204‧‧‧分配ASIC
206‧‧‧核心
210‧‧‧介面/專用快取記憶體
212‧‧‧介面
214‧‧‧介面
302‧‧‧電壓控制高速度振盪器
304‧‧‧低通濾波器
306‧‧‧數位控制整數N除頻器
310‧‧‧△Σ調變器
312‧‧‧數位信號處理器/DSP
314‧‧‧類比相位偵測器
316‧‧‧資料控制暫存器
400‧‧‧晶片
402‧‧‧多核心群
404‧‧‧多核心群
406‧‧‧L2快取記憶體
410‧‧‧L2快取記憶體
412‧‧‧核心時脈合成器
414‧‧‧VCD介面功能
502‧‧‧多核心群
504‧‧‧多核心群
506‧‧‧L2快取記憶體
510‧‧‧L2快取記憶體
圖1展示處理器子系統之類比多頻率時脈。
圖2說明處理器晶片之類比多頻率時脈。
圖3展示實施本發明之局域核心時脈合成器。
圖4展示多核心群共用L2快取記憶體之替代處理器組態。
圖5說明多核心群共用L2快取記憶體及共同局域時脈產生器之另外替代處理器組態。
106‧‧‧PLL
200‧‧‧晶片
202‧‧‧核心時脈合成器
204‧‧‧分配ASIC
206‧‧‧核心
210‧‧‧介面/專用快取記憶體
212‧‧‧介面
214‧‧‧介面

Claims (20)

  1. 一種用於一處理器晶片中頻率時脈之方法，其包含以下步驟：提供具有複數個處理器核心之至少一個處理器晶片，該至少一個處理器晶片具有一記憶體單元，且該等處理器核心之每一者分別具有操作於一可變頻率之一時脈子系統；向該至少一個處理器晶片傳輸：i)一在一給定頻率下之類比信號，及ii)用於該處理器晶片上之該等處理器核心之該等時脈子系統之每一者之數位頻率控制資料；該至少一個處理器晶片：i)接收該類比信號及該數位頻率控制資料；ii)在該至少一個處理器晶片中之該記憶體單元中儲存用於該處理器晶片上之所有該等處理核心之該等時脈子系統之該數位頻率控制資料；及iii)將用於該等處理核心之該每一者之該時脈子系統之包括一所望頻率之該數位頻率控制資料導引至該至少一個處理器晶片上之該等處理核心之每一者；及該處理器晶片上之該等處理核心之每一者接收自該處理器晶片傳輸至該每一處理核心之包括該所望頻率之該數位頻率控制資料、使用接收自該處理器晶片之該所望頻率以產生將該等處理核心之該每一者之該時脈子系統之該操作頻率轉換為該所望頻率之一比率、且使用所 產生之該比率以將該等處理核心之該每一者之該時脈子系統之該操作頻率轉換為該所望頻率。
  2. 如請求項1之方法，其中該處理器晶片包括一晶片分配ASIC，且該傳輸步驟包括以下步驟：傳輸一具有一給定頻率之類比晶片參考信號至該晶片分配ASIC；及該晶片分配ASIC：i)產生一輸出核心通用類比信號，該核心通用類比信號具有一大於該晶片參考信號之該頻率之頻率，及ii)傳輸該核心通用類比信號至該等處理核心之每一者。
  3. 如請求項2之方法，其中該處理器晶片在一處理器模組上，且該處理器模組包括一模組分配ASIC，且傳輸該類比晶片參考信號之該步驟包括以下步驟：傳輸一具有一界定頻率之類比主要參考信號至該模組分配ASIC；及該模組分配ASIC：i)產生該類比晶片參考信號，該類比晶片參考信號之該頻率大於該主要參考信號之該頻率，及ii)傳輸該類比晶片參考信號至該晶片分配ASIC。
  4. 如請求項1之方法，其中：該傳輸步驟包括以下步驟：i)傳輸一具有一給定頻率之類比參考信號至一核心分配ASIC，及 ii)該核心分配ASIC產生一輸出核心通用信號，該核心通用信號具有一大於該參考信號之該頻率之頻率，且傳輸該核心通用信號至該複數個處理核心之每一者。
  5. 如請求項4之方法，其中：該提供步驟包括提供一另外的分配ASIC之步驟；及傳輸該類比參考信號至該核心分配ASIC之該步驟包括以下步驟：i)傳輸一具有一界定頻率之類比主要參考信號至該另外的分配ASIC，及ii)該另外的分配ASIC產生該類比晶片參考信號，該類比晶片參考信號之該頻率大於該類比主要參考信號之該頻率，且傳輸該類比晶片參考信號至該核心分配ASIC。
  6. 如請求項1之方法，其中使用接收自該處理器晶片之該所望頻率以產生一比率包括使用該所望頻率及用於該等處理核心之該每一者之該時脈子系統之一給定預定頻率以產生該比率。
  7. 一種用於具有複數個處理核心之一處理器晶片中頻率時脈之系統，其包含：該等處理核心之每一者分別具有操作於一可變頻率之一時脈子系統；一數位傳輸網路，其用於向該處理器核心晶片傳輸用於該處理器晶片上之該等處理核心之該等時脈子系統之數位頻率控制資料； 該處理器晶片上之一記憶體單元，其用於儲存用於該處理器晶片上之所有該等處理核心之該等時脈子系統之該數位頻率控制資料；一類比傳輸網路，其用於向該處理器晶片傳輸一在一給定頻率下之類比信號；及其中該等時脈子系統之一者包括：i)一接收器，其用於接收該類比信號及該數位頻率控制資料，及該處理器晶片將用於該等處理核心之該每一者之該時脈子系統之包括一所望頻率之該數位頻率控制資料導引至該至少一個處理器晶片上之該等處理核心之每一者；及該處理器晶片上之該等處理核心之每一者接收自該處理器晶片傳輸至該每一處理核心之包括該所望頻率之該數位頻率控制資料、使用接收自該處理器晶片之該所望頻率以產生將該等處理核心之該每一者之該時脈子系統之該操作頻率轉換為該所望頻率之一比率、且使用所產生之該比率以將該等處理核心之該每一者之該時脈子系統之該操作頻率轉換為該所望頻率。
  8. 如請求項7之系統，其中該類比傳輸網路包括：一在該處理器晶片上之晶片分配ASIC，其用於接收一具有一給定頻率的晶片參考類比信號，且用於產生一具有一大於該晶片參考信號之該頻率的頻率之核心通用類比信號；及 一第一連接，其用於自該晶片分配ASIC向該複數個處理核心傳輸該核心通用類比信號。
  9. 如請求項8之系統，其中該處理器晶片在一處理器模組上，且該類比傳輸網路進一步包括：一在該處理器模組上之模組分配ASIC，其用於接收一具有一界定頻率的類比模組參考信號，且用於產生該晶片參考信號，該晶片參考信號之該頻率大於該類比模組參考信號之該頻率；及一第二連接，其用於自該模組分配ASIC向該晶片分配ASIC傳輸該晶片參考信號。
  10. 如請求項7之系統，其中該等處理核心之每一者包括一用於產生一在一可變頻率下的類比輸出時脈信號之各別一時脈系統，且其中：該數位傳輸網路傳輸數位頻率控制資料至該複數個處理核心；該類比傳輸網路傳輸類比信號至該複數個處理核心；及該等處理核心之每一者接收數位頻率控制資料及該等類比信號的一者，且使用該所接收數位頻率控制資料及該所接收類比信號以設定該等處理核心之該每一者的該時脈系統之該頻率。
  11. 如請求項10之系統，其中：該類比傳輸網路包括：i)一第一級分配ASIC，其用於接收一具有一給定頻 率之參考類比信號，且用於產生一具有一大於該參考類比信號之該頻率的頻率之晶片類比信號，及ii)一第二級分配ASIC，其用於自該第一級分配ASIC接收該晶片類比信號，且用於產生一具有一大於該晶片類比信號之該頻率的頻率之通用核心信號；且該等處理核心之每一者自該第二級分配ASIC接收該通用核心信號。
  12. 一種可由機器讀取之程式儲存裝置，其有形地實施一具有可由該機器執行之指令的程式以執行用於具有複數個處理核心之一處理器晶片中頻率時脈之方法步驟，該處理器晶片包括一記憶體單元，且該等處理核心之每一者分別具有一用於產生一在一可變頻率下之類比輸出時脈信號之時脈子系統，該等方法步驟包含：向該至少一個處理器晶片傳輸：i)一在一給定頻率下之類比信號，及ii)用於該處理器晶片上之該等處理核心之每一者之數位頻率控制資料；及該至少一個處理器晶片：i)接收該類比信號及該數位頻率控制資料；ii)在該至少一個處理器晶片中之該記憶體單元中儲存用於該處理器晶片上之所有該等處理核心之該等時脈子系統之該數位頻率控制資料；及iii)將用於該等處理核心之該每一者之該時脈子系統之包括一所望頻率之該數位頻率控制資料導引至該至少 一個處理器晶片上之該等處理核心之每一者；及該處理器晶片上之該等處理核心之每一者接收自該處理器晶片傳輸至該每一處理核心之包括該所望頻率之該數位頻率控制資料、使用接收自該處理器晶片之該所望頻率以產生將該等處理核心之該每一者之該時脈子系統之該操作頻率轉換為該所望頻率之一比率、且使用所產生之該比率以將該等處理核心之該每一者之該時脈子系統之該操作頻率轉換為該所望頻率。
  13. 如請求項12之程式儲存裝置，其中該處理器晶片包括一晶片分配ASIC，且該傳輸步驟包括以下步驟：傳輸一具有一給定頻率之類比晶片參考信號至該晶片分配ASIC；及該晶片分配ASIC：i)產生一輸出核心通用類比信號，該核心通用類比信號具有一大於該晶片參考信號之該頻率之頻率，及ii)傳輸該核心通用類比信號至該複數個處理核心。
  14. 如請求項13之程式儲存裝置，其中該處理器晶片在一處理器模組上，且該處理器模組包括一模組分配ASIC，且傳輸該類比晶片參考信號之該步驟包括以下步驟：傳輸一具有一界定頻率之類比主要參考信號至該模組分配ASIC；及該模組分配ASIC：i)產生該類比晶片參考信號，該類比晶片參考信號之該頻率大於該主要參考信號之該頻率，及 ii)傳輸該類比晶片參考信號至該晶片分配ASIC。
  15. 如請求項12之程式儲存裝置，其中：該傳輸步驟包括以下步驟：i)傳輸一具有一給定頻率之類比參考信號至一核心分配ASIC，及ii)該核心分配ASIC產生一輸出核心通用信號，該核心通用信號具有一大於該參考信號之該頻率之頻率，且傳輸該核心通用信號至該複數個處理核心之每一者。
  16. 一種用於具有複數個處理核心之一處理器晶片中頻率時脈之系統，該等處理核心之每一者分別包括操作於一可變頻率之一時脈子系統，該系統包含：一數位傳輸網路，其用於向該處理器晶片傳輸用於該處理器晶片上之該等處理核心之該等時脈子系統之一者之一相關聯數位頻率控制值；該處理器晶片上之一記憶體單元，其用於儲存用於該處理器晶片上之所有該等處理核心之該等時脈子系統之該數位頻率控制資料；一類比傳輸網路，其用於向該等處理核心之每一者傳輸一相關聯類比信號；及其中：該處理器晶片將用於該等處理核心之該每一者之該時脈子系統之包括一所望頻率之該數位頻率控制資料導引至該處理器晶片上之該等處理核心之每一者；及該處理器晶片上之該等處理核心之每一者接收自該處 理器晶片傳輸至該每一處理核心之包括該所望頻率之該數位頻率控制資料、使用接收自該處理器晶片之該所望頻率以判定產生將該等處理核心之該每一者之該時脈子系統之該操作頻率轉換為該所望頻率之一比率、且使用所產生之該比率以將該每一處理核心之該時脈子系統之該操作頻率轉換為該所望頻率。
  17. 如請求項16之系統，其中：該類比傳輸網路包括：i)一第一級分配ASIC，其用於接收一具有一給定頻率之參考類比信號，且用於產生一具有一大於該參考類比信號之該頻率的頻率之晶片類比信號，及ii)一第二級分配ASIC，其用於自該第一級分配ASIC接收該晶片類比信號，且用於產生一具有一大於該晶片類比信號之該頻率的頻率之通用核心信號；及該等處理核心之每一者自該第二級分配ASIC接收該通用核心信號。
  18. 一種用於具有複數個處理核心之一處理器晶片中頻率時脈之系統，該等處理核心之每一者包括用於產生在一可變頻率下的一類比時脈信號之一時脈子系統，該系統包含：一數位傳輸網路，其用於向該等處理核心之每一者傳輸一相關聯數位值；一類比傳輸網路，其用於向該等處理核心之每一者傳輸一相關聯類比信號；及 一記憶體單元，其用於儲存用於該等處理器核心之每一者之一各別識別值及一相關聯最佳頻率值；且其中：該等處理核心之每一者使用傳輸至該處理核心之該數位值及該類比信號以在該處理核心上產生一最佳處理器時脈頻率；該數位傳輸網路向該等處理核心之每一者傳輸與該等處理核心之該每一者相關聯之該最佳頻率值；該等處理核心之每一者獨立於由該等處理核心的其他處理核心所產生之該等最佳處理器時脈頻率而產生用於該等處理核心的該每一者之該最佳處理器時脈頻率；在該記憶體單元中之該等最佳頻率值隨時間改變；及只要與該等處理核心之一者相關聯之該最佳頻率值自一舊值改變為一新值，該數位傳輸網路便將該新值傳輸至該等處理核心之該一者。
  19. 一種管理施加至一具有多個處理器核心之一處理器晶片的電力之方法，該等處理器核心之每一者包括一用於產生一在一可變頻率下的類比輸出時脈信號之一時脈子系統，該方法包含以下步驟：向該處理晶片傳輸用於該處理器晶片上之該等處理核心之該等時脈子系統之每一者之一類比信號及數位頻率控制資料來設定該處理器晶片上之該等處理核心之該等時脈子系統之該等頻率；該處理器晶片 i)在該處理器晶片中之該記憶體單元中儲存用於該處理器晶片上之所有該等處理核心之該等時脈子系統之該數位頻率控制資料；及ii)將用於該等處理核心之該每一者之該時脈子系統之包括一所望頻率之該數位頻率控制資料導引至該處理器晶片上之該等處理核心之每一者；及該處理器晶片上之該等處理核心之每一者接收自該處理器晶片傳輸至該每一處理核心之包括該所望頻率之該數位頻率控制資料、使用接收自該處理器晶片之該所望頻率以產生將該等處理核心之該每一者之該時脈子系統之該操作頻率轉換為該所望頻率之一比率、且使用所產生之該比率以將該等處理核心之該每一者之該時脈子系統之該操作頻率轉換為該所望頻率；在所選時間關閉該等處理核心之所選核心之該等時脈子系統以管理該處理器晶片之電力消耗。
  20. 如請求項19之方法，其包含在該關閉期間向該處理器晶片施加一大體上恆定的電源電壓之另外的步驟。
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7917799B2 (en) * 2007-04-12 2011-03-29 International Business Machines Corporation Method and system for digital frequency clocking in processor cores
US7945804B2 (en) * 2007-10-17 2011-05-17 International Business Machines Corporation Methods and systems for digitally controlled multi-frequency clocking of multi-core processors
US7996743B1 (en) * 2008-04-01 2011-08-09 Altera Corporation Logic circuit testing with reduced overhead
JP2011160369A (ja) * 2010-02-04 2011-08-18 Sony Corp 電子回路、電子機器、デジタル信号処理方法
US8484495B2 (en) * 2010-03-25 2013-07-09 International Business Machines Corporation Power management in a multi-processor computer system
US8943334B2 (en) 2010-09-23 2015-01-27 Intel Corporation Providing per core voltage and frequency control
TW201250520A (en) * 2011-06-13 2012-12-16 Waltop Int Corp Digitizer integration chip
CN102445916B (zh) * 2011-09-15 2014-04-02 福建星网锐捷网络有限公司 一种可编程控制器、时钟频率控制的方法及系统
US9471088B2 (en) 2013-06-25 2016-10-18 Intel Corporation Restricting clock signal delivery in a processor
US9377836B2 (en) * 2013-07-26 2016-06-28 Intel Corporation Restricting clock signal delivery based on activity in a processor
US9552034B2 (en) * 2014-04-29 2017-01-24 Qualcomm Incorporated Systems and methods for providing local hardware limit management and enforcement
KR102032330B1 (ko) * 2014-06-20 2019-10-16 에스케이하이닉스 주식회사 반도체 장치 및 그의 글로벌 동기형 동적 전압 주파수 스케일링 방법
US20160283333A1 (en) * 2015-03-25 2016-09-29 International Business Machines Corporation Utilizing a processor with a time of day clock error
US20160283334A1 (en) * 2015-03-25 2016-09-29 International Business Machines Corporation Utilizing a processor with a time of day clock error
CN105049002B (zh) * 2015-07-02 2018-07-31 深圳市韬略科技有限公司 一种电磁兼容的展频装置和产生展频时钟信号的方法
US10430354B2 (en) * 2017-04-21 2019-10-01 Intel Corporation Source synchronized signaling mechanism
CN108984469A (zh) * 2018-06-06 2018-12-11 北京嘉楠捷思信息技术有限公司 计算设备的芯片调频方法、装置、算力板、计算设备及存储介质
CN113132272B (zh) * 2021-03-31 2023-02-14 中国人民解放军战略支援部队信息工程大学 基于流量感知的网络交换频率动态调整方法、系统及网络交换芯片结构

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5481573A (en) * 1992-06-26 1996-01-02 International Business Machines Corporation Synchronous clock distribution system
US6889331B2 (en) * 2001-08-29 2005-05-03 Analog Devices, Inc. Dynamic voltage control method and apparatus
TW200710658A (en) * 2005-08-17 2007-03-16 Atmel Corp Method and apparatus for synchronizing data between different clock domains in a memory controller

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0602422A1 (en) 1992-12-15 1994-06-22 International Business Machines Corporation Dynamic frequency shifting with divide by one clock generators
US6256745B1 (en) * 1998-06-05 2001-07-03 Intel Corporation Processor having execution core sections operating at different clock rates
JPH1185303A (ja) * 1997-09-02 1999-03-30 Nippon Steel Corp クロック発生回路
JP3702148B2 (ja) * 1999-05-28 2005-10-05 三洋電機株式会社 Ｐｌｌ装置
JP2001117903A (ja) * 1999-10-22 2001-04-27 Seiko Epson Corp 半導体集積回路装置、マイクロプロセッサ、マイクロコンピュータ及び電子機器
US7187742B1 (en) 2000-10-06 2007-03-06 Xilinx, Inc. Synchronized multi-output digital clock manager
US6993669B2 (en) * 2001-04-18 2006-01-31 Gallitzin Allegheny Llc Low power clocking systems and methods
US6990598B2 (en) * 2001-03-21 2006-01-24 Gallitzin Allegheny Llc Low power reconfigurable systems and methods
US7188261B1 (en) * 2001-05-01 2007-03-06 Advanced Micro Devices, Inc. Processor operational range indicator
US6898721B2 (en) * 2001-06-22 2005-05-24 Gallitzin Allegheny Llc Clock generation systems and methods
US6978389B2 (en) * 2001-12-20 2005-12-20 Texas Instruments Incorporated Variable clocking in an embedded symmetric multiprocessor system
JP3638271B2 (ja) * 2002-07-23 2005-04-13 沖電気工業株式会社 情報処理装置
US7124315B2 (en) * 2002-08-12 2006-10-17 Hewlett-Packard Development Company, L.P. Blade system for using multiple frequency synthesizers to control multiple processor clocks operating at different frequencies based upon user input
US6914490B2 (en) 2003-05-29 2005-07-05 Ibtel Corporation Method for clock generator lock-time reduction during speedstep transition
US7945803B2 (en) * 2003-06-18 2011-05-17 Nethra Imaging, Inc. Clock generation for multiple clock domains
JP2005085164A (ja) * 2003-09-10 2005-03-31 Sharp Corp マルチプロセッサシステムの制御方法およびマルチプロセッサシステム
JP2004152290A (ja) * 2003-10-24 2004-05-27 Renesas Technology Corp 半導体装置
US7321979B2 (en) * 2004-01-22 2008-01-22 International Business Machines Corporation Method and apparatus to change the operating frequency of system core logic to maximize system memory bandwidth
DE602005006422T2 (de) 2004-06-21 2009-06-18 Koninklijke Philips Electronics N.V. Strom-management
US7350096B2 (en) * 2004-09-30 2008-03-25 International Business Machines Corporation Circuit to reduce power supply fluctuations in high frequency/ high power circuits
JP2006195602A (ja) * 2005-01-12 2006-07-27 Fujitsu Ltd システムクロック分配装置、システムクロック分配方法
JP2007026075A (ja) * 2005-07-15 2007-02-01 Canon Inc データ処理装置及びデータ処理装置の制御方法
US7478259B2 (en) * 2005-10-31 2009-01-13 International Business Machines Corporation System, method and storage medium for deriving clocks in a memory system

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5481573A (en) * 1992-06-26 1996-01-02 International Business Machines Corporation Synchronous clock distribution system
US6889331B2 (en) * 2001-08-29 2005-05-03 Analog Devices, Inc. Dynamic voltage control method and apparatus
TW200710658A (en) * 2005-08-17 2007-03-16 Atmel Corp Method and apparatus for synchronizing data between different clock domains in a memory controller

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